專利名稱：現(xiàn)場可編程門陣列以及接收和發(fā)送多路fe數(shù)據(jù)的裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種完成多路FE (快速以太網(wǎng))數(shù)據(jù)接收和發(fā)送的裝置，特別是 涉及一種由FPGA(現(xiàn)場可編程門陣列)和FE接口構(gòu)成的多路FE數(shù)據(jù)接收和發(fā)送的裝置。
背景技術(shù)：
現(xiàn)有的FE數(shù)據(jù)的接收和發(fā)送的電路裝置很多，為了實(shí)現(xiàn)多路FE(快速以太網(wǎng))數(shù) 據(jù)的接收和發(fā)送，這些裝置大多利用SMII (串行媒介獨(dú)立接口)來完成裝置和FE的PHY(物 理層設(shè)備)的連接，大部分情況下這些裝置都要完成從SMII時(shí)鐘域到內(nèi)部其他時(shí)鐘域的 跨時(shí)鐘域數(shù)據(jù)的轉(zhuǎn)換，如圖1所示的現(xiàn)有技術(shù)中的多路數(shù)據(jù)發(fā)送裝置，其中該裝置包括一 FPGAl以及一 SMII接口 2，其中該FPGA內(nèi)依次電連接的一發(fā)送模塊11和一系列異步FIF013 進(jìn)一步與一 SMII接口 2電連接。對于接收端，每一路FE都要先接收數(shù)據(jù)，然后利用至少一 個(gè)異步FIF013來實(shí)現(xiàn)跨時(shí)鐘域的轉(zhuǎn)換；如圖2所示的現(xiàn)有技術(shù)中的多路數(shù)據(jù)接收裝置，其 中該裝置包括一 FPGAl以及一 SMII接口 2，其中該FPGA內(nèi)依次電連接的一接收模塊12和 一系列異步FIF013進(jìn)一步與一 SMII接口 2電連接。對于發(fā)送端，每一路FE都要先利用至 少一個(gè)異步FIF013來實(shí)現(xiàn)跨時(shí)鐘域的轉(zhuǎn)換，然后發(fā)送數(shù)據(jù)。因此，對于η路FE，則要用到 2η路異步FIFO和2η套跨時(shí)鐘域處理邏輯。目前的這些技術(shù)，每一路FE都需要至少兩個(gè)異步FIFO來完成跨時(shí)鐘域的處理，隨 著現(xiàn)有技術(shù)制作的裝置中FE的數(shù)目越來越多，裝置對異步FIFO資源的需求也越來越多，從 而使得裝置中存在大量的跨時(shí)鐘域處理，因而提高了驗(yàn)證難度，增加了設(shè)計(jì)風(fēng)險(xiǎn)和硬件成 本。

實(shí)用新型內(nèi)容本實(shí)用新型為了克服現(xiàn)有的多路FE數(shù)據(jù)的接收和發(fā)送的電路裝置中，使用大量 異步FIFO資源，從而使得多路FE數(shù)據(jù)的接收和發(fā)送的裝置中存在太多的跨時(shí)鐘域處理的 缺陷，提供了一種FPGA以及接收和發(fā)送多路FE數(shù)據(jù)的裝置。本實(shí)用新型是通過下述技術(shù)方案來解決上述技術(shù)問題的一種FPGA，其包含一發(fā)送單元與一接收單元，其特點(diǎn)在于，該發(fā)送單元包括依次電 連接的一發(fā)送模塊、一第一數(shù)據(jù)合并模塊、一第一異步FIFO以及一第一數(shù)據(jù)拆分模塊；該 接收單元包括依次電連接的一接收模塊、一第二數(shù)據(jù)拆分模塊、第二異步FIFO以及一第二 數(shù)據(jù)合并模塊。較佳地，該FPGA還包括一 MCU，該發(fā)送單元與接收單元分別與該MCU電連接。較佳地，該異步FIFO的位寬大于等于所述第一數(shù)據(jù)合并模塊或第二數(shù)據(jù)合并模 塊的輸出端的數(shù)據(jù)位寬。較佳地，該異步FIFO的位寬小于等于所述第一數(shù)據(jù)拆分模塊或第二數(shù)據(jù)拆分模 塊的輸入端的數(shù)據(jù)位寬。本發(fā)明的另一技術(shù)方案為一種接收和發(fā)送多路FE數(shù)據(jù)的裝置，其特點(diǎn)在于，其包括所述的FPGA以及一 FE接口，所述的第二數(shù)據(jù)合并模塊和第一數(shù)據(jù)拆分模塊分別與該 FE接口連接。較佳地，該FPGA的接收和發(fā)送時(shí)鐘速度大于或等于該FE接口的時(shí)鐘速度。較佳地，該FE接口為SMII接口。這樣，處理多路FE數(shù)據(jù)的發(fā)送和接收，只需要兩個(gè)異步FIFO和兩套異步處理邏輯。本實(shí)用新型的有益效果是，減少了數(shù)據(jù)的發(fā)送和接收過程中使用的異步FIFO資 源的數(shù)量，多路FE數(shù)據(jù)的接收和發(fā)送只使用兩個(gè)異步FIFO，從而有效的減少了跨時(shí)鐘域的 邏輯處理，即多路FE數(shù)據(jù)的接收和發(fā)送只需要兩套跨時(shí)鐘域處理邏輯。因而減小了驗(yàn)證難 度，降低了設(shè)計(jì)風(fēng)險(xiǎn)和硬件成本。

圖1為現(xiàn)有技術(shù)中的多路數(shù)據(jù)發(fā)送裝置示意圖。圖2為現(xiàn)有技術(shù)中的多路數(shù)據(jù)接收裝置示意圖。圖3為本實(shí)用新型的FPGA以及多路數(shù)據(jù)發(fā)送裝置示意圖。圖4為本實(shí)用新型的FPGA以及多路數(shù)據(jù)接收裝置示意圖。圖5為本實(shí)用新型多路數(shù)據(jù)發(fā)送過程中合并數(shù)據(jù)的數(shù)據(jù)結(jié)構(gòu)示意圖。圖6為本實(shí)用新型多路數(shù)據(jù)接收過程中合并數(shù)據(jù)的數(shù)據(jù)結(jié)構(gòu)示意圖。
具體實(shí)施方式
以下結(jié)合附圖給出本實(shí)用新型較佳實(shí)施例，以詳細(xì)說明本實(shí)用新型的技術(shù)方案。在本實(shí)用新型的發(fā)送和接收多路FE數(shù)據(jù)的裝置的一個(gè)實(shí)施例中，數(shù)據(jù)發(fā)送裝置 如圖3所示，包括一 FPGAl和一與PHY (物理層設(shè)備)芯片連接的SMII接口 2，其中該FPGAl 的發(fā)送單元包括一發(fā)送模塊11、一異步FIF013a、一數(shù)據(jù)合并模塊14a和一數(shù)據(jù)拆分模塊 15a0該FPGAl的發(fā)送單元與一 MCU (微控制單元)相連，并且該發(fā)送單元包括依次電連 接一發(fā)送模塊11、一數(shù)據(jù)合并模塊14a、一異步FIF013a以及一數(shù)據(jù)拆分模塊15a ；該發(fā)送 單元的數(shù)據(jù)拆分模塊15a的輸出端再進(jìn)一步與SMII接口 2連接，從而構(gòu)成一數(shù)據(jù)發(fā)送裝置。該裝置中所述異步FIF013a是異步先進(jìn)先出存儲器，該FIFO —邊為寫端口，用于 寫入數(shù)據(jù)，處理寫時(shí)鐘域的信號。其中寫端口的信號包括寫數(shù)據(jù)、寫使能、FIFO滿和FIFO快 滿。寫數(shù)據(jù)信號表示寫入異步FIFO的數(shù)據(jù)；寫使能信號在有效時(shí)表示本時(shí)鐘周期寫入一個(gè) 數(shù)據(jù)到異步FIFO ；FIFO滿信號在異步FIFO的數(shù)據(jù)滿時(shí)，置位；不滿時(shí)則恢復(fù)；FIFO快滿信 號在異步FIFO的數(shù)據(jù)深度超過某個(gè)閥值時(shí)，置位；深度低于某個(gè)閥值時(shí)則恢復(fù)。該FIFO的另一端為讀端口，用于讀出數(shù)據(jù)，處理讀時(shí)鐘域的信號。其中讀端口的 信號包括讀數(shù)據(jù)、讀使能、FIFO空。讀數(shù)據(jù)信號表示讀出異步FIFO的數(shù)據(jù)；讀使能信號在 有效時(shí)表示本時(shí)鐘周期從異步FIFO讀出一個(gè)數(shù)據(jù)；FIFO空信號在異步FIFO的數(shù)據(jù)空時(shí)， 置位；不空時(shí)則恢復(fù)。本實(shí)施例中該FIF013a的位寬為X，其中為了能夠正確地、完整地傳輸整個(gè)數(shù)據(jù)，該FIF013a位寬需要大于等于數(shù)據(jù)合并模塊14a輸出端的數(shù)據(jù)位寬，同時(shí)小于等于數(shù)據(jù)拆 分模塊15a輸入端的數(shù)據(jù)位寬；此外優(yōu)選的把FIF013a的閥值定為1/2的異步FIFO深度， 當(dāng)然，這個(gè)閥值可以根據(jù)實(shí)際需求做調(diào)整。所述的SMII接口 2包含三種信號線，tx, rx, sync。其中tx表示SMII的發(fā)送信 號線，每一路FE有一根信號線，方向?yàn)檩敵觯籸x表示SMII的接收信號線，每一路FE有一根 信號線，方向?yàn)檩斎?；sync表示SMII的同步信號線，多路FE共用一根信號線，方向?yàn)檩敵觥?本實(shí)施例中，為了在兩個(gè)不同的時(shí)鐘域之間，準(zhǔn)確地，高效率地傳送數(shù)據(jù)，該SMII接口 2的 優(yōu)選的時(shí)鐘速度小于等于該發(fā)送模塊11發(fā)送時(shí)鐘速度。該實(shí)施例中的數(shù)據(jù)發(fā)送裝置的發(fā)送機(jī)理是首先在發(fā)送時(shí)鐘域，數(shù)據(jù)發(fā)送模塊11發(fā)送η路(1≤n < χ)數(shù)據(jù)(tx_l到tx_n) 和sync，然后通過數(shù)據(jù)合并模塊14a把η路(1≤n < χ)數(shù)據(jù)(tx_l到tx_n)和sync合 并成n+1位寬的數(shù)據(jù)，其合并的數(shù)據(jù)結(jié)構(gòu)如圖5所示。然后同樣在發(fā)送時(shí)鐘域內(nèi)，當(dāng)有數(shù)據(jù) 需要發(fā)送時(shí)，先檢查異步FIF013a快滿信號。如果異步FIF013a沒有快滿時(shí)(快滿信號恢 復(fù))，就把該數(shù)據(jù)寫入到該FIF013a ；如果異步FIF013a快滿時(shí)(快滿信號置位)，就要停止 寫入數(shù)據(jù)到該FIF013a。此后在SMII時(shí)鐘域，把該FIF013a的數(shù)據(jù)讀取出來，通過數(shù)據(jù)拆分模塊15a恢復(fù) 成η路數(shù)據(jù)(tx_l到tx_n)和sync，再通過SMII接口 2傳輸。其中在SMII時(shí)鐘域內(nèi)，SMII 接口 2不斷的讀取數(shù)據(jù)，每一個(gè)SMII時(shí)鐘周期就讀取一次，但是在此過程中不允許異步 FIF013a讀空(FIFO空標(biāo)志置位)，如果該異步FIF013a讀空，就說明有嚴(yán)重的錯(cuò)誤，要置錯(cuò)
誤警告。如上所述，該發(fā)送裝置只需要一個(gè)異步FIFO和一套跨時(shí)鐘域處理邏輯就可以完 成數(shù)據(jù)的發(fā)送。該實(shí)施例中，數(shù)據(jù)接收裝置圖4所示，包括一 FPGAl和一與PHY芯片連接的SMII 接口 2，其中該FPGAl的接收單元包括一接收模塊12、一異步FIF013b、一數(shù)據(jù)合并模塊14b 和一數(shù)據(jù)拆分模塊15b。該FPGAl的發(fā)送單元與一 MCU相連，并且該接收單元包括依次電連接一接收模塊 12、一數(shù)據(jù)拆分模塊15b、一異步FIF013b以及一數(shù)據(jù)合并模塊14b ；該接收單元的數(shù)據(jù)合并 模塊14b輸入端再進(jìn)一步與SMII接口 2連接，從而進(jìn)一步構(gòu)成了一數(shù)據(jù)接收裝置；其中該 FIF013b的位寬為X，其中為了能夠正確地、完整地傳輸整個(gè)數(shù)據(jù)，該FIF013b位寬需要大于 等于數(shù)據(jù)合并模塊14b輸出端的數(shù)據(jù)位寬，同時(shí)小于等于數(shù)據(jù)拆分模塊15b輸入端的數(shù)據(jù) 位寬；在本實(shí)用新型中，優(yōu)選的把FIF013b的閥值定為1/2的異步FIFO深度，當(dāng)然，這個(gè)閥 值可以根據(jù)實(shí)際需求做調(diào)整。此外，為了在兩個(gè)不同的時(shí)鐘域之間，準(zhǔn)確地，高效率地接收 數(shù)據(jù)，該SMII接口 2的優(yōu)選的時(shí)鐘速度小于等于該接收模塊12接收時(shí)鐘速度該實(shí)施例中的數(shù)據(jù)接收裝置的接收機(jī)理是首先在SMII時(shí)鐘域內(nèi)，SMII接口 2發(fā)送的η路(1≤n < χ)數(shù)據(jù)(rx_l到rx_n)和 sync，并且通過數(shù)據(jù)合并模塊14b合并成n+1位寬的數(shù)據(jù)，其合并的數(shù)據(jù)結(jié)構(gòu)如圖6所示。 然后同樣在SMII時(shí)鐘域內(nèi)，數(shù)據(jù)合并模塊14b把n+1位寬的數(shù)據(jù)寫入一個(gè)異步FIF013b， 并且在該SMII時(shí)鐘域內(nèi)，不斷的寫入n+1位寬的數(shù)據(jù)到該異步FIF013b，每一個(gè)SMII時(shí)鐘 周期就寫入一次，但是在此過程中，不允許產(chǎn)生FIF013b溢出(FIFO滿置位)，如果一旦有FIFO溢出(FIFO滿置位)，說明有嚴(yán)重錯(cuò)誤，要做錯(cuò)誤警告。此后在接收時(shí)鐘域，把該n+1位數(shù)據(jù)從該異步FIF013b中讀取，并通過數(shù)據(jù)拆分模 塊15b恢復(fù)成η路數(shù)據(jù)(rx_l到rX_n)和sync，然后再傳送到數(shù)據(jù)接收模塊12，并且該數(shù) 據(jù)接收模塊12不斷的讀出該異步FIF013b的數(shù)據(jù)，只有當(dāng)FIFO空(FIFO空置位)，才停止 讀操作，否則如果FIFO不空(FIFO空沒有置位)，就不斷的讀出數(shù)據(jù)。如上所述，該接收裝置只需要一個(gè)異步FIFO和一套跨時(shí)鐘域處理邏輯就可以完 成數(shù)據(jù)的接收。在本實(shí)用新型中，如上述的實(shí)施例中所述，處理n(l≤η <x)路FE的發(fā)送和接收， 只需要兩個(gè)異步FIFO和兩套異步處理邏輯。從而有效的減少了跨時(shí)鐘域的邏輯處理，因而 減小了驗(yàn)證難度，降低了設(shè)計(jì)風(fēng)險(xiǎn)和硬件成本。雖然以上描述了本實(shí)用新型的具體實(shí)施方式
，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解， 這些僅是舉例說明，比如，該發(fā)送和接收多路FE數(shù)據(jù)的裝置中的SMII接口可以用其他的FE 接口替代。本實(shí)用新型的保護(hù)范圍是由所附權(quán)利要求書限定的。本領(lǐng)域的技術(shù)人員在不背 離本實(shí)用新型的原理和實(shí)質(zhì)的前提下，可以對這些實(shí)施方式做出多種變更或修改，但這些 變更和修改均落入本實(shí)用新型的保護(hù)范圍。
權(quán)利要求1.一種現(xiàn)場可編程門陣列，其包含一發(fā)送單元與一接收單元，其特征在于，該發(fā)送單元 包括依次電連接的一發(fā)送模塊、一第一數(shù)據(jù)合并模塊、一第一異步FIFO以及一第一數(shù)據(jù)拆 分模塊；該接收單元包括依次電連接的一接收模塊、一第二數(shù)據(jù)拆分模塊、第二異步FIFO 以及一第二數(shù)據(jù)合并模塊。
2.如權(quán)利要求1所述的現(xiàn)場可編程門陣列，其特征在于，該FPGA還包括一MCU，該發(fā)送 單元與接收單元分別與該MCU電連接。
3.一種接收和發(fā)送多路冊數(shù)據(jù)的裝置，其特征在于，其包括權(quán)利要求1所述的現(xiàn)場可 編程門陣列以及一 FE接口，所述的第二數(shù)據(jù)合并模塊和第一數(shù)據(jù)拆分模塊分別與該FE接 口連接。
4.如權(quán)利要求3所述的接收和發(fā)送多路FE數(shù)據(jù)的裝置，其特征在于，該FPGA的接收和 發(fā)送時(shí)鐘速度大于或等于該FE接口的時(shí)鐘速度。
5.如權(quán)利要求3所述的接收和發(fā)送多路FE數(shù)據(jù)的裝置，其特征在于，該FE接口為SMII接口。
專利摘要本實(shí)用新型公開了一種現(xiàn)場可編程門陣列，其包含一發(fā)送單元與一接收單元，該發(fā)送單元包括依次電連接的一發(fā)送模塊、一第一數(shù)據(jù)合并模塊、一第一異步FIFO以及一第一數(shù)據(jù)拆分模塊；該接收單元包括依次電連接的一接收模塊、一第二數(shù)據(jù)拆分模塊、第二異步FIFO以及一第二數(shù)據(jù)合并模塊。本實(shí)用新型還公開了一種接收和發(fā)送多路FE數(shù)據(jù)的裝置，包括所述的FPGA以及一FE接口，所述的第二數(shù)據(jù)合并模塊和第一數(shù)據(jù)拆分模塊分別與該FE接口連接。該裝置具有利用一個(gè)異步FIFO完成多路FE數(shù)據(jù)的跨時(shí)鐘域處理的特點(diǎn)，從而減少了跨時(shí)鐘域邏輯處理和異步FIFO的資源。
文檔編號H03K19/177GK201781477SQ201020211999
公開日2011年3月30日 申請日期2010年6月1日 優(yōu)先權(quán)日2010年6月1日
發(fā)明者李志宏, 陳慶洪 申請人:新嶠網(wǎng)絡(luò)設(shè)備(上海)有限公司