專利名稱：應(yīng)用于動態(tài)可重配分頻比的pll的鎖定檢測電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及到PLL及其鎖定檢測電路設(shè)計(jì)領(lǐng)域，特指一種應(yīng)用于動態(tài)可重配 分頻比的PLL的鎖定檢測電路。
背景技術(shù)：
鎖相環(huán)(PLL，Phase Locked Loop)作為模擬電路和數(shù)?；旌想娐分蟹浅Ｖ匾囊粋€(gè) 模塊，被廣泛應(yīng)用于系統(tǒng)級芯片(SOC，System on Chip)中，以提供精確且穩(wěn)定的時(shí)鐘信號。圖1所示為最基本的一種鎖相環(huán)結(jié)構(gòu)，主要包含有以下幾個(gè)組成部分鑒頻鑒相 器(Phase Frequency Detector, PFD)、電荷泵(Charge Pump, CP)、環(huán)路濾波器(Low Pass Filter，LPF)、壓控振蕩器(Voltage Control Oscillator，VC0)，為了能夠?qū)崿F(xiàn)動態(tài)可重配 分頻比的的功能，還需要在輸入?yún)⒖碱l率和VC0輸出與PFD的輸入中間引入一個(gè)可編程的 預(yù)分頻器(Pre-Divider)和反饋分頻器(Feedback Divider)來達(dá)到參考頻率和輸出頻率可 以任意設(shè)置的功能。PFD檢測經(jīng)過預(yù)分頻后的參考時(shí)鐘信號Fref2和反饋時(shí)鐘信號Ffd的頻差和相差，產(chǎn) 生脈沖控制信號UP、DN，并送入到CP中，在CP中脈沖控制信號UP、DN被轉(zhuǎn)換成電流信號IeP 對LPF中的電容進(jìn)行充放電并產(chǎn)生控制電壓V。tel送入到VC0中，VC0在控制電壓V。tel升高 時(shí)加快或降低輸出時(shí)鐘信號F。ut的振蕩頻率，在控制電壓V。tel降低時(shí)降低或加快輸出時(shí)鐘 信號F。ut的振蕩頻率。VC0的輸出時(shí)鐘信號F。ut經(jīng)過反饋分頻器N分頻后產(chǎn)生反饋時(shí)鐘信號 Ffd，整個(gè)系統(tǒng)形成一個(gè)反饋系統(tǒng)，當(dāng)輸出時(shí)鐘信號F-的頻率和相位被鎖定到一個(gè)的固定頻 率和相位時(shí)，鎖相環(huán)進(jìn)入鎖定狀態(tài)。鎖相環(huán)的輸出時(shí)鐘信號是否精確且穩(wěn)定對系統(tǒng)級芯片 中的下一級電路的工作狀況有直接影響，因此，用于檢測鎖相環(huán)鎖定狀態(tài)的鎖定檢測電路 (Lock Detector)就十分重要，當(dāng)鎖相環(huán)鎖定時(shí)，鎖定檢測電路輸出有效的鎖定信號(如高 電平“ 1”)至下一級電路，以提示下一級電路可以開始工作?，F(xiàn)有的一種鎖定檢測電路是在一個(gè)預(yù)設(shè)的固定時(shí)間內(nèi)，分別對參考時(shí)鐘信號和反 饋時(shí)鐘信號進(jìn)行計(jì)數(shù)，若該固定時(shí)間內(nèi)參考時(shí)鐘信號的計(jì)數(shù)值與反饋時(shí)鐘信號的計(jì)數(shù)值相 同，鎖定檢測裝置輸出有效的鎖定信號。這種鎖定檢測電路的結(jié)構(gòu)雖然實(shí)現(xiàn)了鎖相環(huán)頻率 鎖定的判斷而且實(shí)現(xiàn)過程較為簡單，但是并不一定能夠正確地反映鎖相環(huán)的鎖定狀態(tài)，因 為在鎖定前，反饋時(shí)鐘信號會不穩(wěn)定(時(shí)快時(shí)慢)，如果預(yù)設(shè)的固定時(shí)間較短，在該固定時(shí)間 內(nèi)參考時(shí)鐘信號的計(jì)數(shù)值與反饋時(shí)鐘信號的計(jì)數(shù)值可能會相同，但實(shí)際上此時(shí)鎖相環(huán)的輸 出時(shí)鐘信號還是不穩(wěn)定的，這樣就會產(chǎn)生鎖定狀態(tài)的誤判斷問題。為了確保正確檢測到鎖 相環(huán)的鎖定狀態(tài)，通常會將固定時(shí)間設(shè)置得足夠長，這樣即使輸出時(shí)鐘信號已經(jīng)穩(wěn)定，也需 要等待到固定時(shí)間后才會啟動下一級電路，因而不能及時(shí)地檢測到鎖相環(huán)的鎖定狀態(tài)，而 且由于在固定時(shí)間內(nèi)進(jìn)行檢測，對頻率鎖定過程中可能出現(xiàn)的短暫失鎖現(xiàn)象無法處理。

發(fā)明內(nèi)容
本發(fā)明要解決的問題就在于針對現(xiàn)有技術(shù)存在的技術(shù)問題，本發(fā)明提供了一種結(jié)構(gòu)簡單、適用于動態(tài)可重配分頻比的PLL的鎖定檢測電路。為解決上述技術(shù)問題，本發(fā)明提出的解決方案為一種應(yīng)用于動態(tài)可重配分頻比 的PLL的鎖定檢測電路，其特征在于它包括一個(gè)異或門單元(XI)、兩個(gè)D觸發(fā)器單元(D1， D2)、一個(gè)或非門單元(N1)和一個(gè)N位的計(jì)數(shù)器單元(C1)，所述的應(yīng)用于動態(tài)可重配PLL的 鎖定檢測電路采用異或門單元XI作為輸入級，異或門單元XI的兩個(gè)輸入端(A，B)為鑒頻 鑒相器(PFD)輸出的UP和DOWN信號，輸出連接到兩個(gè)D觸發(fā)器單元(Dl，D2)的D端，D1， D2單元采用UP和DOWN信號作為D觸發(fā)器的時(shí)鐘，對異或門單元XI輸出的數(shù)據(jù)進(jìn)行采樣， D1,D2單元的輸出連接到或非門m的A，B端，N1來判斷UP和DOWN信號的脈寬是否對齊， N1的輸出控制一個(gè)N位的計(jì)數(shù)器單元C1的復(fù)位端，當(dāng)輸入的參考時(shí)鐘頻率與反饋信號的頻 率和相位不相等時(shí)，鑒頻鑒相器輸出的UP和DOWN信號的脈寬不相等，導(dǎo)致兩個(gè)D觸發(fā)器采 樣的值不同，一個(gè)為高，一個(gè)為低，或非門m的輸出為低，使得計(jì)數(shù)器單元C1輸出的LOCK 信號為低電平；當(dāng)輸入的參考時(shí)鐘頻率與反饋信號的頻率和相位相等時(shí)，鑒頻鑒相器輸出 的UP和DOWN信號的脈寬相等，導(dǎo)致兩個(gè)D觸發(fā)器輸出的值相同，都為低電平，或非門m的 輸出為高，使得計(jì)數(shù)器單元C1開始工作，等m的輸出維持N個(gè)周期的高電平后，計(jì)數(shù)器單 元C1輸出有效的LOCK信號，表示PLL已經(jīng)鎖定。本發(fā)明結(jié)構(gòu)簡單，在任意的輸入?yún)⒖碱l率 和任意的輸出頻率下，都可以非?？焖贉?zhǔn)確的檢測出PLL的鎖定狀態(tài)。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)就在于1、結(jié)構(gòu)簡單，本發(fā)明的核心電路主要由一 個(gè)異或門，兩個(gè)D觸發(fā)器和一個(gè)或非門組成，可見電路結(jié)構(gòu)并不復(fù)雜，易于實(shí)現(xiàn)。2、性能優(yōu) 良雖然本發(fā)明提出的結(jié)構(gòu)很簡單，但是，本發(fā)明中提出的電路卻可以適用于產(chǎn)生任意頻率 輸出和任意輸入?yún)⒖碱l率的高帶寬PLL中，并可以有效快速準(zhǔn)確的檢測出PLL的鎖定狀態(tài)， 這是現(xiàn)有電路所無法比擬的。3、使用方便由于本發(fā)明提出的電路結(jié)構(gòu)簡單，易于實(shí)現(xiàn)，所 以使用十分方便，不會給設(shè)計(jì)增加復(fù)雜度。


圖1是可重配分頻比的鎖相環(huán)結(jié)構(gòu)的示意圖； 圖2是本發(fā)明提出的鎖定檢測電路的示意圖3是本發(fā)明提出的鎖定檢測電路模擬結(jié)果示意圖。
具體實(shí)施例方式以下將結(jié)合附圖和具體實(shí)施例對本發(fā)明做進(jìn)一步詳細(xì)說明。如圖2所示，本發(fā)明的應(yīng)用于動態(tài)可重配分頻比的PLL的鎖定檢測電路，它包括一 個(gè)異或門單元(XI)、兩個(gè)D觸發(fā)器單元(D1，D2)、一個(gè)或非門單元(N1)和一個(gè)N位的計(jì)數(shù)器 單元(C1)，所述的應(yīng)用于動態(tài)可重配分頻比的PLL的鎖定檢測電路采用異或門單元XI作為 輸入級，異或門單元XI的兩個(gè)輸入端(A，B)為鑒頻鑒相器(PFD)輸出的UP和DOWN信號， 輸出連接到兩個(gè)D觸發(fā)器單元(D1，D2)的D端，Dl，D2單元采用UP和DOWN信號作為D觸 發(fā)器的時(shí)鐘，對異或門單元XI輸出的數(shù)據(jù)進(jìn)行采樣，D1，D2單元的輸出連接到或非門m的 A，B端，N1來判斷UP和DOWN信號的脈寬是否對齊，N1的輸出控制一個(gè)N位的計(jì)數(shù)器單元 C1的復(fù)位端，當(dāng)輸入的參考時(shí)鐘頻率與反饋信號的頻率和相位不相等時(shí)，鑒頻鑒相器輸出 的UP和DOWN信號的脈寬不相等，導(dǎo)致兩個(gè)D觸發(fā)器采樣的值不同，一個(gè)為高，一個(gè)為低，或非門m的輸出為低，使得計(jì)數(shù)器單元C1輸出的LOCK信號為低電平；當(dāng)輸入的參考時(shí)鐘頻 率與反饋信號的頻率和相位相等時(shí)，鑒頻鑒相器輸出的UP和DOWN信號的脈寬相等，導(dǎo)致兩 個(gè)D觸發(fā)器輸出的值相同，都為低電平，或非門m的輸出為高，使得計(jì)數(shù)器單元C1開始工 作，等m的輸出維持N個(gè)周期的高電平后，計(jì)數(shù)器單元C1輸出有效的LOCK信號，表示PLL 已經(jīng)鎖定。本發(fā)明結(jié)構(gòu)簡單，在任意的輸入?yún)⒖碱l率和任意的輸出頻率下，都可以非?？焖?準(zhǔn)確的檢測出PLL的鎖定狀態(tài)，本發(fā)明特別適用于要求PLL的分頻比能夠動態(tài)重配，且對鎖 定狀態(tài)以及輸出時(shí)鐘的相位和抖動有特別高要求的電路中。 如圖3所示，本發(fā)明在輸入?yún)⒖碱l率不變，通過修改預(yù)分頻比和反饋分頻比的參 數(shù)來調(diào)整VC0輸出頻率的條件下的模擬結(jié)果?？梢钥匆?，本發(fā)明在這種不同的頻率要求下， 都可以快速準(zhǔn)確的給出鎖定信號。
權(quán)利要求
一種應(yīng)用于動態(tài)可重配分頻比的PLL的鎖定檢測電路，其特征在于它包括一個(gè)異或門單元、兩個(gè)D觸發(fā)器單元、一個(gè)或非門單元和一個(gè)N位的計(jì)數(shù)器單元，或非門的輸出控制計(jì)數(shù)器單元的復(fù)位端，當(dāng)或非門的輸出為高時(shí)，N位計(jì)數(shù)器單元開始計(jì)數(shù)，等N個(gè)周期后輸出有效的LOCK信號，否則計(jì)數(shù)器單元的輸出一直保持低。
2.根據(jù)權(quán)利要求1所述的應(yīng)用于動態(tài)可重配分頻比的PLL的鎖定檢測電路，其特征在 于采用異或門單元作為第一級，異或門單元用來判斷UP和DOWN信號脈寬是否相等，然后 用UP和DOWN信號作為采樣時(shí)鐘的兩個(gè)D觸發(fā)器單元對UP和DOWN信號的差值進(jìn)行采樣， 根據(jù)采樣值的不同來控制后面的N位計(jì)數(shù)器單元輸出的信號值。
3.根據(jù)權(quán)利要求2所述的應(yīng)用于動態(tài)可重配分頻比的PLL的鎖定檢測電路，其特征在 于N位計(jì)數(shù)器單元的Reset端為復(fù)位端，輸入端為計(jì)數(shù)周期的時(shí)鐘，輸出端為LOCK信號， 當(dāng)Reset為低電平時(shí)，計(jì)數(shù)器單元開始清0，輸出變低并保持低電平不變；當(dāng)Reset變?yōu)楦?電平并維持N個(gè)周期不變時(shí)，計(jì)數(shù)器單元的輸出變?yōu)楦唠娖讲⑤敵鲇行У腖OCK信號。
4.根據(jù)權(quán)利要求3所述的應(yīng)用于動態(tài)可重配分頻比的PLL的鎖定檢測電路，其特征在 于其具體步驟為A、當(dāng)PLL處于低功耗模式時(shí)，VC0處于非工作狀態(tài)，沒有反饋時(shí)鐘，鎖定檢測電路輸出 的LOCK信號一直保持低不變；B、當(dāng)PLL處于正常工作模式時(shí)，在每個(gè)輸入時(shí)鐘周期內(nèi)，鎖定檢測電路第一級的異或 門單元都要檢測PFD輸出的UP、D0WN信號脈寬是否相等，如果UP、D0WN信號相等，則后面的 計(jì)數(shù)器單元開始計(jì)數(shù)，否則計(jì)數(shù)器單元保持復(fù)位狀態(tài)；C、當(dāng)PLL處于失鎖的狀態(tài)時(shí)，PFD輸出的UP信號大于或者小于DOWN信號，使得或非門 輸出保持低，計(jì)數(shù)器單元復(fù)位，LOCK信號始終保持低；D、當(dāng)PLL處于鎖定的狀態(tài)時(shí)，PFD輸出的UP和DOWN信號脈寬相等，或非門輸出為高， 計(jì)數(shù)器單元開始計(jì)數(shù)，當(dāng)UP和DOWN信號脈寬保持N個(gè)周期不變時(shí)，計(jì)數(shù)器單元開始輸出有 效的LOCK信號，PLL達(dá)到鎖定狀態(tài)。
5.根據(jù)權(quán)利要求4所述的應(yīng)用于動態(tài)可重配分頻比的PLL的鎖定檢測電路，其特征在 于其具體工作流程如下所述的應(yīng)用于動態(tài)可重配分頻比的PLL的鎖定檢測電路采用異或門單元XI作為輸入 級，異或門單元XI的兩個(gè)輸入端(A，B)為鑒頻鑒相器(PFD)輸出的UP和DOWN信號，輸出連 接到兩個(gè)D觸發(fā)器單元(Dl，D2)的D端，D1，D2單元采用UP和DOWN信號作為D觸發(fā)器的時(shí) 鐘，對異或門單元XI輸出的數(shù)據(jù)進(jìn)行采樣，Dl，D2單元的輸出連接到或非門m的A，B端， N1來判斷UP和DOWN信號的脈寬是否對齊，N1的輸出控制一個(gè)N位的計(jì)數(shù)器單元C1的復(fù) 位端，當(dāng)輸入的參考時(shí)鐘頻率與反饋信號的頻率和相位不相等時(shí)，鑒頻鑒相器輸出的UP和 DOWN信號的脈寬不相等，導(dǎo)致兩個(gè)D觸發(fā)器采樣的值不同，一個(gè)為高，一個(gè)為低，或非門m 的輸出為低，對后面的N位計(jì)數(shù)器單元C1進(jìn)行復(fù)位，使得計(jì)數(shù)器單元C1輸出的LOCK信號 保持為低電平，表示PLL還沒有鎖定；當(dāng)輸入的參考時(shí)鐘頻率與反饋信號的頻率和相位相 等時(shí)，鑒頻鑒相器輸出的UP和DOWN信號的脈寬相等，導(dǎo)致兩個(gè)D觸發(fā)器輸出的值相同，都 為低電平，或非門m的輸出為高，使得計(jì)數(shù)器單元C1開始工作，當(dāng)m的輸出維持了 N周期 的高電平后，計(jì)數(shù)器單元C1輸出有效的LOCK信號，表示PLL已經(jīng)鎖定。
全文摘要
本發(fā)明公開了一種應(yīng)用于動態(tài)可重配分頻比的PLL的鎖定檢測電路，它包括一個(gè)異或門X1、兩個(gè)D觸發(fā)器D1和D2、一個(gè)或非門N1和一個(gè)N位的計(jì)數(shù)器C1。所述的鎖定檢測電路通過D1和D2對X1輸出的數(shù)據(jù)進(jìn)行采樣，X1的A、B端連接到鑒頻鑒相器輸出的UP和DOWN信號，N1用來判斷UP和DOWN信號的脈寬是否相等，若UP和DOWN信號脈寬相等，則N1輸出為高，C1開始工作，當(dāng)N1的輸出維持了N個(gè)周期的高電平后，C1輸出有效的LOCK信號，表示PLL已經(jīng)鎖定；若UP和DOWN信號脈寬不等，則N1輸出為低，C1保持復(fù)位狀態(tài)，LOCK為低，表示PLL還沒有鎖定。本發(fā)明結(jié)構(gòu)簡單，在任意的輸入?yún)⒖碱l率和輸出頻率下，都可以非?？焖贉?zhǔn)確的檢測出PLL的鎖定狀態(tài)。
文檔編號H03L7/08GK101977053SQ20101055209
公開日2011年2月16日 申請日期2010年11月19日 優(yōu)先權(quán)日2010年11月19日
發(fā)明者李俊豐, 石大勇, 蔣仁杰, 譚曉強(qiáng), 郭斌, 陳寶民, 陳怒興 申請人:長沙景嘉微電子有限公司