專利名稱：觸發(fā)器電路以及分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及無線收發(fā)數(shù)字電路技術(shù)領(lǐng)域，特別是涉及一種觸發(fā)器電路以及一種包 括所述觸發(fā)器電路的適合在鎖相環(huán)中使用的分頻器。
背景技術(shù)：
為了實(shí)現(xiàn)高質(zhì)量的無線電通信，減少各種外界因素對傳輸信號的干擾，近代通信 系統(tǒng)往往要求通信機(jī)具有大量的，可供用戶選擇和迅速更換的載頻振蕩信號，而頻率合成 技術(shù)是能夠?qū)崿F(xiàn)上述要求的一種電路技術(shù)。它適用于空間通信雷達(dá)測量、遙測遙控、衛(wèi)星導(dǎo) 航和數(shù)字通信等先進(jìn)的電子系統(tǒng)中。目前應(yīng)用最廣泛的是基于鎖相環(huán)的頻率合成技術(shù)，它 能夠合成很高的頻率，同時相位噪聲也比較小，高速、寬分頻范圍的可編程頻率分頻器設(shè)計(jì) 一直是鎖相環(huán)設(shè)計(jì)中的難點(diǎn)。在整數(shù)型頻率合成器當(dāng)中，可編程分頻器實(shí)現(xiàn)了頻率合成器 輸出信號的可編程，它的工作速度限制了頻率合成器輸出信號的最高頻率，它的相位噪聲 影響頻率合成器的帶內(nèi)相位噪聲。目前高速可編程分頻器主要包括基于雙模預(yù)分頻的可編程分頻器和基于基本分 頻單元的多模可編程分頻器兩種結(jié)構(gòu)，前者因其高速、結(jié)構(gòu)簡單等特點(diǎn)，被廣泛應(yīng)用在射頻 頻率綜合器當(dāng)中。但其僅能在兩種分頻數(shù)之間切換，無法實(shí)現(xiàn)更大范圍的分頻數(shù)可編程。后 者則存在速度偏慢的缺點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種可實(shí)現(xiàn)更大范圍的分頻數(shù)可編程的可編程分頻器、以及 適用于該可編程分頻器的觸發(fā)器電路。為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的一個方面，提供了一種觸發(fā)器電路，包括第一 兩輸入與非門、第二兩輸入與非門、第一反相器、第二反相器、第三反相器、以及第一 D型觸 發(fā)器；其中所述觸發(fā)器電路的設(shè)置端與負(fù)載端分別連接至所述第一兩輸入與非門的兩個輸 入端，所述觸發(fā)器電路的設(shè)置端連接至所述第二反相器的輸入端，所述第二反相器的輸出 端與負(fù)載端分別連接至所述第二兩輸入與非門的兩個輸入端；所述第一兩輸入與非門的輸 出端連接至所述第一反相器的輸入端，所述第二兩輸入與非門的輸出端連接至所述第三反 相器的輸入端，所述第一反相器的輸出端連接至所述第一 D型觸發(fā)器的零位有效設(shè)置端， 所述第三反相器的輸出端連接至所述第一 D型觸發(fā)器的零位有效置零端。在上述觸發(fā)器電路中，第一 D型觸發(fā)器的數(shù)據(jù)控制端為所述觸發(fā)器電路的數(shù)據(jù)控 制端，所述第一D型觸發(fā)器的時鐘信號輸入端為所述觸發(fā)器電路的時鐘信號輸入端，所述 第一 D型觸發(fā)器的正相輸出端為所述觸發(fā)器電路的正相輸出端，所述第一 D型觸發(fā)器的反 相輸出端為所述觸發(fā)器電路的反相輸出端。根據(jù)本發(fā)明的另一方面，提供了一種分頻器，其包括內(nèi)部復(fù)位電路、輸出信號控 制電路、控制信號譯碼電路以及第四D型觸發(fā)器、以及級聯(lián)的根據(jù)本發(fā)明第一方面所述的 第一觸發(fā)器電路、第二觸發(fā)器電路以及第三觸發(fā)器電路。
在上述分頻器中，第一觸發(fā)器電路、第二觸發(fā)器電路以及第三觸發(fā)器電路依次級 聯(lián)，并且第一觸發(fā)器電路的負(fù)載端、第二觸發(fā)器電路的負(fù)載端以及第三觸發(fā)器電路的負(fù)載 端與內(nèi)部復(fù)位電路的輸出端相連，內(nèi)部復(fù)位電路的輸出端連接至第四D型觸發(fā)器，并且輸 出信號控制電路連接至第四D型觸發(fā)器、控制信號譯碼電路連接至內(nèi)部復(fù)位電路以及輸出 信號控制電路204。在上述分頻器中，第一觸發(fā)器電路的正相輸出端連接至第二觸發(fā)器電路的時鐘信 號輸入端，第一觸發(fā)器電路的時鐘信號輸入端連接至?xí)r鐘輸入端，第二觸發(fā)器電路的正相 輸出端連接至第三觸發(fā)器電路的時鐘信號輸入端；第一觸發(fā)器電路的反相輸出端、第二觸 發(fā)器電路的反相輸出端、以及第三觸發(fā)器電路的反相輸出端分別連接到各自的數(shù)據(jù)輸入 端；并且三位兩進(jìn)制數(shù)字信號的最高位至最低位依次連接到第一觸發(fā)器電路的設(shè)置端、第 二觸發(fā)器電路的設(shè)置端以及第三觸發(fā)器電路的設(shè)置端；第一觸發(fā)器電路的負(fù)載端、第二觸 發(fā)器電路的負(fù)載端以及第三觸發(fā)器電路的負(fù)載端與內(nèi)部復(fù)位電路的輸出端相連。在上述分頻器中，所述分頻器通過利用輸入頻率除以所述三位兩進(jìn)制數(shù)字信號加 一之和，以生成輸出頻率，其中，所述三位兩進(jìn)制數(shù)字信號大于等于1且小于8。在上述分頻器中，所述的內(nèi)部復(fù)位電路包括第二 D型觸發(fā)器，第一兩輸入或非 門，第三兩輸入與非門，第二兩輸入或非門，第四反相器，第五反相器，第六反相器；其中第 一兩輸入或非門的輸入端分別與控制信號譯碼電路的第一輸出端和第二輸出端相連；第一 兩輸入或非門的輸出端與第三兩輸入與非門的輸入端相連，第三兩輸入與非門的另一輸入 端與第五反相器的輸出端相連；第三兩輸入與非門的輸出端與第二兩輸入或非門的輸入端 相連，第二兩輸入或非門的另一輸入端與第四反相器的輸出端相連，第四反相器的輸入端 與控制信號譯碼電路的第三輸出端相連；第二兩輸入或非門的輸出端與第二 D型觸發(fā)器的 數(shù)據(jù)輸入端相連；第二 D型觸發(fā)器的正相輸出端與第五反相器的輸入端相連；第五反相器 的輸出端除與第三輸入與非門的一輸入端相連外還與第六反相器的輸入端相連，第六反相 器的輸出端為內(nèi)部復(fù)位電路的輸出端。在上述分頻器中，所述的輸出控制電路包括第三D型觸發(fā)器，第三兩輸入或非 門，第四兩輸入與非門，第四兩輸入或非門，第七反相器，第八反相器；其中第三兩輸入與非 門的輸入端分別與控制信號譯碼電路的第四輸出端和第五輸出端相連，第三兩輸入或非門 的輸出端與第四兩輸入與非門的輸入端相連；第四兩輸入與非門的另一輸入端與第七反相 器的輸出端相連；第四兩輸入與非門的輸出端與第四兩輸入或非門的輸入端相連，第四兩 輸入或非門的另一輸入端與控制信號譯碼電路的第六輸出端相連；第四兩輸入或非門的輸 出端與第三D型觸發(fā)器的數(shù)據(jù)輸入端相連；第三D型觸發(fā)器的正相輸出端與第七反相器的 輸入端相連；第七反相器的輸出端除與第四輸入與非門的一輸入端相連外還與第八反相器 的輸入端相連，第八反相器的輸出端為輸出控制電路的輸出端。在上述分頻器中，所述控制信號譯碼電路包括第一二路選擇器、第二二路選擇器、 第三二路選擇器、第四二路選擇器、第五二路選擇器、以及第六二路選擇器；其中第一二路 選擇器的兩個輸入信號端分別與第一觸發(fā)器電路的正相輸出端和反相輸出端相連，控制端 輸入信號與三位兩進(jìn)制數(shù)字信號的最低位相連，輸出端為控制信號譯碼電路的第一輸出 端；第二二路選擇器的兩個輸入信號端分別與第二觸發(fā)器電路的正相輸出端和反相輸出端 相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號的中間位相連，輸出端作為控制信號譯碼電
5路的第二輸出端；第三二路選擇器的兩個輸入信號端分別與第三觸發(fā)器電路的正相輸出端 和反相輸出端相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號的最高位相連，輸出端作為控 制信號譯碼電路的第三輸出端；第四二路選擇器的兩個輸入信號端分別與第一觸發(fā)器電路 的正相輸出端和反相輸出端相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號的中間位相連， 輸出端作為控制信號譯碼電路的第四輸出端；第五二路選擇器的兩個輸入信號端分別與 第二觸發(fā)器電路的正相輸出端和反相輸出端相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號 控制端的最高位相連，輸出端作為控制信號譯碼電路的第五輸出端；第六二路選擇器的兩 個輸入信號端分別與第三觸發(fā)器電路的正相輸出端和反相輸出端相連，控制端輸入信號接 地，輸出端作為控制信號譯碼電路的第六輸出端。本發(fā)明提供的包含3個級聯(lián)的根據(jù)本發(fā)明的觸發(fā)器電路的多位可編程、模塊化的 分頻器能夠?qū)崿F(xiàn)1到8范圍內(nèi)的任意一個整數(shù)分頻，滿足射頻電路高速、結(jié)構(gòu)簡單的需求。 且在奇數(shù)分頻時，可以實(shí)現(xiàn)3/7的占空比，很好的提高了信號的占空比問題。若是偶數(shù)分 頻，更可以達(dá)到50%的占空比。


圖1是根據(jù)本發(fā)明實(shí)施例的觸發(fā)器電路的電路結(jié)構(gòu)示意圖。圖2是圖1所示的觸發(fā)器電路的簡化示意圖。圖3是具有根據(jù)本發(fā)明實(shí)施例的觸發(fā)器的分頻器的示意圖。圖4是圖3所采用的控制信號譯碼電路的示意圖。圖5是選定分頻數(shù)為M = 6(6的二進(jìn)制表示為“110”)的情況下圖3所示的可編 程分頻器電路的工作時序示意圖。需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。附圖中，相同或類似的附 圖標(biāo)記表示相同或類似的部件。
具體實(shí)施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對本發(fā)明的內(nèi) 容進(jìn)行詳細(xì)描述?，F(xiàn)在將參考圖1至圖5來詳細(xì)描述本發(fā)明的實(shí)施例。圖1是根據(jù)本發(fā)明實(shí)施例的觸發(fā)器的電路結(jié)構(gòu)示意圖。如圖1所示，根據(jù)本發(fā)明 實(shí)施例的觸發(fā)器電路100包括第一兩輸入與非門101、第二兩輸入與非門102、第一反相器 103、第二反相器104、第三反相器105、以及第一 D型觸發(fā)器106。其中，本發(fā)明實(shí)施例中所 采用的D型觸發(fā)器是傳統(tǒng)的D型觸發(fā)器。觸發(fā)器電路的設(shè)置端與負(fù)載端分別連接至所述第一兩輸入與非門101的兩個輸 入端，所述觸發(fā)器電路的設(shè)置端連接至所述第二反相器104的輸入端，所述第二反相器的 輸出端與負(fù)載端分別連接至所述第二兩輸入與非門102的兩個輸入端；所述第一兩輸入與 非門101的輸出端連接至所述第一反相器103的輸入端，所述第二兩輸入與非門102的輸 出端連接至所述第三反相器105的輸入端，所述第一反相器103的輸出端連接至所述第一D 型觸發(fā)器106的零位有效設(shè)置端，所述第三反相器105的輸出端連接至所述第一 D型觸發(fā) 器106的零位有效置零端。其中，術(shù)語“零位有效”指的是邏輯“0”作為有效輸入。
并且，第一 D型觸發(fā)器106的數(shù)據(jù)控制端為所述觸發(fā)器電路的數(shù)據(jù)控制端107，所 述第一D型觸發(fā)器106的時鐘信號輸入端為所述觸發(fā)器電路的時鐘信號輸入端108，所述第
一D型觸發(fā)器106的正相輸出端Q為所述觸發(fā)器電路的正相輸出端109，所述第一 D型觸發(fā) 器的反相輸出端為所述觸發(fā)器電路的反相輸出端110。圖2是圖1所示的觸發(fā)器電路的簡化示意圖。下文中，參考標(biāo)號“LDDFF”表示圖1 所示的觸發(fā)器電路，其中，觸發(fā)器電路LDDFF具有正相輸出端Q、反相輸出端Qb、設(shè)置端SET、 負(fù)載端Load、時鐘輸入端CLK以及數(shù)據(jù)輸入端D。接下來，將參考圖3至圖5來描述本發(fā)明的另一實(shí)施例。圖3是具有根據(jù)本發(fā)明實(shí)施例的觸發(fā)器的分頻器200的示意圖，并且圖4是圖3 所采用的控制信號譯碼電路的示意圖。分頻器200是一個可編程分頻器，其包括內(nèi)部復(fù)位電路288、輸出信號控制電路 204、控制信號譯碼電路(請參見圖4)以及第四D型觸發(fā)器205、以及級聯(lián)的第一觸發(fā)器電 路LDDFFO (201)、第二觸發(fā)器電路LDDFFl (202)以及第三觸發(fā)器電路LDDFF2 (203)。其中，第一觸發(fā)器電路201、第二觸發(fā)器電路202以及第三觸發(fā)器電路203依次級 聯(lián)，并且第一觸發(fā)器電路LDDFFO的負(fù)載端、第二觸發(fā)器電路LDDFFl的負(fù)載端以及第三觸發(fā) 器電路LDDFF2的負(fù)載端與內(nèi)部復(fù)位電路288的輸出端Loadl相連，內(nèi)部復(fù)位電路288的輸 出端連接至第四D型觸發(fā)器205，輸出信號控制電路204連接至第四D型觸發(fā)器205、控制 信號譯碼電路連接至內(nèi)部復(fù)位電路288以及輸出信號控制電路204。更具體地說，其中，第一觸發(fā)器電路LDDFFO的正相輸出端連接至第二觸發(fā)器電路 LDDFFl的時鐘信號輸入端，第二觸發(fā)器電路LDDFFl的正相輸出端QO連接至第三觸發(fā)器電 路LDDFF2的時鐘信號輸入端；第一觸發(fā)器電路LDDFFO的反相輸出端QOb、第二觸發(fā)器電路 LDDFFl的反相輸出端Qlb、以及第三觸發(fā)器電路LDDFF2的反相輸出端Q2b分別通過連線 207,209和210連接到各自的數(shù)據(jù)輸入端Q0、Q1、Q2。并且三位兩進(jìn)制數(shù)字信號的最高位至 最低位(N2、N1、N0)依次連接到第一觸發(fā)器電路LDDFFO的設(shè)置端、第二觸發(fā)器電路LDDFFl 的設(shè)置端以及第三觸發(fā)器電路LDDFF2的設(shè)置端；第一觸發(fā)器電路LDDFFO的負(fù)載端、第二觸 發(fā)器電路LDDFFl的負(fù)載端以及第三觸發(fā)器電路LDDFF2的負(fù)載端與內(nèi)部復(fù)位電路288的輸 出端Loadl相連。實(shí)際上，所述分頻器通過利用輸入頻率除以所述三位兩進(jìn)制數(shù)字信號加一之和， 以生成輸出頻率，其中，所述三位兩進(jìn)制數(shù)字信號大于等于1且小于8。從圖1中間的虛線框所標(biāo)出的內(nèi)部復(fù)位電路288可以看出，內(nèi)部復(fù)位電路288包 括第二 D型觸發(fā)器217，第一兩輸入或非門212，第三兩輸入與非門213，第二兩輸入或非 門214，第四反相器215，第五反相器216，以及第六反相器218。其中，第一兩輸入或非門212的輸入端分別與控制信號譯碼電路的第一輸出端和 第二輸出端相連；第一兩輸入或非門212的輸出端與第三兩輸入與非門213的輸入端相連， 第三兩輸入與非門213的另一輸入端與第五反相器216的輸出端相連；第三兩輸入與非門 213的輸出端與第二兩輸入或非門214的輸入端相連，第二兩輸入或非門214的另一輸入端 與第四反相器215的輸出端相連，第四反相器215的輸入端與控制信號譯碼電路的第三輸 出端相連；第二兩輸入或非門214的輸出端與第二 D型觸發(fā)器217的數(shù)據(jù)輸入端相連；第
二D型觸發(fā)器217的正相輸出端與第五反相器216的輸入端相連；第五反相器216的輸出
7端除與第三輸入與非門的一輸入端相連外還與第六反相器218的輸入端相連，第六反相器 218的輸出端為內(nèi)部復(fù)位電路288的輸出端Load2。輸出控制電路204包括第三D型觸發(fā)器223，第三兩輸入或非門220，第四兩輸入 與非門221，第四兩輸入或非門222，第七反相器224以及第八反相器225。其中第三兩輸入或非門220的輸入端分別與控制信號譯碼電路的第四輸出端和 第五輸出端相連，第三兩輸入或非門220的輸出端與第四兩輸入與非門221的輸入端相連； 第四兩輸入與非門221的另一輸入端與第七反相器224的輸出端相連；第四兩輸入與非門 221的輸出端與第四兩輸入或非門222的輸入端相連，第四兩輸入或非門222的另一輸入 端與控制信號譯碼電路的第六輸出端相連；第四兩輸入或非門222的輸出端與第三D型觸 發(fā)器223的數(shù)據(jù)輸入端相連；第三D型觸發(fā)器223的正相輸出端與第七反相器224的輸入 端相連；第七反相器224的輸出端除與第四輸入與非門的一輸入端相連外還與第八反相器 225的輸入端相連，第八反相器225的輸出端為輸出控制電路的輸出端。并且，如圖4所示，所述控制信號譯碼電路包括第一二路選擇器MUX0、第二二路選 擇器MUX1、第三二路選擇器MUX2、第四二路選擇器MUX3、第五二路選擇器MUX4、以及第六二 路選擇器MUX5。圖4中，第一二路選擇器MUXO的兩個輸入信號端分別與第一觸發(fā)器電路LDDFFO 的正相輸出端QO和反相輸出端QOb相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號的最低位 相連N0，輸出端為控制信號譯碼電路的第一輸出端InO。第二二路選擇器MUXl的兩個輸入信號端分別與第二觸發(fā)器電路LDDFFl的正相輸 出端QI和反相輸出端Qib相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號的中間位m相連， 輸出端作為控制信號譯碼電路的第二輸出端Inl。第三二路選擇器MUX2的兩個輸入信號端分別與第三觸發(fā)器電路LDDFF2的正相輸 出端Q2和反相輸出端Q2b相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號的最高位N2相連， 輸出端作為控制信號譯碼電路的第三輸出端In2。第四二路選擇器MUX3的兩個輸入信號端分別與第一觸發(fā)器電路LDDFFO的正相輸 出端QO和反相輸出端QOb相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號的中間位m相連， 輸出端作為控制信號譯碼電路的第四輸出端In3。第五二路選擇器MUX4的兩個輸入信號端分別與第二觸發(fā)器電路LDDFFl的正相輸 出端Ql和反相輸出端Qlb相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號控制端的最高位Ν2 相連，輸出端作為控制信號譯碼電路的第五輸出端Ιη4。第六二路選擇器MUX5的兩個輸入信號端分別與第三觸發(fā)器電路LDDFF2的正相輸 出端Q2和反相輸出端Q2b相連，控制端輸入信號接地(輸入邏輯“0”)，輸出端作為控制信 號譯碼電路的第六輸出端In5。并且，其中第四D型觸發(fā)器205的數(shù)據(jù)輸入端輸入邏輯值‘1’，其時鐘輸入端接內(nèi) 部復(fù)位電路288的輸出端Loadl，其端口 Rb連接至內(nèi)部復(fù)位電路288的輸出端Load2，其輸 出端OUT作為分頻器的輸出端。其中，第二 D型觸發(fā)器217、第三D型觸發(fā)器223、和第四D型觸發(fā)器205的端口 Rb 表示置零端。并且，示出了分頻器的附圖3中的“RB”表示整個分頻器的置零輸入端。在實(shí) 際應(yīng)用中，一般在利用電路工作之前，先通過置零輸入端RB輸入一個清零信號，然后再進(jìn)
8行分頻；其中，清零的目的是為了讓電路中的觸發(fā)器的輸出狀態(tài)都保持在零，以避免出現(xiàn)不 定態(tài)導(dǎo)致電路在特定狀態(tài)下出現(xiàn)問題。舉例說來，圖5是選定分頻數(shù)為M = 6(6的二進(jìn)制表示為“ 110”)的情況下圖3所 示的可編程分頻器電路的工作時序示意圖。在分頻數(shù)為M = 6的情況下，與分頻數(shù)對應(yīng)的 三位兩進(jìn)制數(shù)字信號的最低位相連NO、中間位m以及最高位N2分別為‘0’、‘1’、‘1’。并 且，從圖5的時序圖可以看出，輸入頻率除以所述三位兩進(jìn)制數(shù)字信號加一之和(即，6+1 = 7)，以生成輸出頻率，并且圖5的時序圖表明所得到的結(jié)果實(shí)現(xiàn)了 3/7的占空比。對于本領(lǐng)域技術(shù)人員來說明顯的是，可在不脫離本發(fā)明的范圍的情況下對本發(fā)明 進(jìn)行各種改變和變形。所描述的實(shí)施例僅用于說明本發(fā)明，而不是限制本發(fā)明；本發(fā)明并不 限于所述實(shí)施例，而是僅由所附權(quán)利要求限定。
權(quán)利要求
一種觸發(fā)器電路，其特征在于，包括第一兩輸入與非門、第二兩輸入與非門、第一反相器、第二反相器、第三反相器、以及第一D型觸發(fā)器；其中所述觸發(fā)器電路的設(shè)置端與負(fù)載端分別連接至所述第一兩輸入與非門的兩個輸入端，所述觸發(fā)器電路的設(shè)置端連接至所述第二反相器的輸入端，所述第二反相器的輸出端與負(fù)載端分別連接至所述第二兩輸入與非門的兩個輸入端；所述第一兩輸入與非門的輸出端連接至所述第一反相器的輸入端，所述第二兩輸入與非門的輸出端連接至所述第三反相器的輸入端，所述第一反相器的輸出端連接至所述第一D型觸發(fā)器的零位有效設(shè)置端，所述第三反相器的輸出端連接至所述第一D型觸發(fā)器的零位有效置零端。
2.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其特征在于，其中，第一D型觸發(fā)器的數(shù)據(jù)控制 端為所述觸發(fā)器電路的數(shù)據(jù)控制端，所述第一 D型觸發(fā)器的時鐘信號輸入端為所述觸發(fā)器 電路的時鐘信號輸入端，所述第一 D型觸發(fā)器的正相輸出端為所述觸發(fā)器電路的正相輸出 端，所述第一 D型觸發(fā)器的反相輸出端為所述觸發(fā)器電路的反相輸出端。
3.一種分頻器，其特征在于，包括內(nèi)部復(fù)位電路、輸出信號控制電路、控制信號譯碼 電路以及第四D型觸發(fā)器、以及級聯(lián)的根據(jù)權(quán)利要求2所述的第一觸發(fā)器電路、第二觸發(fā)器 電路以及第三觸發(fā)器電路。
4.根據(jù)權(quán)利要求3所述的分頻器，其特征在于，其中，第一觸發(fā)器電路、第二觸發(fā)器電 路以及第三觸發(fā)器電路依次級聯(lián)，并且第一觸發(fā)器電路的負(fù)載端、第二觸發(fā)器電路的負(fù)載 端以及第三觸發(fā)器電路的負(fù)載端與內(nèi)部復(fù)位電路的輸出端相連，內(nèi)部復(fù)位電路的輸出端連 接至第四D型觸發(fā)器，并且輸出信號控制電路連接至第四D型觸發(fā)器、控制信號譯碼電路連 接至內(nèi)部復(fù)位電路以及輸出信號控制電路204。
5.根據(jù)權(quán)利要求3所述的分頻器，其特征在于，其中，第一觸發(fā)器電路的正相輸出端連 接至第二觸發(fā)器電路的時鐘信號輸入端，第一觸發(fā)器電路的時鐘信號輸入端連接至?xí)r鐘輸 入端，第二觸發(fā)器電路的正相輸出端連接至第三觸發(fā)器電路的時鐘信號輸入端；第一觸發(fā) 器電路的反相輸出端、第二觸發(fā)器電路的反相輸出端、以及第三觸發(fā)器電路的反相輸出端 分別連接到各自的數(shù)據(jù)輸入端；并且三位兩進(jìn)制數(shù)字信號的最高位至最低位依次連接到第 一觸發(fā)器電路的設(shè)置端、第二觸發(fā)器電路的設(shè)置端以及第三觸發(fā)器電路的設(shè)置端；第一觸 發(fā)器電路的負(fù)載端、第二觸發(fā)器電路的負(fù)載端以及第三觸發(fā)器電路的負(fù)載端與內(nèi)部復(fù)位電 路的輸出端相連。
6.根據(jù)權(quán)利要求4所述的分頻器，其特征在于，其中，所述分頻器通過利用輸入頻率除 以所述三位兩進(jìn)制數(shù)字信號加一之和，以生成輸出頻率，其中，所述三位兩進(jìn)制數(shù)字信號大 于等于1且小于8。
7.根據(jù)權(quán)利要求3或4所述的分頻器，其特征在于，其中，所述的內(nèi)部復(fù)位電路包括 第二 D型觸發(fā)器，第一兩輸入或非門，第三兩輸入與非門，第二兩輸入或非門，第四反相器， 第五反相器，第六反相器；其中第一兩輸入或非門的輸入端分別與控制信號譯碼電路的第一輸出端和第二輸出端相 連；第一兩輸入或非門的輸出端與第三兩輸入與非門的輸入端相連，第三兩輸入與非門的 另一輸入端與第五反相器的輸出端相連；第三兩輸入與非門的輸出端與第二兩輸入或非門的輸入端相連，第二兩輸入或非門的另一輸入端與第四反相器的輸出端相連，第四反相器 的輸入端與控制信號譯碼電路的第三輸出端相連；第二兩輸入或非門的輸出端與第二 D型 觸發(fā)器的數(shù)據(jù)輸入端相連；第二 D型觸發(fā)器的正相輸出端與第五反相器的輸入端相連；第 五反相器的輸出端除與第三輸入與非門的一輸入端相連外還與第六反相器的輸入端相連， 第六反相器的輸出端為內(nèi)部復(fù)位電路的輸出端。
8.根據(jù)權(quán)利要求3或4所述的分頻器，其特征在于，其中，所述的輸出控制電路包括 第三D型觸發(fā)器，第三兩輸入或非門，第四兩輸入與非門，第四兩輸入或非門，第七反相器， 第八反相器；其中第三兩輸入或非門的輸入端分別與控制信號譯碼電路的第四輸出端和第五輸出端相 連，第三兩輸入或非門的輸出端與第四兩輸入與非門的輸入端相連；第四兩輸入與非門的 另一輸入端與第七反相器的輸出端相連；第四兩輸入與非門的輸出端與第四兩輸入或非門 的輸入端相連，第四兩輸入或非門的另一輸入端與控制信號譯碼電路的一個輸出端相連； 第四兩輸入或非門的輸出端與第三D型觸發(fā)器的數(shù)據(jù)輸入端相連；第三D型觸發(fā)器的正相 輸出端與第七反相器的輸入端相連；第七反相器的輸出端除與第四輸入與非門的一輸入端 相連外還與第八反相器的輸入端相連，第八反相器的輸出端為輸出控制電路的輸出端。
9.根據(jù)權(quán)利要求3或4所述的分頻器，其特征在于，其中，所述控制信號譯碼電路包括 第一二路選擇器、第二二路選擇器、第三二路選擇器、第四二路選擇器、第五二路選擇器、以 及第六二路選擇器；其中第一二路選擇器的兩個輸入信號端分別與第一觸發(fā)器電路的正相輸出端和反相輸出 端相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號的最低位相連，輸出端為控制信號譯碼電 路的第一輸出端；第二二路選擇器的兩個輸入信號端分別與第二觸發(fā)器電路的正相輸出端和反相輸出 端相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號的中間位相連，輸出端作為控制信號譯碼 電路的第二輸出端；第三二路選擇器的兩個輸入信號端分別與第三觸發(fā)器電路的正相輸出端和反相輸出 端相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號的最高位相連，輸出端作為控制信號譯碼 電路的第三輸出端；第四二路選擇器的兩個輸入信號端分別與第一觸發(fā)器電路的正相輸出端和反相輸出 端相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號的中間位相連，輸出端作為控制信號譯碼 電路的第四輸出端；第五二路選擇器的兩個輸入信號端分別與第二觸發(fā)器電路的正相輸出端和反相輸出 端相連，控制端輸入信號與三位兩進(jìn)制數(shù)字信號控制端的最高位相連，輸出端作為控制信 號譯碼電路的第五輸出端；第六二路選擇器的兩個輸入信號端分別與第三觸發(fā)器電路的正相輸出端和反相輸出 端相連，控制端輸入信號接地，輸出端作為控制信號譯碼電路的第六輸出端。
全文摘要
本發(fā)明提供了一種觸發(fā)器電路以及分頻器。該觸發(fā)器電路包括第一兩輸入與非門、第二兩輸入與非門、第一反相器、第二反相器、第三反相器、以及第一D型觸發(fā)器；其中所述觸發(fā)器電路的設(shè)置端與負(fù)載端分別連接至所述第一兩輸入與非門的兩個輸入端，所述觸發(fā)器電路的設(shè)置端連接至所述第二反相器的輸入端，所述第二反相器的輸出端與負(fù)載端分別連接至所述第二兩輸入與非門的兩個輸入端；所述第一兩輸入與非門的輸出端連接至所述第一反相器的輸入端，所述第二兩輸入與非門的輸出端連接至所述第三反相器的輸入端，所述第一反相器的輸出端連接至所述第一D型觸發(fā)器的零位有效設(shè)置端，所述第三反相器的輸出端連接至所述第一D型觸發(fā)器的零位有效置零端。
文檔編號H03L7/18GK101977040SQ20101053528
公開日2011年2月16日 申請日期2010年11月8日 優(yōu)先權(quán)日2010年11月8日
發(fā)明者任錚, 周偉, 唐逸, 胡少堅(jiān) 申請人:上海集成電路研發(fā)中心有限公司