專利名稱：電荷耦合流水線模數(shù)轉(zhuǎn)換器的共模誤差校準(zhǔn)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種流水線模數(shù)轉(zhuǎn)換器的非理想特性的校準(zhǔn)實(shí)現(xiàn)電路，尤其涉及一種 電荷耦合流水線模數(shù)轉(zhuǎn)換器中共模誤差的校準(zhǔn)電路。
背景技術(shù)：
隨著數(shù)字信號(hào)處理技術(shù)的不斷發(fā)展，電子系統(tǒng)的數(shù)字化和集成化是必然趨勢(shì)。然 而現(xiàn)實(shí)中的信號(hào)大都是連續(xù)變化的模擬量，需經(jīng)過(guò)模數(shù)轉(zhuǎn)換變成數(shù)字信號(hào)方可輸入到數(shù)字 系統(tǒng)中進(jìn)行處理和控制，因而模數(shù)轉(zhuǎn)換器在未來(lái)的數(shù)字系統(tǒng)設(shè)計(jì)中是不可或缺的組成部 分。在寬帶通信、數(shù)字高清電視和雷達(dá)等應(yīng)用領(lǐng)域，系統(tǒng)要求模數(shù)轉(zhuǎn)換器同時(shí)具有非常高的 采樣速率和分辨率。這些應(yīng)用領(lǐng)域的便攜式終端產(chǎn)品對(duì)于模數(shù)轉(zhuǎn)換器的要求不僅要高采樣 速率和高分辨率，其功耗還應(yīng)該最小化。目前，能夠同時(shí)實(shí)現(xiàn)高采樣速率和高分辨率的模數(shù)轉(zhuǎn)換器結(jié)構(gòu)為流水線結(jié)構(gòu)模數(shù) 轉(zhuǎn)換器。流水線結(jié)構(gòu)是一種多級(jí)的轉(zhuǎn)換結(jié)構(gòu)，每一級(jí)使用低精度的基本結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器， 輸入信號(hào)經(jīng)過(guò)逐級(jí)的處理，最后由每級(jí)的結(jié)果組合生成高精度的輸出。其基本思想就是把 總體上要求的轉(zhuǎn)換精度平均分配到每一級(jí)，每一級(jí)的轉(zhuǎn)換結(jié)果合并在一起可以得到最終的 轉(zhuǎn)換結(jié)果。由于流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器可以在速度、功耗和芯片面積上實(shí)現(xiàn)最好的折中，因 此在實(shí)現(xiàn)較高精度的模數(shù)轉(zhuǎn)換時(shí)仍然能保持較高的速度和較低的功耗?，F(xiàn)有比較成熟的實(shí)現(xiàn)流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器的方式是基于開(kāi)關(guān)電容技術(shù)的流水 線結(jié)構(gòu)?；谠摷夹g(shù)的流水線模數(shù)轉(zhuǎn)換器中采樣保持電路和各個(gè)子級(jí)電路的工作也都必須 使用高增益和寬帶寬的運(yùn)算放大器。模數(shù)轉(zhuǎn)換器的速度和處理精度取決于所使用高增益和 超寬帶寬的運(yùn)算放大器負(fù)反饋的建立速度和精度。因此該類流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器設(shè)計(jì)的 核心是所使用高增益和超寬帶寬的運(yùn)算放大器的設(shè)計(jì)。這些高增益和寬帶寬運(yùn)算放大器的 使用限制了開(kāi)關(guān)電容流水線模數(shù)轉(zhuǎn)換器的速度和精度，成為該類模數(shù)轉(zhuǎn)換器性能提高的主 要限制瓶頸，并且精度不變的情況下模數(shù)轉(zhuǎn)換器功耗水平隨速度的提高呈直線上升趨勢(shì)。 要降低基于開(kāi)關(guān)電容電路的流水線模數(shù)轉(zhuǎn)換器的功耗水平，最直接的方法就是減少或者消 去高增益和超寬帶寬的運(yùn)算放大器的使用。電荷耦合流水線模數(shù)轉(zhuǎn)換器就是一種不使用高增益和超寬帶寬的運(yùn)算放大器的 模數(shù)轉(zhuǎn)換器，該結(jié)構(gòu)模數(shù)轉(zhuǎn)換器具有低功耗特性同時(shí)又能實(shí)現(xiàn)高速度和高精度。電荷耦合 流水線模數(shù)轉(zhuǎn)換器采用電荷耦合信號(hào)處理技術(shù)。電路中，信號(hào)以電荷包的形式表示，電荷 包的大小代表不同大小的信號(hào)量，不同大小的電荷包在不同存儲(chǔ)節(jié)點(diǎn)間的存儲(chǔ)、傳輸、加/ 減、比較等處理實(shí)現(xiàn)信號(hào)處理功能。通過(guò)采用周期性的時(shí)鐘來(lái)驅(qū)動(dòng)控制不同大小的電荷包 在不同存儲(chǔ)節(jié)點(diǎn)間的信號(hào)處理便可以實(shí)現(xiàn)模數(shù)轉(zhuǎn)換功能。一個(gè)電荷耦合流水線模數(shù)轉(zhuǎn)換器通常包括以下模塊(1) 一個(gè)電荷耦合采樣保持 電路，其用于將模擬輸入電壓轉(zhuǎn)換成對(duì)應(yīng)大小成比例的電荷包，并將電荷包傳輸給第一級(jí) 子級(jí)電路；(2) η級(jí)基于電荷耦合信號(hào)處理技術(shù)的子級(jí)流水線電路，其用于對(duì)采樣得到的電 荷包進(jìn)行各種處理完成模數(shù)轉(zhuǎn)換和余量放大，并將每一個(gè)子級(jí)電路的輸出數(shù)字碼輸入到延時(shí)同步寄存器，且每一個(gè)子級(jí)電路輸出的電荷包進(jìn)入下一級(jí)重復(fù)上述過(guò)程；(3)最后一級(jí) (第n+1級(jí))電荷耦合子級(jí)流水線電路，其將第η級(jí)傳輸過(guò)來(lái)的電荷包重新轉(zhuǎn)換成電壓信 號(hào)，并進(jìn)行最后一級(jí)的模數(shù)轉(zhuǎn)換工作，并將本級(jí)電路的輸出數(shù)字碼輸入到延時(shí)同步寄存器， 該級(jí)電路只完成模數(shù)轉(zhuǎn)換，不進(jìn)行余量放大；(4)延時(shí)同步寄存器，其用于對(duì)每個(gè)子流水級(jí) 輸出的數(shù)字碼進(jìn)行延時(shí)對(duì)準(zhǔn)，并將對(duì)齊的數(shù)字碼輸入到數(shù)字校正模塊；(5)數(shù)字校正電路 模塊，其用于接收同步寄存器的輸出數(shù)字碼，將接收的數(shù)字碼進(jìn)行移位相加，以得到模數(shù)轉(zhuǎn) 換器數(shù)字輸出碼；(6)時(shí)鐘信號(hào)產(chǎn)生電路，其用于提供前述所有電路模塊工作需要的時(shí)鐘 信號(hào)；(7)基準(zhǔn)信號(hào)產(chǎn)生電路，其用于提供前述所有電路模塊工作需要的基準(zhǔn)信號(hào)和偏置 信號(hào)。圖1所示即為典型全差分結(jié)構(gòu)實(shí)現(xiàn)的1. 5bit/級(jí)電荷耦合子級(jí)流水線電路原理 圖。圖1中電路由全差分的信號(hào)處理通道IOp和IOn構(gòu)成，整個(gè)電路包括2個(gè)本級(jí)電荷傳 輸控制開(kāi)關(guān)Ilp和lln、2個(gè)電荷存儲(chǔ)節(jié)點(diǎn)14p和14n、6個(gè)連接到電荷存儲(chǔ)節(jié)點(diǎn)的電荷存儲(chǔ) 電容、2個(gè)比較器，2個(gè)受比較器輸出結(jié)果控制的基準(zhǔn)電荷選擇電路13p和13η，2個(gè)連接到 本級(jí)電荷存儲(chǔ)節(jié)點(diǎn)的下一級(jí)子級(jí)電路的電荷傳輸控制開(kāi)關(guān)12ρ和12η。電路正常工作時(shí)，前 級(jí)差分電荷包首先通過(guò)IlP和Iln傳輸并存儲(chǔ)在本級(jí)電荷存儲(chǔ)節(jié)點(diǎn)14ρ和14η，比較器對(duì)差 分電荷包輸入所引起的節(jié)點(diǎn)14ρ和14η之間的電壓差變化量與基準(zhǔn)信號(hào)Vrp和Vrn進(jìn)行比 較，得到本級(jí)2位量化輸出數(shù)字碼DlDO ；數(shù)字輸出碼DlDO將輸出到延時(shí)同步寄存器，同時(shí) DlDO還將會(huì)控制本級(jí)的基準(zhǔn)信號(hào)選擇電路Ilp和13η，使它們分別產(chǎn)生一對(duì)互補(bǔ)的基準(zhǔn)信 號(hào)分別控制本級(jí)正負(fù)端電荷加減電容底板，對(duì)由前級(jí)傳輸?shù)奖炯?jí)的差分電荷包進(jìn)行相應(yīng)大 小的加減處理，得到本級(jí)差分余量電荷包；最后，電路完成本級(jí)差分余量電荷包由本級(jí)向下 一級(jí)傳輸，復(fù)位信號(hào)Vset對(duì)本級(jí)差分電荷存儲(chǔ)節(jié)點(diǎn)14ρ和14η進(jìn)行復(fù)位，完成1. 5bit/級(jí) 電荷耦合流水線子級(jí)電路一個(gè)完整時(shí)鐘周期的工作。在電荷耦合流水線模數(shù)轉(zhuǎn)換器中，電荷耦合采樣保持電路采樣得到的電荷包將會(huì) 送到后續(xù)各級(jí)電荷耦合子級(jí)流水線電路中進(jìn)行逐級(jí)比較量化處理。對(duì)于采用全差分結(jié)構(gòu)實(shí) 現(xiàn)的電荷耦合流水線模數(shù)轉(zhuǎn)換器來(lái)說(shuō)，信號(hào)處理在兩個(gè)信號(hào)狀態(tài)以共模信號(hào)為中心互補(bǔ)對(duì) 稱的正、負(fù)信號(hào)處理通路上同步進(jìn)行，最后以兩個(gè)信號(hào)通道處理結(jié)果的差值作為最終處理 結(jié)果。輸入電壓信號(hào)首先轉(zhuǎn)換為全差分形式的兩個(gè)電荷包，分別供后續(xù)各級(jí)全差分電荷耦 合子級(jí)流水線電路量化處理，最后得到量化輸出結(jié)果。上述電荷耦合流水線模數(shù)轉(zhuǎn)換器中，后續(xù)各級(jí)電荷耦合子級(jí)流水線電路對(duì)輸入電 荷包進(jìn)行處理時(shí)其共模電荷包大小一般保持相等不變。在現(xiàn)有的CMOS工藝條件下，由于工 藝波動(dòng)隨機(jī)性以及其他各類非理性因素的存在，所實(shí)現(xiàn)的各級(jí)電荷耦合子級(jí)流水線電路的 共模電荷大小不能嚴(yán)格相等，而是存在一定的共模誤差。對(duì)于精度在10位以下的電荷耦合 流水線模數(shù)轉(zhuǎn)換器來(lái)說(shuō)，現(xiàn)有CMOS工藝的工藝波動(dòng)帶來(lái)的共模誤差可以忽略不計(jì)。對(duì)于精 度達(dá)10位以上的電荷耦合流水線模數(shù)轉(zhuǎn)換器，現(xiàn)有工藝條件帶來(lái)的共模誤差將不能忽略。 假設(shè)前一級(jí)電荷耦合子級(jí)流水線電路處理得到的余量電荷包向下一級(jí)電荷耦合子級(jí)流水 線電路傳輸時(shí)，兩級(jí)電荷耦合子級(jí)流水線電路的共模電荷間存在一個(gè)△ Qcm的差值，那么 電荷傳輸節(jié)點(diǎn)之間在開(kāi)始電荷傳輸時(shí)所存在的初始電勢(shì)差就會(huì)出現(xiàn)相應(yīng)的變化，而該電勢(shì) 差的變化會(huì)影響電荷包的傳輸效率和傳輸速度，從而引起電荷傳輸誤差。因此要實(shí)現(xiàn)精度 10位以上的全差分結(jié)構(gòu)高精度電荷耦合流水線模數(shù)轉(zhuǎn)換器，必須提供一種對(duì)其正、負(fù)信號(hào)處理通路中共模誤差進(jìn)行校準(zhǔn)的電路，以克服各種非理想特性所帶來(lái)的共模誤差對(duì)電荷耦 合流水線模數(shù)轉(zhuǎn)換器動(dòng)態(tài)性能的限制。

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種共模誤差校準(zhǔn)電路，用于 對(duì)全差分結(jié)構(gòu)電荷耦合流水線模數(shù)轉(zhuǎn)換器中共模誤差進(jìn)行校準(zhǔn)。按照本發(fā)明提供的技術(shù)方案，所述電荷耦合流水線模數(shù)轉(zhuǎn)換器的共模誤差校準(zhǔn)電 路包括開(kāi)關(guān)選擇陣列模塊，用于選擇輸出需檢測(cè)的共模信號(hào)和參考共模信號(hào)；誤差量化模塊，用于將所述需檢測(cè)共模信號(hào)和參考共模信號(hào)進(jìn)行比較量化并得到 量化碼；寄存器及控制器模塊，用于控制整個(gè)校準(zhǔn)電路的工作，提供所述開(kāi)關(guān)選擇陣列模 塊工作所需要的控制碼，并對(duì)所述量化碼進(jìn)行處理產(chǎn)生誤差糾正模塊工作所需要的糾錯(cuò) 碼；誤差糾正模塊，用于根據(jù)所述糾錯(cuò)碼對(duì)電荷耦合流水線模數(shù)轉(zhuǎn)換器進(jìn)行共模校 準(zhǔn)；所述寄存器及控制器模塊包括一個(gè)控制器和一個(gè)寄存器陣列，其中寄存器陣列由 n+2組寄存器組成；控制器控制n+2組寄存器的工作存儲(chǔ)狀態(tài)，控制各組寄存器根據(jù)輸入的 量化碼產(chǎn)生糾錯(cuò)碼，并不斷產(chǎn)生用于開(kāi)關(guān)選擇陣列模塊工作所需要的控制碼；n為電荷耦 合流水線模數(shù)轉(zhuǎn)換器中除最后一級(jí)電荷耦合子級(jí)流水線電路之外的電荷耦合子級(jí)流水線 電路的級(jí)數(shù)。所述開(kāi)關(guān)選擇陣列模塊包括1個(gè)對(duì)電荷耦合采樣保持電路共模信號(hào)進(jìn)行檢測(cè)的 開(kāi)關(guān)單元電路、n+1個(gè)對(duì)各級(jí)電荷耦合子級(jí)流水線電路共模信號(hào)進(jìn)行檢測(cè)的開(kāi)關(guān)單元電路 和1個(gè)對(duì)參考共模信號(hào)進(jìn)行選擇的開(kāi)關(guān)電路；其中，n+2個(gè)開(kāi)關(guān)單元電路的電路結(jié)構(gòu)相同， 輸入端均連接到對(duì)應(yīng)所要檢測(cè)子模塊電路中的差分電荷存儲(chǔ)節(jié)點(diǎn)，即第零開(kāi)關(guān)單元對(duì)電荷 耦合采樣保持電路的共模信號(hào)進(jìn)行檢測(cè)，第i開(kāi)關(guān)單元對(duì)第i級(jí)電荷耦合子級(jí)流水線電路 的共模信號(hào)進(jìn)行檢測(cè)，0 < i < n+1，第n+1開(kāi)關(guān)單元對(duì)最后一級(jí)電荷耦合子級(jí)流水線電路 的共模信號(hào)進(jìn)行檢測(cè)；所述n+2個(gè)開(kāi)關(guān)單元電路的輸出端均連接到誤差量化模塊的需檢測(cè) 共模信號(hào)輸入端；所述1個(gè)對(duì)參考共模信號(hào)進(jìn)行選擇的開(kāi)關(guān)電路的輸入端連接到輸入共模 基準(zhǔn)信號(hào)，輸出端連接到誤差量化模塊的參考共模信號(hào)輸入端；所述輸入共?；鶞?zhǔn)信號(hào)為 電荷耦合流水線模數(shù)轉(zhuǎn)換器中基準(zhǔn)信號(hào)產(chǎn)生電路所產(chǎn)生的共模參考輸出信號(hào)。所述開(kāi)關(guān)選擇陣列模塊中對(duì)輸入信號(hào)的采樣和對(duì)采樣得到的共模信號(hào)的輸出均 采用源跟隨器電路以消除電荷存儲(chǔ)節(jié)點(diǎn)上所存儲(chǔ)的電荷發(fā)生電荷分享作用。所述誤差量化模塊的輸出量化碼的格式采用一位串行或多位并行格式。所述誤差量化模塊的輸出量化碼的格式采用一位串行格式時(shí)，所使用的對(duì)目標(biāo)校 準(zhǔn)電路的共模誤差校準(zhǔn)算法為逐次逼近算法。所述誤差糾正模塊對(duì)電荷耦合采樣保持電路和各級(jí)電荷耦合子級(jí)流水線電路中 共模電荷大小進(jìn)行補(bǔ)償?shù)姆椒楸３指麟娐分须姾纱鎯?chǔ)節(jié)點(diǎn)的存儲(chǔ)電容不變而調(diào)整電荷 存儲(chǔ)節(jié)點(diǎn)上的電壓。
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本發(fā)明還提出一種共模誤差校準(zhǔn)方法，所述方法校準(zhǔn)次序?yàn)槭紫葘?duì)電荷耦合采 樣保持電路進(jìn)行校準(zhǔn)，其次對(duì)第一級(jí)電荷耦合子級(jí)流水線電路進(jìn)行校準(zhǔn)，再次對(duì)第二級(jí)電 荷耦合子級(jí)流水線電路進(jìn)行校準(zhǔn)，后續(xù)各級(jí)電荷耦合子級(jí)流水線電路采用相同的方式，在 前級(jí)電路校準(zhǔn)完成之后再開(kāi)始后級(jí)電路的校準(zhǔn)工作。本發(fā)明實(shí)施方案的優(yōu)點(diǎn)是能夠自動(dòng)檢測(cè)全差分結(jié)構(gòu)電荷耦合流水線模數(shù)轉(zhuǎn)換器 中共模誤差，并對(duì)該共模誤差進(jìn)行校準(zhǔn)，將該共模誤差的影響控制在模數(shù)轉(zhuǎn)換器的最低分 辨率要求以內(nèi)，以克服工藝波動(dòng)帶來(lái)的共模誤差對(duì)現(xiàn)有電荷耦合流水線模數(shù)轉(zhuǎn)換器的精度 限制的問(wèn)題，進(jìn)一步提高現(xiàn)有電荷耦合流水線模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換精度。


圖1為典型1. 5bit/級(jí)電荷耦合子級(jí)流水線電路原理圖；圖2為本發(fā)明共模誤差校準(zhǔn)電路的結(jié)構(gòu)框圖；圖3為細(xì)化了的本發(fā)明共模誤差校準(zhǔn)電路的結(jié)構(gòu)框圖；圖4為本發(fā)明開(kāi)關(guān)選擇陣列模塊電路原理框圖；圖5為本發(fā)明中共模信號(hào)檢測(cè)選擇開(kāi)關(guān)單元電路圖；圖6為本發(fā)明中參考共模信號(hào)選擇開(kāi)關(guān)單元電路圖；圖7為本發(fā)明寄存器及控制器模塊結(jié)構(gòu)框圖；圖8為本發(fā)明誤差糾正模塊電路結(jié)構(gòu)；圖9為本發(fā)明誤差糾正單元電路結(jié)構(gòu)原理圖；圖10為本發(fā)明在1. 5bit/級(jí)電荷耦合子級(jí)流水線電路中的應(yīng)用示意圖。
具體實(shí)施例方式下面將結(jié)合附圖對(duì)本發(fā)明優(yōu)選實(shí)施例進(jìn)行詳細(xì)說(shuō)明。如圖2所示，本發(fā)明對(duì)全差分結(jié)構(gòu)電荷耦合流水線模數(shù)轉(zhuǎn)換器中共模誤差進(jìn)行校 準(zhǔn)的電路結(jié)構(gòu)包括開(kāi)關(guān)選擇陣列模塊21、誤差量化模塊22、誤差糾正模塊23和寄存器及 控制器模塊24。其中，開(kāi)關(guān)選擇陣列模塊21用于根據(jù)控制碼選擇輸出需檢測(cè)的共模信號(hào)和 參考共模信號(hào)；誤差量化模塊22用于將開(kāi)關(guān)選擇陣列模塊21輸出的待檢測(cè)共模信號(hào)和基 準(zhǔn)共模信號(hào)進(jìn)行比較量化；控制器模塊24作用在于控制整個(gè)校準(zhǔn)電路的工作，提供開(kāi)關(guān)選 擇陣列模塊21工作所需要的控制碼，并對(duì)誤差量化模塊22輸出的量化碼進(jìn)行處理產(chǎn)生誤 差糾正模塊23工作所需要的糾錯(cuò)碼；誤差糾正模塊23作用在于根據(jù)控制器模塊提供的糾 錯(cuò)碼對(duì)全差分結(jié)構(gòu)電荷耦合流水線模數(shù)轉(zhuǎn)換器中電荷耦合采樣保持電路和各電荷耦合子 級(jí)流水線電路進(jìn)行共模糾正。圖2所示電路的工作原理為電路首先由寄存器及控制器模塊發(fā)出校準(zhǔn)模式開(kāi)始 信號(hào)，整個(gè)共模誤差校準(zhǔn)電路開(kāi)始工作；電荷耦合流水線模數(shù)轉(zhuǎn)換器輸入一個(gè)校準(zhǔn)基準(zhǔn)信 號(hào)，并且該校準(zhǔn)基準(zhǔn)信號(hào)在整個(gè)校準(zhǔn)過(guò)程中均保持不變；開(kāi)關(guān)選擇陣列模塊21根據(jù)寄存器 及控制器模塊24提供的控制碼選擇輸出模數(shù)轉(zhuǎn)換器中所要校準(zhǔn)子電路的共模信號(hào)和對(duì)應(yīng) 的基準(zhǔn)共模信號(hào)；誤差量化模塊22將接收到的所要檢測(cè)共模信號(hào)和對(duì)應(yīng)的基準(zhǔn)共模信號(hào) 進(jìn)行比較量化得到量化碼，并將量化碼輸出到寄存器及控制器模塊24 ；寄存器及控制器模 塊24對(duì)該量化碼進(jìn)行處理并產(chǎn)生誤差糾正模塊23工作所需要的糾錯(cuò)碼；誤差糾正模塊23根據(jù)寄存器及控制器模塊提供的糾錯(cuò)碼對(duì)全差分結(jié)構(gòu)電荷耦合流水線模數(shù)轉(zhuǎn)換器中電荷 耦合采樣保持電路和各電荷耦合子級(jí)流水線電路進(jìn)行校準(zhǔn)。上述校準(zhǔn)過(guò)程進(jìn)行時(shí)，電路首 先對(duì)電荷耦合采樣保持電路進(jìn)行校準(zhǔn)，其次對(duì)各級(jí)電荷耦合子級(jí)流水線電路由前向后逐級(jí) 校準(zhǔn)，當(dāng)完成最后一級(jí)電荷耦合子級(jí)流水線電路的共模校準(zhǔn)之后，整個(gè)共模校準(zhǔn)工作結(jié)束。圖3為細(xì)化了的本發(fā)明共模誤差校準(zhǔn)電路的結(jié)構(gòu)框圖。圖中給出的電荷耦合流水 線模數(shù)轉(zhuǎn)換器30包含了一個(gè)電荷耦合采樣保持電路300、3 (η = 3)級(jí)基于電荷耦合信號(hào)處 理技術(shù)的子級(jí)流水線電路301 303、最后一級(jí)(第η+1級(jí))電荷耦合子級(jí)流水線電路304。 開(kāi)關(guān)選擇陣列模塊31根據(jù)寄存器及控制器模塊34提供的控制碼Ctrl (η)依次選擇電荷耦 合采樣保持電路和各電荷耦合子級(jí)流水線電路的共模信號(hào)進(jìn)行輸出Vcm(η)，同時(shí)還根據(jù)控 制碼Ctrl (η)依次選擇輸出所檢測(cè)子電路對(duì)應(yīng)的基準(zhǔn)共模信號(hào)Vr (η)；誤差量化模塊32將 接收到的所要檢測(cè)子電路共模信號(hào)Vcm(n)和對(duì)應(yīng)的基準(zhǔn)共模信號(hào)Vr (η)之間的誤差量進(jìn) 行比較量化得到量化碼D (η)，并將量化碼D (η)輸出到寄存器及控制器模塊34 ；寄存器及控 制器模塊34對(duì)該量化碼D (η)進(jìn)行處理并產(chǎn)生誤差糾正模塊33工作所需要的糾錯(cuò)碼E (η)； 誤差糾正模塊33根據(jù)寄存器及控制器模塊提供的糾錯(cuò)碼E (η)對(duì)全差分結(jié)構(gòu)電荷耦合流水 線模數(shù)轉(zhuǎn)換器中電荷耦合采樣保持電路和各電荷耦合子級(jí)流水線電路進(jìn)行校準(zhǔn)。下面詳細(xì)說(shuō)明圖3中所示共模誤差校準(zhǔn)電路的工作原理。輸入校準(zhǔn)基準(zhǔn)信號(hào)進(jìn)入電荷耦合模數(shù)轉(zhuǎn)換器30后首先經(jīng)過(guò)電荷耦合采樣保持電 路300，其用于將輸入基準(zhǔn)電壓信號(hào)轉(zhuǎn)換成對(duì)應(yīng)大小成比例的電荷包QOp和QOn，并將該電 荷包傳輸給第一級(jí)電荷耦合子級(jí)流水線電路301 ；共模校準(zhǔn)電路先對(duì)電荷耦合采樣保持電 路300進(jìn)行共模校準(zhǔn)，開(kāi)關(guān)選擇陣列模塊31根據(jù)寄存器及控制器模塊34提供的控制碼 Ctrl (0)選擇電荷耦合采樣保持電路300的所產(chǎn)生電荷包QOp和QOn的共模信號(hào)作為輸 出Vcm(O)，同時(shí)開(kāi)關(guān)選擇陣列模塊31還根據(jù)控制碼Ctrl (0)選擇電荷耦合采樣保持電路 300所對(duì)應(yīng)的參考共模信號(hào)作為輸出Vr(O)；誤差量化模塊32將接收到的電荷耦合采樣保 持電路共模信號(hào)Vcm(O)和對(duì)應(yīng)的基準(zhǔn)共模信號(hào)Vr(O)之間的誤差量進(jìn)行比較量化得到量 化碼D(O)，并將量化碼D(O)輸出到寄存器及控制器模塊34 ；寄存器及控制器模塊34對(duì)該 量化碼D(O)進(jìn)行處理并產(chǎn)生誤差糾正模塊33工作所需要的糾錯(cuò)碼E(O)；誤差糾正模塊 33根據(jù)寄存器及控制器模塊提供的糾錯(cuò)碼E(O)對(duì)全差分結(jié)構(gòu)電荷耦合流水線模數(shù)轉(zhuǎn)換器 中電荷耦合采樣保持電路的共模信號(hào)進(jìn)行校準(zhǔn)；在完成對(duì)電荷耦合采樣保持電路的共模校 準(zhǔn)之后，寄存器及控制器模塊34將開(kāi)關(guān)選擇陣列模塊31所使用的控制碼Ctrl (0)改變?yōu)?Ctrl (1)，校準(zhǔn)電路開(kāi)始第一級(jí)電荷耦合子級(jí)流水線電路301的共模校準(zhǔn)工作。當(dāng)校準(zhǔn)電路開(kāi)始對(duì)第一級(jí)電荷耦合子級(jí)流水線電路301進(jìn)行共模校準(zhǔn)工作時(shí)，開(kāi) 關(guān)選擇陣列模塊31根據(jù)寄存器及控制器模塊34提供的控制碼Ctrl (1)選擇第一級(jí)電荷耦 合子級(jí)流水線電路301對(duì)QOp和QOn進(jìn)行處理所產(chǎn)生的余量電荷包Qlp和Qln的共模信號(hào) 作為輸出Vcm(I)，同時(shí)開(kāi)關(guān)選擇陣列模塊31還根據(jù)控制碼Ctrl (1)選擇電荷耦合采樣保 持電路301所對(duì)應(yīng)的參考共模信號(hào)作為輸出Vr(I)；誤差量化模塊32將接收到的第一級(jí)電 荷耦合子級(jí)流水線電路301的共模信號(hào)Vcm(I)和對(duì)應(yīng)的基準(zhǔn)共模信號(hào)Vr(I)之間的誤差 量進(jìn)行比較量化得到量化碼D(I)，并將量化碼D(I)輸出到寄存器及控制器模塊34 ；寄存器 及控制器模塊34對(duì)該量化碼D(I)進(jìn)行處理并產(chǎn)生誤差糾正模塊33工作所需要的糾錯(cuò)碼 E(I)；誤差糾正模塊33根據(jù)寄存器及控制器模塊提供的糾錯(cuò)碼E(I)對(duì)第一級(jí)電荷耦合子級(jí)流水線電路301的共模信號(hào)進(jìn)行校準(zhǔn)；在完成對(duì)第一級(jí)電荷耦合子級(jí)流水線電路301的 共模校準(zhǔn)之后，寄存器及控制器模塊34將開(kāi)關(guān)選擇陣列模塊31所使用的控制碼Ctrl (1) 改變?yōu)镃trl (2)，校準(zhǔn)電路開(kāi)始第二級(jí)電荷耦合子級(jí)流水線電路302的共模校準(zhǔn)工作。共模校準(zhǔn)電路對(duì)第二級(jí)電荷耦合子級(jí)流水線電路302進(jìn)行共模校準(zhǔn)的工作步驟 和對(duì)第一級(jí)電荷耦合子級(jí)流水線電路301進(jìn)行共模校準(zhǔn)的工作步驟完全相同；當(dāng)共模校準(zhǔn) 電路完成第二級(jí)電荷耦合子級(jí)流水線電路302的共模校準(zhǔn)工作以后，寄存器及控制器模塊 34將開(kāi)關(guān)選擇陣列模塊31所使用的控制碼Ctrl (2)改變?yōu)镃trl (3)，共模校準(zhǔn)電路開(kāi)始后 一級(jí)電荷耦合子級(jí)流水線電路的共模校準(zhǔn)工作；以此類推，當(dāng)共模校準(zhǔn)電路完成最后一級(jí) 電荷耦合子級(jí)流水線電路304的共模校準(zhǔn)工作以后，整個(gè)共模校準(zhǔn)工作完成。圖4所示為本發(fā)明開(kāi)關(guān)選擇陣列模塊電路原理框圖。開(kāi)關(guān)選擇陣列模塊41包含一 系列的對(duì)電荷耦合采樣保持電路和各級(jí)電荷耦合子級(jí)流水線電路共模信號(hào)進(jìn)行檢測(cè)的開(kāi) 關(guān)單元電路410、411、412、…、41n、41n+l和對(duì)參考共模信號(hào)Vr進(jìn)行選擇的開(kāi)關(guān)電路425。 其中，對(duì)電荷耦合采樣保持電路和各級(jí)電荷耦合子級(jí)流水線電路共模信號(hào)進(jìn)行檢測(cè)的開(kāi)關(guān) 單元電路410、411、412、…、41n、41n+l的電路結(jié)構(gòu)相同，并且它們的輸入端連接到對(duì)應(yīng)所 要檢測(cè)子模塊電路中的差分電荷存儲(chǔ)節(jié)點(diǎn)，開(kāi)關(guān)單元410對(duì)電荷耦合采樣保持電路400的 共模信號(hào)進(jìn)行檢測(cè)，開(kāi)關(guān)單元411對(duì)第一級(jí)電荷耦合子級(jí)流水線電路401的共模信號(hào)進(jìn)行 檢測(cè)，開(kāi)關(guān)單元412對(duì)第二級(jí)電荷耦合子級(jí)流水線電路402的共模信號(hào)進(jìn)行檢測(cè)，依次類 推，開(kāi)關(guān)單元41η對(duì)第η級(jí)電荷耦合子級(jí)流水線電路403的共模信號(hào)進(jìn)行檢測(cè)，開(kāi)關(guān)單元 41η+1對(duì)最后一級(jí)電荷耦合子級(jí)流水線電路404的共模信號(hào)進(jìn)行檢測(cè)，開(kāi)關(guān)單元電路410、 411、412、…、41η、41η+1的輸出端連接到均連接到誤差量化模塊42的Vcm(η)信號(hào)輸入端， 在共模校準(zhǔn)過(guò)程中僅有一個(gè)開(kāi)關(guān)單元電路被選中輸出。開(kāi)關(guān)電路425的輸入端連接到Vr_ in，輸出端連接到到誤差量化模塊42的Vr (η)信號(hào)輸入端。Vr_in為由電荷耦合流水線模 數(shù)轉(zhuǎn)換器中基準(zhǔn)信號(hào)產(chǎn)生模塊產(chǎn)生的輸入到共模誤差校準(zhǔn)模塊20的共模參考信號(hào)。圖5為上述開(kāi)關(guān)選擇陣列模塊中用于對(duì)電荷耦合采樣保持電路和各級(jí)電荷耦合 子級(jí)流水線電路共模信號(hào)進(jìn)行檢測(cè)的開(kāi)關(guān)單元電路原理圖。電路基本結(jié)構(gòu)為開(kāi)關(guān)電容共模 檢測(cè)電路，時(shí)鐘cp和cpl為兩相不交疊時(shí)鐘。當(dāng)時(shí)鐘處于cpl相時(shí)，開(kāi)關(guān)單元電路對(duì)輸入 信號(hào)Vip/Vin進(jìn)行采樣，Vip/Vin信號(hào)被采樣到采樣電容54上；當(dāng)時(shí)鐘處于cp相時(shí)，存儲(chǔ) 在采樣電容54之上的采樣得到輸入信號(hào)Vip/Vin將會(huì)被迭加并輸出到Vcm (η)，得到輸入信 號(hào)Vip/Vin的共模信號(hào)。圖5所示電路中，由兩相不交疊時(shí)鐘cp和cpl所控制的開(kāi)關(guān)均為普通MOS開(kāi)關(guān)。對(duì) 輸入信號(hào)Vip/Vin的采樣和對(duì)采樣共模信號(hào)的輸出均采用了由時(shí)鐘控制的源跟隨器電路， 時(shí)鐘控制源跟隨器電路51和52分別用于對(duì)輸入信號(hào)Vip和Vin進(jìn)行采樣，共模信號(hào)的輸 出采用時(shí)鐘控制源跟隨器電路53作為輸出緩沖器。電路中對(duì)共模信號(hào)的檢測(cè)之所以采用 時(shí)鐘控制源跟隨器電路，是因?yàn)檩斎胄盘?hào)Vip/Vin將分別連接到所要檢測(cè)電荷耦合采樣保 持電路和各級(jí)電荷耦合子級(jí)流水線電路中的兩個(gè)差分互補(bǔ)電荷存儲(chǔ)節(jié)點(diǎn)。若采用普通MOS 采樣開(kāi)關(guān)管的源極或漏極連接到差分互補(bǔ)電荷存儲(chǔ)節(jié)點(diǎn)，則差分互補(bǔ)電荷存儲(chǔ)節(jié)點(diǎn)上所存 儲(chǔ)的電荷會(huì)通過(guò)MOS采樣開(kāi)關(guān)管的源極或漏極和電容54發(fā)生電荷分享作用，使差分互補(bǔ)電 荷存儲(chǔ)節(jié)點(diǎn)上所存儲(chǔ)的電荷會(huì)發(fā)生變化，從而使檢測(cè)得到的共模信號(hào)大小發(fā)生誤差；而采 用時(shí)鐘控制源跟隨器電路對(duì)信號(hào)進(jìn)行檢測(cè)，由于源跟隨器電路的輸入信號(hào)連接到MOS管的柵極，不存在電荷注入和泄放通道，因此不會(huì)使差分互補(bǔ)電荷存儲(chǔ)節(jié)點(diǎn)上所存儲(chǔ)的電荷會(huì) 發(fā)生變化，從而可以對(duì)共模信號(hào)實(shí)現(xiàn)準(zhǔn)確采樣。圖6為圖4所述開(kāi)關(guān)選擇陣列模塊中用于對(duì)參考共模信號(hào)進(jìn)行選擇的開(kāi)關(guān)單元電 路原理圖。開(kāi)關(guān)電路60在圖5中單元電路的基礎(chǔ)上增加了一個(gè)基準(zhǔn)信號(hào)選擇開(kāi)關(guān)陣列64。 電荷耦合流水線模數(shù)轉(zhuǎn)換器的基準(zhǔn)信號(hào)產(chǎn)生電路產(chǎn)生的基準(zhǔn)信號(hào)Vr_in首先經(jīng)基準(zhǔn)信號(hào) 選擇開(kāi)關(guān)陣列64進(jìn)行選擇，被選擇得到的參考共模信號(hào)被傳輸?shù)蕉它c(diǎn)65，V65即為輸入?yún)?考共模信號(hào)。電路對(duì)參考共模信號(hào)V65的處理過(guò)程與圖5中電路相同，受兩相不交疊時(shí)鐘 cp和cpl控制。當(dāng)時(shí)鐘處于cpl相時(shí)，開(kāi)關(guān)單元電路對(duì)輸入?yún)⒖脊材Ｐ盘?hào)V65進(jìn)行采樣，輸 入?yún)⒖脊材Ｐ盘?hào)V65被采樣到采樣電容66上；當(dāng)時(shí)鐘處于cp相時(shí)，存儲(chǔ)在采樣電容66之 上的采樣得到輸入?yún)⒖脊材Ｐ盘?hào)V65將會(huì)被迭加并輸出到Vr (η)，得到輸出參考共模信號(hào)。圖7為本發(fā)明寄存器及控制器模塊電路結(jié)構(gòu)框圖。整個(gè)寄存器及控制器模塊70 其內(nèi)部模塊包括一個(gè)控制器71和一個(gè)M位寄存器陣列，其中M位寄存器陣列由η+2組M位 寄存器(720、721、722、…、72η、72η+1)組成。控制器模塊71控制2+1組M位寄存器的工 作存儲(chǔ)狀態(tài)，控制各組M位寄存器根據(jù)輸入的量化碼D(n)產(chǎn)生糾錯(cuò)碼E(O) E(n+1)，并不 斷產(chǎn)生用于圖4中所示開(kāi)關(guān)選擇陣列模塊41工作所需要的控制碼Ctrl (η)?？刂破?1的 實(shí)現(xiàn)可以采用一個(gè)高性能狀態(tài)機(jī)實(shí)現(xiàn)，也可以采用一個(gè)嵌入式MCU控制。下面詳細(xì)說(shuō)明圖 7中所示電路工作情況。電路開(kāi)始共模校準(zhǔn)工作時(shí)，所有η+2組M位寄存器(720、721、722、···、72η、72η+1) 所輸出M位糾錯(cuò)碼E(O) Ε(η+1)均為初始糾錯(cuò)碼，即輸出均為初始值；控制器首先產(chǎn)生第 一組校準(zhǔn)控制碼Ctrl (0)用于對(duì)電荷耦合采樣保持電路進(jìn)行共模校準(zhǔn)，電荷耦合采樣保持 電路將根據(jù)初始糾錯(cuò)碼E(O)O產(chǎn)生共模誤差并被誤差量化電路32量化，誤差量化電路32 產(chǎn)生的量化碼D(O)被輸入到控制器71中，控制器71根據(jù)該量化碼D(O)產(chǎn)生第一組M位寄 存器720輸出所需要的M位新糾錯(cuò)碼E(O) 1，誤差糾正模塊33根據(jù)寄存器及控制器模塊提 供的M位新糾錯(cuò)碼E (0) 1對(duì)電荷耦合流水線模數(shù)轉(zhuǎn)換器中電荷耦合采樣保持電路的共模信 號(hào)進(jìn)行校準(zhǔn)，在完成對(duì)電荷耦合采樣保持電路的共模校準(zhǔn)之后，控制器模塊71將開(kāi)關(guān)選擇 陣列模塊31所使用的控制碼Ctrl (0)改變?yōu)镃trl (1)，開(kāi)始第一級(jí)電荷耦合子級(jí)流水線電 路的共模校準(zhǔn)工作，同時(shí)第一組M位寄存器720將保存輸出的M位新糾錯(cuò)碼E (0) 1，并保持 不變；第一級(jí)電荷耦合子級(jí)流水線電路將根據(jù)初始糾錯(cuò)碼E(I)O產(chǎn)生共模誤差并被誤差量 化電路32量化，誤差量化電路32產(chǎn)生的量化碼D (1)被輸入到控制器71中，控制器71根據(jù) 該量化碼D (1)產(chǎn)生第一組M位寄存器721輸出所需要的M位新糾錯(cuò)碼E (1) 1，誤差糾正模 塊33根據(jù)寄存器及控制器模塊提供的M位新糾錯(cuò)碼E(I) 1對(duì)電荷耦合流水線模數(shù)轉(zhuǎn)換器 中第一級(jí)電荷耦合子級(jí)流水線電路的共模信號(hào)進(jìn)行校準(zhǔn)，在完成對(duì)第一級(jí)電荷耦合子級(jí)流 水線電路的共模校準(zhǔn)之后，控制器模塊71將開(kāi)關(guān)選擇陣列模塊31所使用的控制碼Ctrl (1) 改變?yōu)镃trl (2)，開(kāi)始第二級(jí)電荷耦合子級(jí)流水線電路的共模校準(zhǔn)工作，同時(shí)第二組M位寄 存器721將保存輸出的M位新糾錯(cuò)碼E (1) 1，并保持不變；以此類推，當(dāng)控制器共模校準(zhǔn)電 路完成最后一級(jí)電荷耦合子級(jí)流水線電路的共模校準(zhǔn)工作以后，第η+2組M位寄存器72n+l 將保存輸出的M位新糾錯(cuò)碼E (η+1) 1，并保持不變；此時(shí)，控制器71將控制所有η+2組M位 寄存器(720、721、722、…、72η、72η+1)所輸出M位糾錯(cuò)碼保持不變，整個(gè)共模校準(zhǔn)工作完 成。
對(duì)于本發(fā)明共模誤差校準(zhǔn)電路，其中誤差量化模塊的輸出量化碼的設(shè)置可以是一 位串行或M(M> 1)位并行格式，M為寄存器的位數(shù)，其取值可以是大于1的任意整數(shù)。輸 出量化碼的位數(shù)和其內(nèi)部所使用的量化比較器的數(shù)目有關(guān)，若采用多位并行量化碼則需使 用多個(gè)高精度比較器；而采用單個(gè)高精度比較器要得到圖7中M位寄存器組輸出所需要的 M位糾錯(cuò)碼則需要連續(xù)比較M次，即一位串行輸出量化碼形式的共模校準(zhǔn)的速度要比M位輸 出量化碼形式慢M倍。而通常情況下，模數(shù)轉(zhuǎn)換器在處于校準(zhǔn)工作模式時(shí)，校準(zhǔn)所需要的時(shí) 間不是主要限制因素，校準(zhǔn)過(guò)程所要追求的目標(biāo)是在硬件開(kāi)銷最小的情況下精度最大化， 在相同的處理精度情況下硬件開(kāi)銷越小越好。因此誤差量化模塊采用一個(gè)高精度低失調(diào)電 壓的比較器電路便可以實(shí)現(xiàn)。由于誤差量化模塊采用一個(gè)比較器，其輸出量化碼采用一位串行數(shù)據(jù)格式，要得 到圖7中任一組N位寄存器輸出所需要的N位糾錯(cuò)碼則均需要連續(xù)比較N次，即對(duì)電荷耦 合采樣保持電路和各級(jí)電荷耦合子級(jí)流水線電路中任一子級(jí)電路的共模校準(zhǔn)工作均需要 運(yùn)行N個(gè)比較量化周期。假設(shè)電路開(kāi)始對(duì)第一級(jí)電荷耦合子級(jí)流水線電路進(jìn)行共模校準(zhǔn)， 而圖7中N位寄存器組輸出所需要的N位糾錯(cuò)碼的位數(shù)為8位，則對(duì)第一級(jí)電荷耦合子級(jí) 流水線電路進(jìn)行共模校準(zhǔn)過(guò)程中需要循環(huán)比較8次，以確定8位糾錯(cuò)碼。圖8所示為本發(fā)明中誤差糾正模塊電路結(jié)構(gòu)框圖。誤差糾正模塊800其內(nèi)部包括 n+2個(gè)共模糾錯(cuò)單元(80、81、82、…、8n、8n+l)，共模糾錯(cuò)單元的個(gè)數(shù)比電荷耦合模數(shù)轉(zhuǎn)換 器中電荷耦合子級(jí)流水線電路的級(jí)數(shù)多一個(gè)，即電荷耦合采樣保持電路加上電荷耦合子級(jí) 流水線電路的級(jí)數(shù)。n+2個(gè)共模糾錯(cuò)單元(80、81、82、…、8n、8n+l)分別根據(jù)移位及控制器 模塊提供的n+2組糾錯(cuò)碼(E(O)、E(I)、…、E(n)、E(n+l))產(chǎn)生用于各級(jí)電荷耦合子級(jí)流 水線電路的共模糾錯(cuò)信號(hào)。 在電荷耦合流水線模數(shù)轉(zhuǎn)換器中，信號(hào)電荷以電荷包大小的形式表示，而電荷包 大小可采用Q = C*V的形式具體實(shí)現(xiàn)，因此要實(shí)現(xiàn)對(duì)電路中的共模電荷進(jìn)行補(bǔ)償，可以通過(guò) 改變電路中電荷存儲(chǔ)節(jié)點(diǎn)的電壓V或者存儲(chǔ)電容C來(lái)實(shí)現(xiàn)。實(shí)際電路中，當(dāng)電路在工藝線 上被制造出來(lái)以后，電路的物理器件大小均為固定不變，要實(shí)現(xiàn)對(duì)電容C大小的線性調(diào)整 會(huì)相當(dāng)困難，而偏置電壓則可以通過(guò)外部信號(hào)進(jìn)行線性調(diào)整。因此，采用保持電容C不變， 而調(diào)整偏置基準(zhǔn)電壓V的方法相對(duì)更易于實(shí)現(xiàn)。假設(shè)要調(diào)整糾錯(cuò)的共模電荷大小為Δ Qcm，則需要在電荷存儲(chǔ)節(jié)點(diǎn)的電壓上提供 一個(gè)ΔΥ的糾錯(cuò)電壓量，AV滿足下式Δ V = Δ Qcm/C其中C 被糾錯(cuò)子電路中電荷存儲(chǔ)節(jié)點(diǎn)電容值；Δ V:需糾錯(cuò)的電壓值；AQcm:要調(diào)整糾錯(cuò)的共模電荷大小。圖9所示即為本發(fā)明中采用調(diào)整偏置基準(zhǔn)電壓V方式的輸入共模偏移誤差補(bǔ)償 單元電路原理圖。誤差補(bǔ)償單元電路90包括一個(gè)工作狀態(tài)控制開(kāi)關(guān)91，用于對(duì)基準(zhǔn)電壓 Vref進(jìn)行分壓的第一電阻920、第二電阻921和第三電阻922以及調(diào)整輸出電壓的N_bit DAC 93。當(dāng)模數(shù)轉(zhuǎn)換器進(jìn)入正常工作模式時(shí)，控制信號(hào)置0，工作狀態(tài)控制開(kāi)關(guān)91導(dǎo)通，第 一電阻920、第二電阻921和第三電阻922對(duì)基準(zhǔn)電壓Vref進(jìn)行分壓得到一個(gè)初始電壓輸出VrO，由圖7中移位及寄存器電路產(chǎn)生的N位糾錯(cuò)碼將會(huì)作為N-bit電流型DAC 93的控制 碼產(chǎn)生一個(gè)到地的糾錯(cuò)電流Ic，糾錯(cuò)電流Ic流經(jīng)第三電阻922到地，這樣就會(huì)在電阻922 上疊加一個(gè)Δν = IcXR922的電壓量，輸出到基準(zhǔn)信號(hào)輸出電路的電壓Vset = VrO+ΔV。 因此，只要控制N位糾錯(cuò)碼便可以實(shí)現(xiàn)改變輸出基準(zhǔn)電壓的目的。實(shí)際應(yīng)用時(shí)，上述共模補(bǔ)償單元電路實(shí)現(xiàn)采用分布式結(jié)構(gòu)，一般電荷耦合流水線 模數(shù)轉(zhuǎn)換器中所使用電荷耦合子級(jí)流水線電路數(shù)目可以達(dá)到十幾個(gè)，這樣對(duì)該模數(shù)轉(zhuǎn)換器 進(jìn)行共模補(bǔ)償所要使用的共模補(bǔ)償單元的數(shù)目就比較多。而共模補(bǔ)償單元電路的校準(zhǔn)精度 取決于其內(nèi)部N-bit電流型DAC的精度，顯然DAC位數(shù)越高其精度越高，同時(shí)功耗和面積也 越大。因此，共模補(bǔ)償模塊復(fù)雜度和補(bǔ)償精度取決于其內(nèi)部所使用共模補(bǔ)償單元電路的個(gè) 數(shù)和精度。實(shí)際應(yīng)用時(shí)只能根據(jù)具體需求適當(dāng)折衷。圖10為本發(fā)明在電荷耦合流水線模數(shù)轉(zhuǎn)換器中1. 5bit/級(jí)電荷耦合子級(jí)流水線 電路中的一種具體應(yīng)用。圖10中的典型全差分結(jié)構(gòu)實(shí)現(xiàn)的1. 5bit/級(jí)電荷耦合子級(jí)流水 線電路由全差分的信號(hào)處理通道IOOp和IOOn構(gòu)成，電路包括2個(gè)本級(jí)電荷傳輸控制開(kāi)關(guān) (IOlp和101η)、2個(gè)電荷存儲(chǔ)節(jié)點(diǎn)(104p和104η)、6個(gè)連接到電荷存儲(chǔ)節(jié)點(diǎn)的電荷存儲(chǔ)電 容、2個(gè)比較器，2個(gè)受比較器輸出結(jié)果控制的基準(zhǔn)電荷選擇電路(103ρ和103η)，2個(gè)連接 到本級(jí)電荷存儲(chǔ)節(jié)點(diǎn)的下一級(jí)子級(jí)電路的電荷傳輸控制開(kāi)關(guān)(102ρ和102η)。圖10所述 電路中輸入電荷包信號(hào)分別存儲(chǔ)在電荷存儲(chǔ)節(jié)點(diǎn)104ρ和104η上。要實(shí)現(xiàn)上述通過(guò)保持電 容C不變，而調(diào)整偏置基準(zhǔn)電壓V的方法實(shí)現(xiàn)對(duì)1. 5bit/級(jí)電荷耦合子級(jí)流水線電路中共 模電荷大小的調(diào)整，只要調(diào)整電荷存儲(chǔ)節(jié)點(diǎn)104p和104η上的一個(gè)共模偏置電壓信號(hào)即可 實(shí)現(xiàn)。圖10中采用的調(diào)整方式為對(duì)電荷存儲(chǔ)節(jié)點(diǎn)104ρ和104η上的復(fù)位電壓Vset進(jìn)行補(bǔ) 償。通過(guò)調(diào)整其他共模偏置電壓信號(hào)也可以實(shí)現(xiàn)同樣的功能，在此不再舉例。圖10所示應(yīng)用中，共模校準(zhǔn)電路中誤差量化模塊105輸出量化碼為1位數(shù)據(jù)串行 格式，寄存器及控制器模塊106輸出糾錯(cuò)碼數(shù)據(jù)格式為8位糾錯(cuò)碼。對(duì)1. 5bit/級(jí)電荷耦合 子級(jí)流水線電路的校準(zhǔn)工作開(kāi)始時(shí)，寄存器及控制器模塊106首先輸出控制碼選通所校準(zhǔn) 1. 5bit/級(jí)電荷耦合子級(jí)流水線電路對(duì)應(yīng)的開(kāi)關(guān)單元電路108，電荷存儲(chǔ)節(jié)點(diǎn)104p和104η 上的差分信號(hào)V104p和V104n以及所檢測(cè)1. 5bit/級(jí)電荷耦合子級(jí)流水線電路的參考共模 信號(hào)Vr in通過(guò)開(kāi)關(guān)單元電路108進(jìn)行檢測(cè)和傳輸?shù)玫焦材Ｐ盘?hào)Vcm(O)和參考共模信號(hào) Vr ；誤差量化模塊105對(duì)共模信號(hào)Vcm(O)和參考共模信號(hào)Vr之間的誤差進(jìn)行比較量化，得 到量化碼Dl (0)；寄存器及控制器模塊106根據(jù)誤差量化模塊105提供的量化碼Dl (0)產(chǎn) 生糾錯(cuò)碼E(S)O ；共模糾錯(cuò)單元107將根據(jù)糾錯(cuò)碼E(S)O對(duì)1. 5bit/級(jí)電荷耦合子級(jí)流水 線電路的共模信號(hào)進(jìn)行調(diào)整，電荷存儲(chǔ)節(jié)點(diǎn)104p和104η的差分信號(hào)被調(diào)整得到一組新的 V104p (0)和V104n(0)，同時(shí)8位糾錯(cuò)碼的最高位將保持固定。緊接著，寄存器及控制器模塊106再一次選通開(kāi)關(guān)單元電路108，電荷存儲(chǔ)節(jié)點(diǎn) 104p和104η上的新差分信號(hào)V104p(0)和V104n(0)通過(guò)開(kāi)關(guān)單元電路108進(jìn)行檢測(cè)和傳 輸?shù)玫叫鹿材Ｐ盘?hào)Vcm(I)，而參考共模信號(hào)Vr保持不變；誤差量化模塊105對(duì)共模信號(hào) Vcm(I)和參考共模信號(hào)Vr之間的誤差進(jìn)行比較量化，得到量化碼Dl(I)；寄存器及控制器 模塊106根據(jù)誤差量化模塊105提供的量化碼Dl(I)產(chǎn)生糾錯(cuò)碼E(S)I ；共模糾錯(cuò)單元107 將根據(jù)糾錯(cuò)碼E (8) 1對(duì)1. 5bit/級(jí)電荷耦合子級(jí)流水線電路的共模信號(hào)進(jìn)行調(diào)整，電荷存 儲(chǔ)節(jié)點(diǎn)104p和104η的差分信號(hào)被調(diào)整得到一組新的V104p (1)和V104n (1)，同時(shí)8位糾錯(cuò)碼的最高位和次高位數(shù)據(jù)將保持固定。依次類推，共模校準(zhǔn)電路將繼續(xù)對(duì)共模信號(hào)進(jìn)行調(diào) 整，同時(shí)得到不斷調(diào)整的量化碼和糾錯(cuò)碼，循環(huán)比較8次，直到8位糾錯(cuò)碼的最低位數(shù)據(jù)被 調(diào)整之后，8位糾錯(cuò)碼將保持不變，對(duì)1. 5bit/級(jí)電荷耦合子級(jí)流水線電路的共模校準(zhǔn)工作 完成。可以看出上述采用一位量化器的共模校準(zhǔn)電路對(duì)1. 5bit/級(jí)電荷耦合子級(jí)流水 線電路的校準(zhǔn)算法為逐次逼近算法。首先確定糾錯(cuò)碼的最高位，其次確定糾錯(cuò)碼的次高位， 最后確定糾錯(cuò)碼的最低位，當(dāng)糾錯(cuò)碼所有位數(shù)均確定之后，糾錯(cuò)碼的所有位數(shù)將保持不變， 對(duì)1. 5bit/級(jí)電荷耦合子級(jí)流水線電路的共模校準(zhǔn)工作結(jié)束。以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和 原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
一種電荷耦合流水線模數(shù)轉(zhuǎn)換器的共模誤差校準(zhǔn)電路，其特征是包括開(kāi)關(guān)選擇陣列模塊，用于選擇輸出需檢測(cè)的共模信號(hào)和參考共模信號(hào)；誤差量化模塊，用于將所述需檢測(cè)共模信號(hào)和參考共模信號(hào)進(jìn)行比較量化并得到量化碼；寄存器及控制器模塊，用于控制整個(gè)校準(zhǔn)電路的工作，提供所述開(kāi)關(guān)選擇陣列模塊工作所需要的控制碼，并對(duì)所述量化碼進(jìn)行處理產(chǎn)生誤差糾正模塊工作所需要的糾錯(cuò)碼；誤差糾正模塊，用于根據(jù)所述糾錯(cuò)碼對(duì)電荷耦合流水線模數(shù)轉(zhuǎn)換器進(jìn)行共模校準(zhǔn)；所述寄存器及控制器模塊包括一個(gè)控制器和一個(gè)寄存器陣列，其中寄存器陣列由n+2組寄存器組成；控制器控制n+2組寄存器的工作存儲(chǔ)狀態(tài)，控制各組寄存器根據(jù)輸入的量化碼產(chǎn)生糾錯(cuò)碼，并不斷產(chǎn)生用于開(kāi)關(guān)選擇陣列模塊工作所需要的控制碼；n為電荷耦合流水線模數(shù)轉(zhuǎn)換器中除最后一級(jí)電荷耦合子級(jí)流水線電路之外的電荷耦合子級(jí)流水線電路的級(jí)數(shù)。
2.根據(jù)權(quán)利要求1所述共模誤差校準(zhǔn)電路，其特征在于所述開(kāi)關(guān)選擇陣列模塊包括 1個(gè)對(duì)電荷耦合采樣保持電路共模信號(hào)進(jìn)行檢測(cè)的開(kāi)關(guān)單元電路、η+1個(gè)對(duì)各級(jí)電荷耦合 子級(jí)流水線電路共模信號(hào)進(jìn)行檢測(cè)的開(kāi)關(guān)單元電路和1個(gè)對(duì)參考共模信號(hào)進(jìn)行選擇的開(kāi) 關(guān)電路；其中，n+2個(gè)開(kāi)關(guān)單元電路的電路結(jié)構(gòu)相同，輸入端均連接到對(duì)應(yīng)所要檢測(cè)子模塊 電路中的差分電荷存儲(chǔ)節(jié)點(diǎn)，即第零開(kāi)關(guān)單元對(duì)電荷耦合采樣保持電路的共模信號(hào)進(jìn)行檢 測(cè)，第i開(kāi)關(guān)單元對(duì)第i級(jí)電荷耦合子級(jí)流水線電路的共模信號(hào)進(jìn)行檢測(cè)，0 < i < n+1，第 η+1開(kāi)關(guān)單元對(duì)最后一級(jí)電荷耦合子級(jí)流水線電路的共模信號(hào)進(jìn)行檢測(cè)；所述n+2個(gè)開(kāi)關(guān) 單元電路的輸出端均連接到誤差量化模塊的需檢測(cè)共模信號(hào)輸入端；所述1個(gè)對(duì)參考共模 信號(hào)進(jìn)行選擇的開(kāi)關(guān)電路的輸入端連接到輸入共?；鶞?zhǔn)信號(hào)(Vr_in)，輸出端連接到誤差 量化模塊的參考共模信號(hào)輸入端；所述輸入共?；鶞?zhǔn)信號(hào)(Vr_in)為電荷耦合流水線模數(shù) 轉(zhuǎn)換器中基準(zhǔn)信號(hào)產(chǎn)生電路所產(chǎn)生的共模參考輸出信號(hào)。
3.根據(jù)權(quán)利要求2所述共模誤差校準(zhǔn)電路，其特征在于所述開(kāi)關(guān)選擇陣列模塊中對(duì)輸 入信號(hào)的采樣和對(duì)采樣得到的共模信號(hào)的輸出均采用源跟隨器電路以消除電荷存儲(chǔ)節(jié)點(diǎn) 上所存儲(chǔ)的電荷發(fā)生電荷分享作用。
4.根據(jù)權(quán)利要求1所述共模誤差校準(zhǔn)電路，其特征在于所述誤差量化模塊的輸出量化 碼的格式采用一位串行或多位并行格式。
5.根據(jù)權(quán)利要求1所述共模誤差校準(zhǔn)電路，其特征在于所述誤差量化模塊的輸出量化 碼的格式采用一位串行格式時(shí)，所使用的對(duì)目標(biāo)校準(zhǔn)電路的共模誤差校準(zhǔn)算法為逐次逼近 算法。
6.根據(jù)權(quán)利要求1所述共模誤差校準(zhǔn)電路，其特征在于所述誤差糾正模塊對(duì)電荷耦合 采樣保持電路和各級(jí)電荷耦合子級(jí)流水線電路中共模電荷大小進(jìn)行補(bǔ)償?shù)姆椒楸３指?電路中電荷存儲(chǔ)節(jié)點(diǎn)的存儲(chǔ)電容不變而調(diào)整電荷存儲(chǔ)節(jié)點(diǎn)上的電壓。
7.一種共模誤差校準(zhǔn)方法，其特征是，所述方法的校準(zhǔn)次序?yàn)槭紫葘?duì)電荷耦合采樣 保持電路進(jìn)行校準(zhǔn)，其次對(duì)第一級(jí)電荷耦合子級(jí)流水線電路進(jìn)行校準(zhǔn)，再次對(duì)第二級(jí)電荷 耦合子級(jí)流水線電路進(jìn)行校準(zhǔn)，后續(xù)各級(jí)電荷耦合子級(jí)流水線電路采用相同的方式，在前 級(jí)電路校準(zhǔn)完成之后再開(kāi)始后級(jí)電路的校準(zhǔn)工作。
全文摘要
本發(fā)明提供了一種對(duì)電荷耦合流水線模數(shù)轉(zhuǎn)換器中共模誤差進(jìn)行校準(zhǔn)的電路，該電路包括共模誤差檢測(cè)模塊、誤差量化模塊、誤差糾正模塊和控制器模塊。該共模誤差校準(zhǔn)電路能夠自動(dòng)檢測(cè)全差分結(jié)構(gòu)電荷耦合流水線模數(shù)轉(zhuǎn)換器中由于非理想特性而引起的共模誤差，并對(duì)該共模誤差進(jìn)行校準(zhǔn)，將該共模誤差的影響控制在模數(shù)轉(zhuǎn)換器的最低分辨率要求以內(nèi)，以克服工藝波動(dòng)帶來(lái)的共模誤差對(duì)現(xiàn)有電荷耦合流水線模數(shù)轉(zhuǎn)換器的精度限制的問(wèn)題，進(jìn)一步提高現(xiàn)有電荷耦合流水線模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換精度。
文檔編號(hào)H03M1/10GK101924554SQ20101022051
公開(kāi)日2010年12月22日 申請(qǐng)日期2010年6月30日 優(yōu)先權(quán)日2010年6月30日
發(fā)明者于宗光, 吳俊 , 季惠才, 陳珍海, 黃嵩人 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第五十八研究所