專利名稱：數字鎖相環(huán)電路及其方法
技術領域：
本發(fā)明涉及鎖相環(huán)電路，特別涉及一種提供這種電路相位延遲的裝置。
背景技術：
鎖相環(huán)電路經常用于各種應用中。圖1顯示傳統(tǒng)的模擬鎖相環(huán)電路100。該電壓控 制振蕩器的輸出頻率fvro經由分頻器112分頻以得到該經分頻的電壓控制振蕩器頻率fvro/ N?；谟|發(fā)器的相位頻率檢測器104比較參考頻率時鐘f,ef和該分頻的電壓控制振蕩器 頻率fvro/N以傳送充電信號及放電信號以調整該模擬電荷泵106。該電荷泵106根據該相 位頻率檢測器104的比較結果調整該控制電壓的上升及下降。該電荷泵106的輸出電壓經 由模擬濾波器108濾波并傳送至該電壓控制振蕩器110以調整該電壓控制振蕩器頻率。傳統(tǒng)樽擬鎖相環(huán)電路的功能在圖1所示的傳統(tǒng)模擬鎖相環(huán)電路100中，基于觸發(fā)器的相位頻率檢測器104比 較該參考頻率時鐘fref和該分頻的電壓控制振蕩器頻率fvro/N，以調整該模擬電荷泵106以 調整該電壓控制振蕩器頻率。圖2顯示以該傳統(tǒng)模擬鎖相環(huán)電路100調整振蕩頻率稍低的電壓控制振蕩器。若 該電壓控制振蕩器頻率低于預期，該電壓控制振蕩器頻率fvro/N會較該參考頻率時鐘fref 晚抵達。該相位頻率檢測器104即傳送較長的充電信號和另一較短的放電信號至該模擬電 荷泵106。據此，凈正電荷會由該電荷泵106傳遞至該模擬濾波器108而造成該電壓控制振 蕩器110的控制電壓上升，而較高的控制電壓則可提升該電壓控制振蕩器110的頻率。然而，隨著進入深亞微米的時代，元件尺寸也越來越小，傳統(tǒng)的模擬設計即存在許 多問題。例如，相對較大的回路模擬濾波器及更低的供應電源余?？臻g(headroom)?？朔?上述問題的手段通常會造成其他問題，如以下所述。1.解決模擬鎖相環(huán)電路的大尺寸回路濾波器。a.提供大尺寸的內置被動式回路濾波器。然而這種濾波器占據了硬件絕大部分的 面積，且在應用于深亞微米工藝技術時會因該鎖相環(huán)電路100尺寸的考量而造成問題。b.提供內置主動式回路濾波器。然而這種濾波器的耗電量大且會制造大量的噪聲。c.在晶片外提供大尺寸的內置被動式回路濾波器。然而這種濾波器的整合層級較 低，且會在封裝接口上產生干擾噪聲。2.低供應電源余?？臻g。a.當使用上述的拓樸結構在小尺寸的工藝技術，可調整的范圍、噪聲及線性化等 表現皆會因該模擬電荷泵的低供應電源余?？臻g而降低。b.另一種解決手段是使用額外電路以更正該電荷泵的可調整的范圍、噪聲及線性 化等問題。然而使用這種額外電路會增加電路面積、耗電量及設計的復雜度，且這種額外電 路也會產生額外的噪聲及非線性現象。據此，可利用數字鎖相環(huán)電路以解決上述問題。圖3顯示傳統(tǒng)數字鎖相環(huán)電路200企圖解決上述關于模擬鎖相環(huán)電路問題的實施例。圖3所示的傳統(tǒng)數字鎖相環(huán)電路200利用時間至數字轉換器(time-to-digital converter) 205取代該模擬電荷泵，以使其他元件得以數字方式實現。該數字鎖相環(huán)電路 200并不需要分頻器。該數字控制振蕩器的高頻輸出信號直接傳送至該時間至數字轉換器 205以形成反饋路徑。該數字鎖相環(huán)電路200包含下列所述的許多問題。1.該時間至數字轉換器的分辨率差(反向器的延遲時間)而限制了相位噪聲及顫 動的表現。2.該時間至數字轉換器有限的長度限制了該鎖相環(huán)電路的鎖定范圍。3.該過采樣設計的耗電量大，且限制了該數字控制振蕩器210的操作頻率(鎖相 環(huán)電路的輸出頻率)。據此，需要一種系統(tǒng)和方法以解決上述的問題。該系統(tǒng)和方法應避免使用會占據大部分硬件面積的模擬元件。在新深亞微米的工 藝技術中，模擬元件的尺寸不會如數字元件般縮小。所述無法縮小尺寸的模擬元件在新工 藝中將增加晶片的成本。例如，該模擬電荷泵和回路濾波器即占據了傳統(tǒng)鎖相環(huán)電路的大 部分面積。深亞微米的工藝技術的低電源供應電壓壓縮了晶片的余?？臻g。該低余?？臻g降 低了模擬元件的效能。傳統(tǒng)模擬鎖相環(huán)電路中的相位頻率檢測器和高壓模擬電荷泵間的接 口也存在電壓轉換的問題，其會造成線性化降低及噪聲。據此，應避免模擬元件和數字元件 間的接口轉換造成的效能下降效應。據此，需要一種系統(tǒng)和方法以解決上述的問題。本發(fā)明即可解決上述需求。

發(fā)明內容
本發(fā)明揭示一種數字鎖相環(huán)電路。該數字鎖相環(huán)電路包含參考時鐘產生器及數字 濾波器以分別提供參考時鐘信號和過濾的數字碼。該電路進一步包含數字控制振蕩器及分 頻器。該數字控制振蕩器耦合至該數字濾波器以接收該過濾的數字碼及提供輸出信號。該 分頻器耦合以接收該輸出信號以提供分頻信號。最后，該電路包含相位延遲量化器，其耦合 至該分頻器、該參考時鐘產生器和該數字濾波器。該相位延遲量化器根據來自該分頻器和 該參考時鐘產生器的信號以量化該參考時鐘信號和該分頻信號之間的相位延遲，并提供數 字碼至該數字濾波器。該相位延遲量化器并非以過采樣的手段量化在該參考時鐘信號和該 分頻信號之間的相位延遲。數字相位延遲量化器取代鎖相環(huán)電路內的模擬電荷泵和相位頻率檢測器。因此， 該內置的回路濾波器也可為尺寸緊密、高階、高頻寬及高衰減量的數字濾波器。該數字鎖相 環(huán)電路利用深亞微米工藝技術以達到高速、高分辨率、尺寸緊密和低功率消耗的優(yōu)點。


圖1顯示傳統(tǒng)的模擬鎖相環(huán)電路；圖2顯示傳統(tǒng)模擬鎖相環(huán)電路調整振蕩頻率偏低的電壓控制振蕩器的過程；圖3顯示傳統(tǒng)數字鎖相環(huán)電路的一實施例；
圖4顯示根據一實施例的數字鎖相環(huán)電路的示意圖5顯示圖4的數字鎖相環(huán)電路調整振蕩頻率偏低的數字控制振蕩器的過程
圖6顯示每次參考時鐘fMf初始化啟動時，延遲信號僅會通過各延遲級一次；
圖7顯示具有環(huán)狀延遲鏈的改進式延遲量化器；及
圖8顯示內插拓樸結構以使其延遲時間短于門延遲時間。
主要元件符號說明
100模擬鎖相環(huán)電路
102晶體振蕩器
104相位頻率檢測器
106模擬電荷泵
108巨型低通回路濾波器
110電壓控制振蕩器
112分頻器
200數字鎖相環(huán)電路
202晶體振蕩器
203觸發(fā)器
205時間至數字轉換器
206鎖存器
208數字濾波器
210數字控制振蕩器
300數字鎖相環(huán)電路
302晶體振蕩器
304相位延遲量化器
308數字濾波器
310數字控制振蕩器
312分頻器
400相位延遲量化器
404a 404η 延遲鏈
406緩沖器或放大器
410溫度計碼至二進制碼轉換器
412鎖存器
414邏輯控制器
500延遲量化器
504a 504f 環(huán)狀延遲鏈
508緩沖器或放大器
512a和512b 鎖存器
514減法器
516加法器
518結果鎖存器
5
520522600
完整環(huán)級計數器602a 和 602b608
環(huán)計數器 內插延遲級 延遲單元
緩沖器或放大器
具體實施例方式本發(fā)明涉及鎖相環(huán)電路，特別涉及一種提供這種電路相位延遲的裝置。以下敘述 的表示是為使本領域技術人員能了解其內容并可據以實施，且提供于專利申請書及其需求 的內文中。優(yōu)選實施例的不同修改和在此描述的一般性原則和特點對于本領域技術人員而 言為明顯的。因此，本發(fā)明不應受限于所示的實施例，而應基于上述原則和特點給予一致性 的最寬廣的范圍。根據一實施例的鎖相環(huán)電路實現數字相位延遲量化器以取代鎖相環(huán)電路中的該 模擬電荷泵和相位頻率檢測器。因此，該內置的回路濾波器也可為尺寸緊密、高階、高頻寬、 高衰減量的數字濾波器。該數字鎖相環(huán)電路利用深亞微米工藝技術中的高速優(yōu)點、高分辨 率、尺寸緊密及低功率的優(yōu)點。為揭示根據本發(fā)明的數字鎖相環(huán)電路的特性，可參考以下的 敘述及其相關圖式。圖4顯示根據一實施例的數字鎖相環(huán)電路300的示意圖。相比于圖1所示的傳統(tǒng) 模擬鎖相環(huán)電路100，該數字鎖相環(huán)電路300使用了分頻器312，且其以數字相位延遲量化 器304替換該相位頻率檢測器和模擬電荷泵。該相位延遲量化器304用以量化在參考時鐘 和分頻信號之間的相位延遲。因為濾波器的輸入來自該相位延遲量化器304的多個位的輸 出數字碼，該模擬回路濾波器(主動或是被動)是由緊密、高階、高頻寬且高衰減量的數字 濾波器308所取代。由于該濾波器308的輸出為數字碼，圖1的電壓控制振蕩器是由數字 控制振蕩器310所取代。圖5顯示圖4的該數字鎖相環(huán)電路300調整振蕩頻率偏低的數字控制振蕩器310。 該相位延遲量化器304用以計算參考時鐘和該經分頻的數字控制振蕩器310的信號頻率邊 緣間的延遲時間。若該數字控制振蕩器310的頻率低于預期，該分頻的數字控制振蕩器310 的頻率fDro/N會較該參考時鐘fref晚抵達。所述邊緣間的延遲越大，該相位延遲量化器所送 至該數字濾波器的碼越大，而該送至該數字控制振蕩器310的較大的數字碼則可增加該數 字控制振蕩器310的頻率。為實現圖5所示的該數字鎖相環(huán)電路的功能，圖6顯示具有簡單拓樸結構的基于 長延遲鏈的相位延遲量化器400。該參考時鐘用以初始化該延遲鏈，而該分頻的數字控 制振蕩器310的頻率fDa)/N較晚抵達鎖存器412已鎖存代表兩信號邊緣的傳輸延遲時間的 碼。雖然相比于傳統(tǒng)鎖相環(huán)電路，本系統(tǒng)具有許多優(yōu)點，然而其需要非常長的延遲鏈 以達到合理的鎖定范圍。該延遲鏈需占用相當大的硬件面積及耗費相當多的能量，所述設 計拓樸結構的缺點在深亞微米工藝技術中將抵銷數字電路的高緊密度及低功率的優(yōu)點。如圖6所示，在每次參考時鐘f,ef初始化啟動時，延遲信號僅會通過各延遲級404a 至404η —次。
圖7顯示根據第二實施例的具有環(huán)狀延遲鏈504a至504f的延遲量化器500。圖 8顯示內插拓樸結構以使其延遲時間短于門延遲時間。為揭示圖7及圖8的特性，可參考以下的敘述。環(huán)狀延遲鏈504a至504f (圖7)。為節(jié)省功率消耗及硬件面積，該長線型延遲鏈被 調整以形成環(huán)狀延遲鏈504a至504f。取代原本以相當長的延遲鏈以計數長延遲，本環(huán)狀延 遲鏈可大幅降低功率消耗及硬件面積。因此，可節(jié)省延遲級的數目，且可大幅節(jié)省功率消耗 及硬件面積。該數字過程可計數邊緣間的延遲。內插延遲級600 (圖8)。為實現高分辨率，使用內插延遲級600以使延遲時間短于 門延遲時間。例如，在90納米工藝下，數字門延遲時間約等于15皮秒(ps)。對要求高效能 的鎖相環(huán)電路而言，若該數字延遲緩沖器可以內插結構分成四個次級，該延遲時間可小于4 皮秒以達到想要的分辨率。所述內插的次級的數量并不限制于四個，而可為任何合理的數 目(例如 2、3、4、5、6、7、8…)。碼減法器514。該參考時鐘及經分頻的電壓控制的振蕩器頻率信號啟動其個別的 鎖存器512以記錄其邊緣的抵達。如圖7所示，碼減法器514針對此兩碼作減法運算以決 定該兩邊緣間的延遲時間。該相減碼R代表非完整環(huán)狀的內插級延遲。環(huán)計數器522。如圖7所示，若該兩邊緣間的延遲時間長于M個延遲單元，使用環(huán) 計數器522記錄該兩邊緣間完整環(huán)520的數目。該完整環(huán)數目C代表共有4MxC個內插級 延遲。最終碼加法器516。所述完整環(huán)520的數目及剩余部分環(huán)的數目以該最終碼加法 器516計算。在圖7的范例中，共有M個延遲單元(4M個內插級)。例如，參考時鐘f,ef啟動鎖 存器512a鎖存碼A (8)，而在70個完整環(huán)延遲后，fDro/N啟動鎖存器512b鎖存碼A (15)。 該碼減法器514計算相減碼R為15-8 = 7。因此，該兩邊緣間的延遲時間為4MxC+R = (4Mx70+15-8)xAt = (280M+7)χ Δ t = (70Μ+7/4)χ Δ tcell = (70Μ+1+3/4)χ Δ tcell，其中 Atrell為延遲單元的延遲時間，而At為內插級延遲時間(在本范例中At= At。ell/4)。從上述范例可明顯看出該相位延遲量化器500的拓樸結構的優(yōu)點。(1)由于該內插結構，可通過延遲單元的部分延遲時間實現高分辨率。(a)無內插結構若M等于16且Δ t。ell為16皮秒，則系統(tǒng)可得知邊緣間的差距為 (16x70+1) xl6 皮秒=1121x16 皮秒=17. 936 納秒及(16x70+2) xl6 皮秒=1122x16 皮秒= 17. 952納秒之間。分辨率為16皮秒。(b)有內插結構若M等于16且At為4皮秒，則系統(tǒng)可得知邊緣間的差距為 (4x16x70+7) x4 皮秒=4487x4 皮秒=17. 948 納秒及(4x16x70+8) x4 皮秒=4488x4 皮秒= 17. 952納秒之間。分辨率為4皮秒，較無內插結構設計的分辨率精準。(2)由于該相位延遲量化器500的環(huán)狀結構、緊密尺寸及低功率，相位延遲量化器 500可以延遲環(huán)實現。(a)在本實施例中，使用16個延遲單元取代在非環(huán)狀結構中所需要的1122個延遲 單元。若需要更大的鎖定范圍，鏈狀結構需要數千甚至數萬個延遲單元。然而，環(huán)狀結構的 延遲單元的數量為固定，不需增加。其他實施例
7
在圖5中假設Kra和數字碼的數值成正比(數字碼越大則頻率越高)。若Kra和數 字碼的數值成反比(數字碼越大則頻率越低)，則以下任一手段皆可保持負反饋路徑穩(wěn)定
(a)調換相位延遲量化器的兩個輸入信號(b)調換相位延遲量化器的減法器的兩個輸入信 號(c)調整數字回路濾波器(d)調整數字控制振蕩器解碼器。圖6的內插延遲鏈及圖7的環(huán)狀內插延遲鏈分別可為下列任一(a)單端設計(b) 差動設計(c)互補設計。圖7以概念式的圖示表現邏輯過程。某些概念式的方塊可以電路實現。(a)該緩 沖器或放大器及該鎖存器_r/鎖存器_d可加以整合(具有鎖存功能的緩沖器或放大器)
(b)該鎖存器_1·/鎖存器_(1和該減法器可加以整合(具有鎖存功能的減法器)(c)該減法 器和該加法器可加以整合(三輸入端的加法器)(d)該加法器和該結果鎖存器可加以整合 (具有鎖存功能的加法器)(e)該環(huán)計數器和該完整環(huán)級計數器可加以整合(f)該完整環(huán)級 計數器和該加法器可加以整合(g)若該數字濾波器可接受溫度計碼，則可省略該溫度計碼 至二進制碼轉換器。該溫度計碼至二進制碼轉換器可置放于下列任一數字邏輯處理路徑(a)位于該 緩沖器/放大器及該鎖存器之間(b)位于該鎖存器及該減法器之間(c)位于該減法器及該 加法器之間(d)位于該加法器及該結果鎖存器之間(e)位于該結果鎖存器及該數字濾波器 之間(f)位于該數字濾波器及該數字控制振蕩器之間。^^1.對比于圖1的傳統(tǒng)模擬鎖相環(huán)電路以高階數字回路濾波器接續(xù)于所提出的以 數字實現的相位延遲量化器取代傳統(tǒng)模擬電荷泵及相位頻率檢測器，并擁有許多優(yōu)點，例 如較緊密的尺寸、高整合度和敏銳的噪聲衰減。其他優(yōu)點如下所述。(a)內插延遲級具有高分辨率。和時間至數字轉換器不同，本發(fā)明所提出的相位延 遲量化器利用內插設計以達到高分辨率，并使鎖相環(huán)電路的表現具有低相位噪聲、低顫動 及高線性化等優(yōu)點。(b)由于環(huán)狀概念而得的具有大鎖定范圍和小尺寸及低功率的量化器。和時間至 數字轉換器不同，該相位延遲量化器中的該內插延遲鏈形成環(huán)狀結構使所述環(huán)狀級可重復 利用。該環(huán)狀結構可大幅降低延遲鏈的尺寸及功率消耗。此外，理論上該環(huán)狀結構可提高 無限的鎖定范圍。(C)低比較率的數字方塊具有高操作頻率、高性能及小尺寸且低功率的優(yōu)點。和時 間至數字轉換器不同，本發(fā)明所提出的該相位延遲量化器并非過采樣的設計。只有分頻器 的第一級執(zhí)行于數字控制振蕩器的輸出頻率，故可減緩數字方塊對執(zhí)行速度的需求。據此， 數字方塊(包含所提出的相位延遲量化器)對尺寸及功率消耗的需求也得以降低。該得以 減緩需求的設計可使系統(tǒng)產生較低的非線性失真、較少的顫動現象以及較少的相位噪聲以 達到較高的效能。此外，該得以減緩需求的設計較傳統(tǒng)基于時間至數字轉換器的數字鎖相 環(huán)電路具有較高的潛能達到較高的操作頻率。本發(fā)明的技術內容及技術特點已揭示如上，然而本領域技術人員仍可能基于本發(fā) 明的教示及揭示而作種種不背離本發(fā)明實質的替換及修飾。因此，本發(fā)明的保護范圍應不 限于實施例所揭示者，而應包括各種不背離本發(fā)明的替換及修飾，并為權利要求書范圍所涵蓋。
權利要求
一種數字鎖相環(huán)電路，包含參考時鐘產生器，用以提供參考時鐘信號；數字濾波器，用以提供過濾的數字碼；數字控制振蕩器，耦合至該數字濾波器以接收該過濾的數字碼并提供輸出信號；分頻器，耦合以接收該輸出信號以提供分頻信號；以及相位延遲量化器，耦合至該分頻器、該參考時鐘產生器和該數字濾波器，并操作以量化在該參考時鐘信號和該分頻信號之間的相位延遲，及根據來自該分頻器和該參考時鐘產生器的信號以提供數字碼至該數字濾波器，其中該相位延遲量化器并非以過采樣的手段量化該參考時鐘產生信號和該分頻信號之間的相位延遲。
2.根據權利要求1所述的電路，其中該參考時鐘產生器包含晶體振蕩器。
3.根據權利要求1所述的電路，其中該相位延遲量化器包含環(huán)狀延遲結構以最小化功 率消耗及物理面積。
4.根據權利要求1所述的電路，其中該相位延遲量化器包含多個內插延遲級以使延遲 時間小于門延遲。
5.根據權利要求4所述的電路，其中該相位延遲量化器包含碼減法器以減去該參考時 鐘信號及該分頻信號所產生的碼，以量化所述信號邊緣間的延遲時間。
6.根據權利要求4所述的電路，其中該相位延遲量化器包含環(huán)計數器以記錄執(zhí)行在該 數字鎖相環(huán)電路內的緩沖級間的完整環(huán)的數目。
7.一種鎖相環(huán)的方法，包含提供參考時鐘信號；通過數字濾波器提供過濾的數字碼；接收該過濾的數字碼并提供輸出信號；接收該輸出信號并提供分頻信號；以過采樣以外的手段量化該參考時鐘信號和該分頻信號之間的相位延遲；以及提供數字碼至該數字濾波器。
8.根據權利要求7所述的方法，其中該參考時鐘信號是由晶體振蕩器所提供。
9.根據權利要求7所述的方法，其中量化該參考時鐘信號和該分頻信號之間的相位延 遲的步驟包括以相位延遲量化器量化該參考時鐘信號和該分頻信號之間的相位延遲，且該 相位延遲量化器包含環(huán)狀延遲結構，用以最小化功率消耗及物理面積。
10.根據權利要求7所述的方法，其中該量化的步驟包含提供多個內插延遲級，用以使 延遲時間小于門延遲。
11.根據權利要求10所述的方法，其中該量化的步驟包含提供碼減法器以減去該參考 時鐘信號及該分頻信號所產生的碼，用以量化所述信號邊緣間的延遲時 >間。
12.根據權利要求10所述的方法，其中該量化的步驟包含提供環(huán)計數器以記錄執(zhí)行于 數字鎖相環(huán)電路內的緩沖級間的完整環(huán)的數目。
全文摘要
本發(fā)明提出了一種數字鎖相環(huán)電路及其方法。本發(fā)明的實施例的鎖相環(huán)電路以數字相位延遲量化器取代模擬鎖相環(huán)電路內的模擬電荷泵和相位頻率檢測器。因此，該內置的濾波器也可為尺寸緊密、高階、高頻寬和高衰減量的數字濾波器。該數字鎖相環(huán)電路利用深亞微米工藝技術以達到高速、高分辨率、尺寸緊密和低功率消耗的優(yōu)點。
文檔編號H03L7/08GK101888243SQ200910177110
公開日2010年11月17日 申請日期2009年9月25日 優(yōu)先權日2009年5月13日
發(fā)明者吳宜璋 申請人:雷凌科技(新加坡)有限公司