專利名稱：頻率合成器以及建構(gòu)該頻率合成器的方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及頻率合成器，尤其涉及使用具有處理器與數(shù)字模擬轉(zhuǎn)換器 (DigitaltoAnalogConverter,DAC)(digitalprocessfrequencyloop, DPFL)的架構(gòu)，以建構(gòu)電子頻率合成器的方法。
背景技術(shù)：
頻率合成器已多年被廣泛地用于在電子產(chǎn)品中產(chǎn)生相應(yīng)于為統(tǒng)所需的目標(biāo)頻率。 其中最常見的頻率合成器為鎖相回路(PLL)頻率合成器，其中PLL包括一相位檢測(cè)器以及 一電荷泵或者一低通濾波器。眾所皆知，先前技術(shù)中所述的PLL頻率合成器發(fā)明于1930年 代。請(qǐng)參閱圖1，所述PLL頻率合成器的方塊圖顯示所述合成器包括一分頻器1、一相 位檢測(cè)器2、一低通濾波器/電荷泵3、一電壓控制振蕩器(voltagecontroloscillator， VC0)4以及一輸出分頻器5。所述合成器具有一作為一輸入信號(hào)的參考頻率fKEF，其為相當(dāng) 穩(wěn)定。如圖4所示，所述VC04的特征為所述VCO的輸入電壓改變時(shí)，所述VCO的輸出頻率 4將改變。所述具有高穩(wěn)定度的參考頻率為直接饋入至相位檢測(cè)器2的輸入，或者在饋入至 相位檢測(cè)器2的輸入的前饋入通過劃分參考頻率的分頻器1。另一由頻率合成器的VC04所 產(chǎn)生的頻率亦由輸出分頻器5所劃分，并饋入至相位檢測(cè)器2的另一輸入。相位檢測(cè)器2的功能為當(dāng)所述參考頻率領(lǐng)前(leading)或者滯后(lagging)時(shí)， 產(chǎn)生與所述相位檢測(cè)器2的兩個(gè)輸入的間的相位差的量呈正比的電壓。所述所產(chǎn)生的電壓 隨后通過低通濾波器/電荷泵3以領(lǐng)導(dǎo)所述VC04于所述相位檢測(cè)器2的輸入至使所述兩 個(gè)輸入信號(hào)同相(inphase)的頻率。因此，據(jù)說所述VC04的輸出頻率為鎖定追蹤所述參考 頻率。當(dāng)所述兩個(gè)信號(hào)為同相時(shí)，所述相位檢測(cè)器2無輸出電壓。需依靠電荷泵3以維持 所述VC04的輸入電壓。所述電荷泵3將由于漏電流而損失其電壓，所述漏電流導(dǎo)致VC04 改變其頻率直到所述相位差夠大而使相位檢測(cè)器3認(rèn)知該差距并開始提供相應(yīng)的電壓至 所述電荷泵3以使其回復(fù)至所述目標(biāo)頻率。傳統(tǒng)的PLL頻率合成器有兩個(gè)缺點(diǎn)。第一，所述PLL頻率合成器有兩個(gè)變項(xiàng)需處 理，包括頻率與相位。眾所皆知，由所述相位檢測(cè)器所得的相位差并無任何關(guān)于頻率的信 息，反之亦然。第二，當(dāng)電荷泵充電時(shí)，所述VCO開始對(duì)所述電壓作出反應(yīng)。所述輸出分頻 器持續(xù)地計(jì)數(shù)。若干多余的頻率將非慣例地被擷取。該等非慣例地被擷取的頻率隨著所述 輸出頻率接近最終頻率而越變?cè)叫　＿@需要經(jīng)過數(shù)次努力而鎖定。

發(fā)明內(nèi)容
本發(fā)明的主要目的為在于提供建構(gòu)一頻率合成器以克服先前技術(shù)的缺點(diǎn)的一方 法以及一裝置。本發(fā)明的創(chuàng)新的DPFL為用于建立一電子頻率合成器。所述方法于PLL架 構(gòu)中使用一時(shí)基計(jì)數(shù)器、一頻率計(jì)數(shù)器、一處理器以及一 DAC而非一相位檢測(cè)器。通過數(shù)字處理技術(shù)，所述頻率計(jì)數(shù)器在規(guī)定頻域中修正所述VCO輸出。此外，所述參考頻率與所述輸 出頻率的間并無相位關(guān)系。本發(fā)明另一目的在于提供一用于建立具有一內(nèi)存以儲(chǔ)存VCO的非線性特征的 DPFL頻率合成器的一方法以及一裝置。所述DPFL頻率合成器首先為所述DAC搜尋所有相 應(yīng)值以驅(qū)動(dòng)VC0，以在目標(biāo)頻率范圍中產(chǎn)生所述目標(biāo)頻率。各個(gè)值以作為所述目標(biāo)頻率的值 的地址儲(chǔ)存在所述內(nèi)存中。本發(fā)明的還有另一目的在于提供建構(gòu)一具有較小內(nèi)存的DPFL頻率合成器的一 方法以及一裝置。所述DPFL頻率合成器包括一粗略(coarse)內(nèi)存、一粗略DAC、一微變 (vernier)內(nèi)存、一微變DAC以及一總和(summation)放大器。粗略DAC的最低有效位 (leastsignificantbit, LSB)電壓等于所述微變DAC的全尺度(fullscale)減去一個(gè)LSB 使得內(nèi)存大小大幅降低。本發(fā)明的尚有另一目的在于提供用于建構(gòu)一 DPFL頻率合成器的一方法以及一裝 置，其搜尋以及預(yù)先儲(chǔ)存所述VCO傳送特征、所述VCO安定時(shí)間以及所述VCO的頻率延續(xù)時(shí) 間，隨后所儲(chǔ)存的數(shù)據(jù)以數(shù)字處理技術(shù)處理，使得所述合成器的所有特征為眾所周知且被 完整控制以較快地達(dá)到所述目標(biāo)頻率。此外，通過將該計(jì)數(shù)器關(guān)閉一段所述頻率延續(xù)時(shí)間， 獲得較佳的頻率分辨率且可最小化由數(shù)字部件所引入的信號(hào)噪音。本發(fā)明的上述與其它的目的、特征以及優(yōu)點(diǎn)將配合以下的圖示說明以及較佳實(shí)施 例清楚說明。


本發(fā)明新穎的技術(shù)特征為于申請(qǐng)專理范圍中提出。本發(fā)明本身與較佳的使用模式 以及其優(yōu)點(diǎn)將配合所附圖式以下述的詳細(xì)說明與較佳實(shí)施例得到完整說明。所附圖式中所 使用相似的組件符號(hào)以代表相似的組件。圖1為根據(jù)先前技術(shù)的PLL頻率合成器的功能方塊圖；圖2為根據(jù)本發(fā)明中第一實(shí)施例的DPFL頻率合成器的功能方塊圖；圖3為于圖2中根據(jù)本發(fā)明的處理器的功能方塊圖；圖4為VCO的電壓與頻率的傳送特征圖；圖5為根據(jù)本發(fā)明中第二實(shí)施例的DPFL頻率合成器的功能方塊圖；圖6顯示控制根據(jù)本發(fā)明的DPFL合成器的順序圖；圖7顯示本發(fā)明中產(chǎn)生頻率合成器的相異分辨率的相異時(shí)基值的實(shí)例圖；圖8為根據(jù)本發(fā)明中第三實(shí)施例的DPFL頻率合成器的功能方塊圖；圖9顯示以根據(jù)本發(fā)明的DPFL頻率合成器的頻率調(diào)變圖；圖10顯示根據(jù)本發(fā)明的DPFL頻率合成器于頻率調(diào)變期間的頻率偏差的范圍圖； 以及圖11顯示本發(fā)明的DPFL頻率合成器于頻率調(diào)變期間的已調(diào)變載波頻率圖。主要組件符號(hào)說明1分頻器2相位檢測(cè)器3低通濾波器/電荷泵
4電壓控制振蕩器
5輸出分頻器
6內(nèi)存
60粗略內(nèi)存
61微變內(nèi)存
7數(shù)字模擬轉(zhuǎn)換器
70粗略DAC
71微變DAC
8電壓控制振蕩器
80求和放大器
81調(diào)變放大器
9處理器
91已程序化保留緩存器
92 DAC保留緩存器
93第一算數(shù)邏輯單元
94第二算數(shù)邏輯單元
95頻率電壓轉(zhuǎn)換器
10 Nl計(jì)數(shù)器
11 N2計(jì)數(shù)器
f。輸出頻率
fREF參考頻率。
具體實(shí)施例方式本發(fā)明的方法建構(gòu)一具有一處理器以及一用以取代先前技術(shù)的相位檢測(cè)器與低 通濾波器/電荷泵的DPFL頻率合成器。參閱圖2，顯示根據(jù)本發(fā)明中第一實(shí)施例的DPFL頻率合成器的方塊圖。所述DPFL 頻率合成器包括一 m計(jì)數(shù)器10、一 N2計(jì)數(shù)器11、處理器9、一 DAC7以及一 VC08。如第2 圖所示，所述DPFL頻率合成器的功能為根據(jù)一穩(wěn)定輸入?yún)⒖碱l率fKEF而產(chǎn)生一精確與規(guī)定 的頻率4。所述“時(shí)基”m計(jì)數(shù)器10非一定值計(jì)數(shù)器即一可程序化計(jì)數(shù)器。所述N2計(jì)數(shù)器 11計(jì)數(shù)所述VC08的輸出頻率。由于所述時(shí)基相對(duì)于fKEF衍生自m計(jì)數(shù)器10，由N2計(jì)數(shù) 器11所測(cè)量的頻率相當(dāng)精確。所測(cè)量的頻率發(fā)送至處理器9。圖3為處理器9的方塊圖。所述處理器9包括一已程序化保留緩存器91、一 DAC 保留緩存器92、一第一算數(shù)邏輯單元(arithmeticlogicunit，ALU) 93以及一第二 ALU94。 所述已程序化保留緩存器91儲(chǔ)存已程序化的目標(biāo)頻率的值，其為由一控制裝置所規(guī)定，如 所述處理器或者計(jì)算機(jī)。由N2計(jì)數(shù)器11所測(cè)量的頻率由第一 ALU93自所述已程序化保留 緩存器91減去，隨后所述已減結(jié)果由第二 ALU94加至DAC保留緩存器92中的值。所述第 二 ALU94將所述已加值發(fā)送回致所述DAC保留緩存器92，隨后所述DAC保留緩存器92傳送 已更新的值至DAC7中的緩存器。另外，所述DAC保留緩存器92亦可將該值傳送至一頻率電壓轉(zhuǎn)換器(Frequency-to-Voltageconverter)95再傳送至DAC7中的緩存器。由于DAC 需要電壓形式的數(shù)據(jù)以產(chǎn)生使VCO產(chǎn)生一頻率輸出的一電壓且處理器的ALU處理單位為頻 率，因此需要頻率電壓轉(zhuǎn)換器95以為DAC與VCO將頻率單位轉(zhuǎn)換為電壓?jiǎn)挝?。所述DAC保留緩存器92具有三個(gè)輸入端，包括保留/更新端口、第一輸入數(shù)據(jù)端 口以及第二輸入數(shù)據(jù)端口。所述第一輸入數(shù)據(jù)端口為連接至所述第二 ALU94的輸出端，而 所述第二輸入數(shù)據(jù)端口為連接至所述已程序化保留緩存器91的輸出端。所述保留/更新 埠將所述DAC保留緩存器92在保留或者更新模式間切換。在所述保留模式中，所述DAC保 留緩存器92將不管第一與第二輸入數(shù)據(jù)端口的處的任何改變，保留發(fā)送至所述DAC7的輸 出數(shù)據(jù)。在所述更新模式中，所述DAC保留緩存器92將更新相對(duì)于所述第一與第二輸入數(shù) 據(jù)的輸出數(shù)據(jù)。所述第二輸入數(shù)據(jù)端口僅于由如計(jì)算機(jī)或者處理器統(tǒng)將新的值寫入所述已 程序化保留緩存器91中時(shí)才予更新。若所述已減結(jié)果為一正數(shù)，則所述VC08的輸出頻率低于所述目標(biāo)頻率。如圖4所 示，需要增強(qiáng)所述DAC7的電壓以提高所述VC08的輸出頻率。所述第二 ALU94通過加入DAC 保留緩存器92的輸出數(shù)據(jù)以及來自第一 ALU93的已減結(jié)果以獲得一新資料。所述發(fā)送回 至DAC保留緩存器92的新數(shù)據(jù)大于自己程序化保留緩存器91傳送的先前數(shù)據(jù)。自所述N2計(jì)數(shù)器11所測(cè)量的結(jié)果總是需要與已程序化保留緩存器91中的值相 比較以檢視VC08的輸出頻率是否達(dá)到所述目標(biāo)頻率。此時(shí)所述DAC7的輸出電壓由于自DAC保留緩存器92的輸出數(shù)據(jù)已由新的較大值 更新而增強(qiáng)。因此，所述VC08開始增強(qiáng)所述輸出頻率。在VC08的輸出頻率安定的后，所述 N2計(jì)數(shù)器11再次開始頻率的測(cè)量。所述N2計(jì)數(shù)器11的結(jié)果由第一 ALU93自保留緩存器 91減去。若此次所述已減結(jié)果為一負(fù)數(shù)，則代表所述VC08的輸出頻率高于所述目標(biāo)頻率。 隨后所述負(fù)數(shù)再次由所述第二 ALU94加至所述DAC保留緩存器92。因此，所述DAC保留緩 存器92獲得一更新的較小的數(shù)據(jù)。結(jié)果，所述DAC7降低其電壓并導(dǎo)致所述VC08減低所述 輸出頻率。重復(fù)上述的程序直到所述N2計(jì)數(shù)器11所測(cè)量的值與已程序化保留緩存器91中 的值吻合。這代表所述VC08的輸出頻率達(dá)到所欲的目標(biāo)頻率。所述N2計(jì)數(shù)器11具有等 于已程序化保留緩存器91中的值的值，且相減的差等于零。由于一零值一直加至所述DAC 保留緩存器92，因此所述DAC保留緩存器92將不會(huì)改變所述所儲(chǔ)存的值。一旦所述VC08 的輸出頻率因任何原因而漂移，上述搜尋程序再次開始修正所述VC08的輸出頻率以吻合 所述目標(biāo)頻率。由于所述DPFL技術(shù)不使用相位檢測(cè)器，所述合成器的輸出頻率與參考頻率無任 何相位關(guān)系。如圖4所示，所述電壓的傳送特征以及所述VC08的頻率為一非線性函數(shù)。然而， 已程序化保留緩存器91與DAC保留緩存器92中的值為線性。欲補(bǔ)償所述VCO的非線性。參閱圖5，根據(jù)本發(fā)明的第二實(shí)施例，所述用于執(zhí)行將線性函數(shù)組件轉(zhuǎn)換為上述 VCO的非線性函數(shù)組件并將頻率轉(zhuǎn)換為電壓的DPFL合成器中包括內(nèi)存、只讀存儲(chǔ)器(ROM) 或是非揮發(fā)性內(nèi)存6，現(xiàn)在所述內(nèi)存取代圖3中所示的頻率電壓轉(zhuǎn)換器95。為清楚解釋根據(jù)本發(fā)明的第二實(shí)施例的DPFL頻率合成器中的所述內(nèi)存6的功能，假設(shè)所述合成器具有為90MHz至IOOMHz的有效作業(yè)范圍，此將套用于整份文件中。在此請(qǐng) 特別注意，此范圍僅為說明的實(shí)例，絕非用以限制本發(fā)明。并假設(shè)以下的條件具真實(shí)性與理想性(1)圖3中的已程序化保留緩存器91為28位寬。(2)圖5中的m計(jì)數(shù)器10的時(shí)基為1秒，以具有IHz分辨率的目的。(3)圖5中的N2計(jì)數(shù)器11亦為28位寬以具有IHz分辨率。(4)圖3中的第一 ALU93以及第二 ALU94為28位寬。(5)圖3中的DAC保留緩存器92為28位寬。(6)圖5中的DAC緩存器為28位寬且DAC7為28位DAC。(7)圖5中的VC08穩(wěn)定于IHz。以下討論中以間距為IHz考慮介于90Mhz至IOOMhz間所有值，換言之 90，000，001,90, 000，002、......100，000，000。所述內(nèi)存6的功能為所述DAC儲(chǔ)存正確值
以驅(qū)動(dòng)所述VCO產(chǎn)生所想要的目標(biāo)頻率。圖3中的所述DAC保留緩存器92的保留/更新端口為設(shè)定為保留模式。所述目標(biāo)頻率的值已程序化至所述已程序化保留緩存器91并傳送至所述DAC保 留緩存器92。由于所述DAC保留緩存器92處于保留模式，所述DAC保留緩存器92的輸出 數(shù)據(jù)將不會(huì)被更新。起初，統(tǒng)將適合的值寫入所述DAC緩存器以驅(qū)動(dòng)VC08至目標(biāo)頻率的鄰 近頻率。于所述VC08安定之后，所述N2計(jì)數(shù)器11測(cè)量所述VC08的輸出頻率。若所述N2 計(jì)數(shù)器11不與已程序化保留緩存器91中的值吻合，則統(tǒng)將以新的值加載DAC7中，且所述 N2計(jì)數(shù)器11重復(fù)上述測(cè)量的程序直到所述N2計(jì)數(shù)器11與已程序化保留緩存器91中的值 吻合。此時(shí)所述DAC7緩存器中的值對(duì)目標(biāo)頻率而言為正確的值。此值以已程序化保留緩 存器91中的值讀取且隨后儲(chǔ)存于內(nèi)存6中作為所述內(nèi)存地址。依序地，所述DAC7中的值改變?yōu)榱硪恢底鳛橐恍碌哪繕?biāo)頻率，且重復(fù)整個(gè)搜尋程 直到找到所有對(duì)自90MHz至IOOMHz的目標(biāo)頻率而言對(duì)的值并將該等值儲(chǔ)存于內(nèi)存6中。所 述頻率合成器中的關(guān)鍵組件為VC0。其將電壓轉(zhuǎn)換為頻率，而所述處理器將所述頻率轉(zhuǎn)換回 電壓以形成回路(LOOP)。重要的是了解所述VCO的電壓/頻率特征。所述處理器自已程 序化目標(biāo)頻率得到第一階信息以及所述VCO的所測(cè)量的輸出頻率。所述目標(biāo)頻率與所述測(cè) 量頻率的差異由所述處理器根據(jù)所述VCO的已知特征轉(zhuǎn)換為一值。此值應(yīng)用于所述DAC7。 所述VCO對(duì)來自所述DAC7的新電壓做出反應(yīng)并改變其輸出頻率。理論上，所述頻率合成器 應(yīng)于已程序化保留緩存器91經(jīng)程序化時(shí)第一次達(dá)到所述目標(biāo)頻率。此時(shí)所述DAC保留緩存器92為設(shè)定于更新模式，且IOOMHz的目標(biāo)頻率的值加載 至已程序化保留緩存器91。所述已程序化保留緩存器91的已儲(chǔ)存的值傳送至所述DAC保 留緩存器92，其令所述內(nèi)存6為DAC7提取正確的值以驅(qū)動(dòng)VC08而產(chǎn)生所想要的100MHz。于一段時(shí)間讓所述VC08安定于IOOMHz的后，90MHz的目標(biāo)頻率的值經(jīng)程序化至已 程序化保留緩存器91。此所述VCO需自IOOMHz安定至90MHz為最糟的情況。所述N2計(jì)數(shù)器11于寫入已程序化保留緩存器91的后、VC08安定之前，立即開始 頻率的測(cè)量。所述測(cè)量結(jié)果儲(chǔ)存為RV1。由于當(dāng)N2計(jì)數(shù)器11開始時(shí)所述VC08尚未安定， 故預(yù)期RVl不為目標(biāo)頻率。在RVl經(jīng)儲(chǔ)存之后，所述N2計(jì)數(shù)器11再次開始第二次的測(cè)量。 第二次測(cè)量的結(jié)果由于VC08應(yīng)于第一次測(cè)量期間安定而應(yīng)為90MHz。
相同的程序以將合成器設(shè)定為IOOMHz自始重復(fù)，待其安定，隨后改變目標(biāo)頻率 至90MHz。此次等待IOys方開始N2計(jì)數(shù)器11。隨后所述程序自始重復(fù)并等待20 μ S、 30 μ s、...直到Ν2計(jì)數(shù)器11測(cè)量到90MHz。此為圖6中所示的VC08安定時(shí)間。另一重要信息為圖6中所示的頻率延續(xù)時(shí)間。為找出所述頻率延續(xù)時(shí)間t3，由計(jì) 算機(jī)或者處理器設(shè)定一時(shí)間延遲，并隨后以所述N2計(jì)數(shù)器檢視輸出頻率。通過增加延遲的 時(shí)間直到所述VC08的輸出頻率漂移出規(guī)格，找出延續(xù)時(shí)間t3。了解所述延續(xù)時(shí)間的目的在 于降低由合成器中數(shù)字部件所衍生出的數(shù)字切換噪音，亦即所述輸出頻率可為延續(xù)所述延 續(xù)時(shí)間以及所述N2計(jì)數(shù)器11可于所述延續(xù)時(shí)間期間關(guān)閉。另一因素為一計(jì)數(shù)時(shí)間t2，其為m計(jì)數(shù)器開始計(jì)數(shù)至N2計(jì)數(shù)器開始計(jì)數(shù)的間的 時(shí)間。此為設(shè)計(jì)者所控制。其通過分辨率需求為一特定合成器做了極佳的決定。事實(shí)上， 多數(shù)的產(chǎn)品并無要求此等的分辨率。使用IHz的分辨率的實(shí)例顯示，理論上是可以達(dá)到IHz的分辨率。實(shí)際上，于 IOOMHz達(dá)到一 IHz的分辨率極度困難。圖7顯示所述分辨率可通過改變所述時(shí)基而調(diào)整。越佳的分辨率，N2計(jì)數(shù)器11的 測(cè)量所需時(shí)間越長(zhǎng)。以IOOMHz為例，對(duì)具有IHz的分辨率的頻率合成器而言，測(cè)量所需時(shí)間 為1秒。對(duì)8Hz的分辨率而言為125毫秒(ms)。對(duì)256Hz的分辨率而言僅需3. 90625ms。 因此當(dāng)所述分辨率的值較大，所述DAC、所有的計(jì)數(shù)器以及ALU寬度亦變?yōu)檩^小。此外，如圖 5所示，使用合理的內(nèi)存大小以儲(chǔ)存所有的頻率值。若所述頻率合成器為一固定式頻率合成器，則內(nèi)存尺寸的大小不大。例如，一頻率 合成器僅于98MHz作業(yè)。若所述VCO自目標(biāo)頻率偏差小于4KHz，則所述內(nèi)存僅需儲(chǔ)存4，096 個(gè)值。若所述頻率合成器為一可變式合成器并具有自90MHz至IOOMHz的范圍，則若所述分 辨率為IHz時(shí)，所述內(nèi)存大小需為一千萬(10百萬)深以及28位寬。若所述分辨率為10Hz， 則所述內(nèi)存深度縮小10倍。參閱圖8，根據(jù)本發(fā)明中第三實(shí)施例的DPFL頻率合成器的功能方塊圖包括所述粗 略內(nèi)存60以及所述微變內(nèi)存61而非圖5中所示的所述內(nèi)存6。所述DPFL頻率合成器進(jìn)一 步包括所述粗略DAC70以及所述微變DAC71，分別連接至所述粗略內(nèi)存60以及所述微變內(nèi) 存61，而非圖5中所示的所述DAC7。包括所述求和(summing)放大器80以將微變DAC71的輸出電壓加至粗略DAC70 的輸出電壓或自粗略DAC70的輸出電壓中減去。所述粗略DAC70的LSB電壓等于所述微變 DAC71的電壓的全尺度減去一個(gè)LSB。假設(shè)所述粗略內(nèi)存60的地址為16位而所述微變內(nèi)存61的地址為12位，上述 90MHz至IOOMHz頻率合成器的實(shí)例顯示，所述微變內(nèi)存61所需深度為4096以儲(chǔ)存各個(gè)粗 略頻率。儲(chǔ)存于所述粗略內(nèi)存60中的頻率的各值為相距4096Hz且第一個(gè)值自90MHz開始。 所述粗略內(nèi)存60為自90MHz至IOOMHz的頻率范圍減小至2442深且16位寬。所述微變內(nèi) 存61則維持相同的一千萬深與12位寬。需要4096微變內(nèi)存位置以支持各個(gè)粗略內(nèi)存位 置。由于僅搜尋2442個(gè)值，故搜尋粗略頻率的值并不困難。然而，搜尋所有所述微變 值需要很長(zhǎng)地時(shí)間，這是由于一個(gè)粗略頻率的所述4096微變位置可能由于VCO傳送特征的 非線性而不與其它粗略頻率的另一 4，096微變位置相同。
一較快找出相異粗略頻率的微變值的方式為如圖10所示，對(duì)相異粗略頻率使用 相異斜率以將4096個(gè)步驟估計(jì)為一線性函數(shù)。此線性近似法可免除冗長(zhǎng)的搜尋時(shí)間。圖9顯示另一個(gè)于FM調(diào)變中使用本發(fā)明的DPFL技術(shù)的優(yōu)點(diǎn)。于圖6中所示的t3 時(shí)間的期間，當(dāng)找出修正并于其漂移之前，所述DAC保留緩存器92的保留/更新輸入端口 為設(shè)定為保留模式。藉此，所述DAC保留緩存器92并無更新并保留相同的地址至內(nèi)存，且所述VC08為 由相同的值所驅(qū)動(dòng)。所述頻率調(diào)變可由于所述調(diào)變放大器81將調(diào)變電壓加入至粗略DAC70 與微變DAC71的總和而于此時(shí)發(fā)生。通過拖延所述DAC保留緩存器92的保留/更新埠，所 述調(diào)變頻率的改變不會(huì)被修正。若所述t2時(shí)間的時(shí)基太長(zhǎng)，則將干擾調(diào)變時(shí)間，并因此所 述t2時(shí)間可于所述調(diào)變時(shí)間的期間被切成小片段，如t2 = t2a+t2b+t2c.......圖10顯示當(dāng)信息已調(diào)變?yōu)檩d波頻率時(shí)的頻率變異。如圖11所示，隨著頻率調(diào)變， 頻率的改變代表聲音音量或者信息量的改變，且所述載波頻率的改變率代表信息的頻率。本發(fā)明透過以上詳細(xì)的說明使所屬技術(shù)領(lǐng)域的技術(shù)人員可更加了解。本發(fā)明具有 三個(gè)主要的特征。首先，根據(jù)本發(fā)明，DPFL技術(shù)的方法僅處理一個(gè)為頻率的變項(xiàng)，但PLL頻率技術(shù)具 有一為相位差且另一為頻率的兩個(gè)變項(xiàng)。不幸地，一個(gè)變項(xiàng)的任何信息并不與其它信息相 關(guān)?？s減至一單一變相的結(jié)果，較能預(yù)料所述合成器的整體功能。由數(shù)字處理技術(shù)對(duì)所述合成器的控制可輕易地通過改變控制算法而訂制為相異 的產(chǎn)品。所述數(shù)字處理技術(shù)可應(yīng)用于不需輸出頻率與參考頻率維持一相位關(guān)為的頻率合成
ο第二，本發(fā)明的DPFL技術(shù)不使用相位檢測(cè)器并且合成器的頻率分辨率為可程序 化。然而，PLL技術(shù)所使用的相位檢測(cè)器具有某些程度的輸入分辨力。第三，本發(fā)明的DPFL技術(shù)不具有一自動(dòng)回饋回路而為等待VCO安定。頻率開始擷 取時(shí)間由處理器所控制。無不明確的頻率被截?cái)X取。于PLL技術(shù)中，即使當(dāng)電荷泵充電時(shí)， VCO輸出分頻器仍持續(xù)地計(jì)數(shù)。因此，當(dāng)電荷泵充電時(shí)，輸出頻率改變，而輸出分頻器可擷取 一些不明確的頻率。前文為針對(duì)本發(fā)明的較佳實(shí)施例為本發(fā)明的技術(shù)特征進(jìn)行具體的說明，唯熟悉此 項(xiàng)技術(shù)的人士當(dāng)可在不脫離本發(fā)明的精神與原則下對(duì)本發(fā)明進(jìn)行變更與修改，而該等變更 與修改，皆應(yīng)涵蓋于如下申請(qǐng)專利范圍所界定的范疇中。
權(quán)利要求
一種具有一作為一輸入信號(hào)的參考頻率以及一作為一輸出信號(hào)的輸出頻率的頻率合成器，該頻率合成器包括一N1計(jì)數(shù)器，其用于將該參考頻率除以N1的數(shù)目并傳遞一賦能信號(hào)；一N2計(jì)數(shù)器，其用于接收該賦能信號(hào)、當(dāng)該賦能信號(hào)有效時(shí)，以N2的數(shù)目計(jì)數(shù)該輸出頻率，并傳遞一數(shù)字輸出數(shù)據(jù)；一處理器，其用于接收該N2計(jì)數(shù)器的該輸出數(shù)據(jù)并傳遞一數(shù)字輸出數(shù)據(jù)；一數(shù)字模擬轉(zhuǎn)換器(DAC)，其用于接收并轉(zhuǎn)換該處理器的該輸出資料，并傳遞一模擬輸出信號(hào)；以及一電壓控制振蕩器(VCO)，其用于接收該數(shù)字模擬轉(zhuǎn)換器的該輸出信號(hào)并傳遞該輸出頻率；其特征在于，該數(shù)字模擬轉(zhuǎn)換器包括一數(shù)字模擬轉(zhuǎn)換器緩存器，其用于儲(chǔ)存該處理器的該輸出數(shù)據(jù)以使該數(shù)字模擬轉(zhuǎn)換器產(chǎn)生該輸出信號(hào)。
2.如權(quán)利要求1所述的頻率合成器，其特征在于，該處理器包括一已程序化保留緩存器，其用于儲(chǔ)存一由一外接控制裝置所程序化的目標(biāo)頻率并傳遞 一輸出數(shù)據(jù)；一數(shù)字模擬轉(zhuǎn)換器保留緩存器，其用于接收該已程序化保留緩存器的該輸出數(shù)據(jù)，傳 遞一耦合至該處理器的該輸出數(shù)據(jù)的輸出數(shù)據(jù)；一第一算數(shù)邏輯單元(ALU)，其用于將該N2計(jì)數(shù)器的該輸出數(shù)據(jù)自該已程序化保留緩 存器的該輸出數(shù)據(jù)減去，并傳遞一輸出數(shù)據(jù)；以及一第二算數(shù)邏輯單元，其用于將該數(shù)字模擬轉(zhuǎn)換器保留緩存器的該輸出數(shù)據(jù)加至該 第一算數(shù)邏輯單元的該輸出數(shù)據(jù)，并傳遞一耦合至該數(shù)字模擬轉(zhuǎn)換器保留緩存器的輸出數(shù) 據(jù)；其中該數(shù)字模擬轉(zhuǎn)換器保留緩存器進(jìn)一步包括一輸入保留/更新端口，以將該數(shù)字模 擬轉(zhuǎn)換器保留緩存器設(shè)定為一保留或更新模式；以及該數(shù)字模擬轉(zhuǎn)換器保留緩存器的該輸 出數(shù)據(jù)于該保留模式中無改變。
3.如權(quán)利要求ι所述的頻率合成器，其中該m計(jì)數(shù)器為一固定式計(jì)數(shù)器。
4.如權(quán)利要求ι所述的頻率合成器，其中該m計(jì)數(shù)器為一可程序化計(jì)數(shù)器。
5.一種具有一作為一輸入信號(hào)的參考頻率以及一作為一輸出信號(hào)的輸出頻率的頻率 合成器，該頻率合成器包括一 Ni計(jì)數(shù)器，其用于將該參考頻率除以m的數(shù)目并傳遞一賦能信號(hào)； 一 N2計(jì)數(shù)器，其用于自該m計(jì)數(shù)器接收該賦能信號(hào)、當(dāng)該賦能信號(hào)有效時(shí)，將該輸出 頻率除以N2的數(shù)目，并傳遞一輸出數(shù)據(jù)；一處理器，其用于接收該N2計(jì)數(shù)器的該輸出數(shù)據(jù)并傳遞一輸出數(shù)據(jù)； 一內(nèi)存，其用于接收該處理器的該輸出數(shù)據(jù)并傳遞一輸出數(shù)據(jù)； 一數(shù)字模擬轉(zhuǎn)換器(DAC)，其用于接收并轉(zhuǎn)換該內(nèi)存的該輸出數(shù)據(jù)，并傳遞一模擬輸出 信號(hào)；以及一電壓控制振蕩器(VCO)，其用于接收該數(shù)字模擬轉(zhuǎn)換器的該輸出信號(hào)并傳遞該輸出頻率；其特征在于，該數(shù)字模擬轉(zhuǎn)換器包括一數(shù)字模擬轉(zhuǎn)換器緩存器，其用于儲(chǔ)存該內(nèi)存的該輸出數(shù)據(jù)以使該數(shù)字模擬轉(zhuǎn)換器產(chǎn)生該輸出信號(hào)。
6.如權(quán)利要求5所述的頻率合成器，其特征在于，該處理器包括一已程序化保留緩存器，其用于儲(chǔ)存一由一外接控制裝置所程序化的目標(biāo)頻率并傳遞 一輸出數(shù)據(jù)；一數(shù)字模擬轉(zhuǎn)換器保留緩存器，其用于接收該已程序化保留緩存器的該輸出數(shù)據(jù)，并 傳遞一耦合至該處理器的該輸出信號(hào)的輸出數(shù)據(jù)；一第一算數(shù)邏輯單元(ALU)，其用于將該N2計(jì)數(shù)器的該輸出數(shù)據(jù)自該已程序化保留緩 存器的該輸出數(shù)據(jù)減去，并傳遞一輸出數(shù)據(jù)；以及一第二算數(shù)邏輯單元，其用于將該數(shù)字模擬轉(zhuǎn)換器保留緩存器的該輸出數(shù)據(jù)加至該第 一算數(shù)邏輯單元的該輸出數(shù)據(jù)，并傳遞一輸出數(shù)據(jù)至該數(shù)字模擬轉(zhuǎn)換器保留緩存器；其中該數(shù)字模擬轉(zhuǎn)換器保留緩存器進(jìn)一步包括一輸入保留/更新端口，以將該數(shù)字模 擬轉(zhuǎn)換器保留緩存器設(shè)定為一保留或更新模式；以及該數(shù)字模擬轉(zhuǎn)換器保留緩存器的該輸 出數(shù)據(jù)于該保留模式中無改變。
7.如權(quán)利要求6所述的頻率合成器，其特征在于，該數(shù)字模擬轉(zhuǎn)換器保留緩存器初始 設(shè)定為該保留模式，該內(nèi)存的該輸出數(shù)據(jù)無改變?cè)摂?shù)字模擬轉(zhuǎn)換器緩存器，且該外接控制 裝置寫入一初始值至該數(shù)字模擬轉(zhuǎn)換器緩存器作為該目標(biāo)頻率；所述數(shù)字模擬轉(zhuǎn)換器產(chǎn)生該輸出信號(hào)，而該電壓控制振蕩器產(chǎn)生該輸出頻率； 所述輸出頻率由該N2計(jì)數(shù)器劃分與計(jì)數(shù)以產(chǎn)生該輸出數(shù)據(jù)作為該輸出頻率的一測(cè)量 頻率；該N2計(jì)數(shù)器的該測(cè)量頻率為由該外接控制裝置所檢視，若該輸出頻率與儲(chǔ)存于該已 程序化保留緩存器中作為該目標(biāo)頻率的該值吻合；耦合至該內(nèi)存的該數(shù)字模擬轉(zhuǎn)換器保留緩存器的該輸出數(shù)據(jù)當(dāng)該N2計(jì)數(shù)器的該輸出 信號(hào)改變時(shí)，由于該數(shù)字模擬轉(zhuǎn)換器保留緩存器為處于該保留模式中而無改變；該數(shù)字模擬轉(zhuǎn)換器緩存器持續(xù)自該外接控制裝置加載一新數(shù)據(jù)，且該數(shù)字模擬轉(zhuǎn)換 器、電壓控制振蕩器以及該N2計(jì)數(shù)器執(zhí)行該相同程序直到該輸出頻率與儲(chǔ)存于該已程序 化保留緩存器中的該值吻合；該數(shù)字模擬轉(zhuǎn)換器緩存器由該外接控制裝置所提取以獲得一頻率修正數(shù)據(jù)； 該處理器的該輸出資料為耦合至該內(nèi)存以作為該內(nèi)存的一內(nèi)存地址，該頻率修正數(shù)據(jù) 為該內(nèi)存的一內(nèi)存寫入數(shù)據(jù)，且該內(nèi)存為由該外接控制裝置以該內(nèi)存地址與該內(nèi)存寫入數(shù) 據(jù)所寫入；以及該數(shù)字模擬轉(zhuǎn)換器保留緩存器于所有頻率修正數(shù)據(jù)均儲(chǔ)存于該內(nèi)存之后設(shè)定為該更 新模式，該數(shù)字模擬轉(zhuǎn)換器緩存器為由該內(nèi)存的該輸出數(shù)據(jù)所更新，以及由該電壓控制振 蕩器所產(chǎn)生的該輸出頻率與由該外接控制裝置于該目標(biāo)頻率該已程序化保留緩存器中所 規(guī)定的該目標(biāo)頻率吻合。
8.如權(quán)利要求7所述的頻率合成器，其中該內(nèi)存與該數(shù)字模擬轉(zhuǎn)換器為由一粗略內(nèi) 存、一粗略數(shù)字模擬轉(zhuǎn)換器、一微變內(nèi)存、一微變量位模擬轉(zhuǎn)換器以及一求和放大器所取 代；該粗略內(nèi)存自該處理器接收該輸出信號(hào)并傳遞一耦合至該粗略數(shù)字模擬轉(zhuǎn)換器的輸 出信號(hào)；該微變內(nèi)存自該處理器接收該輸出信號(hào)并傳遞一耦合至該微變數(shù)位模擬轉(zhuǎn)換器的輸 出信號(hào)；該粗略數(shù)字模擬轉(zhuǎn)換器傳遞一耦合至該求和放大器的輸出信號(hào)； 該微變數(shù)位模擬轉(zhuǎn)換器傳遞一耦合至該求和放大器的輸出信號(hào)； 一該粗略數(shù)字模擬轉(zhuǎn)換器的最低有效位(LSB)電壓等于該微變量位模擬轉(zhuǎn)換器的一 全尺度減去一個(gè)最低有效位；該求和放大器自該粗略數(shù)字模擬轉(zhuǎn)換器與該微變數(shù)位模擬轉(zhuǎn)換器接收與加總該等輸 出信號(hào)以獲得一加總信號(hào)，該加總信號(hào)為經(jīng)放大，且該求和放大器傳遞一耦合至該電壓控 制振蕩器的輸出信號(hào)。
9.如權(quán)利要求7所述的頻率合成器，其中該內(nèi)存與該數(shù)字模擬轉(zhuǎn)換器為由一粗略內(nèi) 存、一粗略數(shù)字模擬轉(zhuǎn)換器、一微變內(nèi)存、一微變量位模擬轉(zhuǎn)換器、一求和放大器以及一調(diào) 變放大器所取代；該粗略內(nèi)存自該處理器接收該輸出信號(hào)并傳遞一耦合至該粗略數(shù)字模擬轉(zhuǎn)換器的輸 出信號(hào)；該微變內(nèi)存自該處理器接收該輸出信號(hào)并傳遞一耦合至該微變數(shù)位模擬轉(zhuǎn)換器的輸 出信號(hào)；該粗略數(shù)字模擬轉(zhuǎn)換器傳遞一耦合至該求和放大器的輸出信號(hào)； 該微變數(shù)位模擬轉(zhuǎn)換器傳遞一耦合至該求和放大器的輸出信號(hào)； 該粗略數(shù)字模擬轉(zhuǎn)換器的一最低有效位電壓等于該微變量位模擬轉(zhuǎn)換器的一全尺度 減去一個(gè)最低有效位；該求和放大器自該粗略數(shù)字模擬轉(zhuǎn)換器與該微變數(shù)位模擬轉(zhuǎn)換器接收與加總該等輸 出信號(hào)以獲得一加總信號(hào)，該加總信號(hào)為經(jīng)放大，且該求和放大器傳遞一耦合至該調(diào)變放 大器的輸出信號(hào)；該調(diào)變放大器加總并放大該求和放大器的該輸出信號(hào)與一調(diào)變信息信號(hào)，以產(chǎn)生一耦 合至該電壓控制振蕩器的輸出信號(hào)；該數(shù)字模擬轉(zhuǎn)換器保留緩存器為于該電壓控制振蕩器安定之后、該輸出頻率漂移之前 設(shè)定為該保留模式以維持該加總信號(hào)、以及由該調(diào)變信息信號(hào)所調(diào)變的該電壓控制振蕩器 的該輸出頻率。
10.如權(quán)利要求9所述的頻率合成器，其中該數(shù)字模擬轉(zhuǎn)換器保留緩存器的該輸入保留/更新埠于一延續(xù)時(shí)間的期間內(nèi)，當(dāng)找出 修正并于其漂移之前，設(shè)定為保留模式；該數(shù)字模擬轉(zhuǎn)換器保留緩存器，無更新并保留相同的地址至內(nèi)存； 該電壓控制振蕩器為由相同的模擬輸出信號(hào)所驅(qū)動(dòng)；該調(diào)變放大器將調(diào)變電壓加入至粗略數(shù)字模擬轉(zhuǎn)換器與微變數(shù)位模擬轉(zhuǎn)換器的總和 而調(diào)變頻率，而拖延所述數(shù)字模擬轉(zhuǎn)換器保留緩存器的輸入保留/更新埠，所述調(diào)變頻率 的改變不會(huì)被修正；以及該W計(jì)數(shù)器開始計(jì)數(shù)至該N2計(jì)數(shù)器開始計(jì)數(shù)之間的時(shí)間為一計(jì)數(shù)時(shí)間，該計(jì)數(shù)時(shí)間 可于所述調(diào)變時(shí)間的期間被切成小片段。
11.一種用于建構(gòu)一具有一附計(jì)數(shù)器、一N2計(jì)數(shù)器、一處理器、一數(shù)字模擬轉(zhuǎn)換器以及一電壓控制振蕩器的頻率合成器的方法，該方法包括步驟輸入一參考頻率至該m計(jì)數(shù)器作為該頻率合成器的一時(shí)基； 通過將該參考頻率除以m的數(shù)目驅(qū)動(dòng)該m計(jì)數(shù)器以產(chǎn)生一賦能信號(hào)； 當(dāng)該賦能信號(hào)為有效時(shí)，通過將該電壓控制振蕩器的一輸出頻率除以N2的數(shù)目驅(qū)動(dòng) 該N2計(jì)數(shù)器以產(chǎn)生一耦合至該處理器的輸出數(shù)據(jù)；驅(qū)動(dòng)該處理器以產(chǎn)生一耦合至該數(shù)字模擬轉(zhuǎn)換器的一數(shù)字模擬轉(zhuǎn)換器緩存器的輸出 數(shù)據(jù)；通過該數(shù)字模擬轉(zhuǎn)換器緩存器的該輸出數(shù)據(jù)驅(qū)動(dòng)該數(shù)字模擬轉(zhuǎn)換器以產(chǎn)生一耦合至 一電壓控制振蕩器的模擬輸出信號(hào)；以及驅(qū)動(dòng)該電壓控制振蕩器以產(chǎn)生耦合至該N2計(jì)數(shù)器的該輸出頻率。
全文摘要
揭露一頻率合成器及使用數(shù)字處理頻率回路的架構(gòu)建構(gòu)該頻率合成器的一方法。具有數(shù)字處理頻率回路架構(gòu)的數(shù)字處理頻率回路頻率合成器包括參考分頻器計(jì)數(shù)器、輸出分頻計(jì)數(shù)器、處理器、內(nèi)存、數(shù)字模擬轉(zhuǎn)換器以及電壓控制振蕩器。該方法使用處理器以執(zhí)行信號(hào)處理以于頻域中修正電壓控制振蕩器的輸出頻率。內(nèi)存儲(chǔ)存電壓控制振蕩器的非線性特征并提供頻率至電壓的轉(zhuǎn)換，使該頻率合成器可充分被控制，于處理期間無擷取不明確的頻率，并且該頻率合成器的頻率分辨率為可程序化。
文檔編號(hào)H03L7/18GK101997544SQ20091016208
公開日2011年3月30日 申請(qǐng)日期2009年8月11日 優(yōu)先權(quán)日2009年8月11日
發(fā)明者張周昌茂, 張昌武, 德瑞·麥嘉成 申請(qǐng)人:張昌武;張周昌茂;德瑞·麥嘉成