專利名稱：信號頻率改變電路及其頻率改變方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，尤其涉及一種信號頻率改變電路及其頻率改變 方法。
背景技術(shù)：
半導(dǎo)體集成電路需要其頻率高于從外部控制器所提供的時鐘信號的頻率的時鐘 信號，以便測試其工作。半導(dǎo)體測試設(shè)備沒有提供具有高頻率以便測試半導(dǎo)體集成電路的適當(dāng)時鐘信號。因此，在半導(dǎo)體集成電路內(nèi)部提供了信號頻率改變電路，用于把從外部提供的時 鐘信號的頻率例如改變?yōu)閮杀额l率那么高。圖1是依照在現(xiàn)有技術(shù)中公知的一個例子的信號頻率改變電路1的電路圖，并且 圖2是依照在現(xiàn)有技術(shù)中公知的另一例子的信號頻率改變電路10的框圖。如圖1所示，依照現(xiàn)有技術(shù)的信號頻率改變電路1包括延遲器件‘DLY’和異或門 iXORl'ο在圖1中所示出的信號頻率改變電路1對時鐘信號‘CLK’和延遲器件‘DLY’的輸 出信號‘A’執(zhí)行XOR操作，以便生成其頻率為時鐘信號‘CLK’頻率兩倍的輸出信號‘OUT’。如圖2所示，依照現(xiàn)有技術(shù)的另一實施例的信號頻率改變電路10包括計數(shù)器11、 振蕩器12和邏輯電路13。在圖2所示出的信號頻率改變電路10中，振蕩器12生成與時鐘信號‘CLK’相比 具有更高頻率的振蕩信號(OSC)，以及計數(shù)器11進(jìn)行計數(shù)并且輸出振蕩信號‘05C’。而且， 邏輯電路13使用計數(shù)器11的輸出來生成其周期與時鐘信號‘CLK’的一個周期的一半相對 應(yīng)的輸出信號‘OUT’，即其頻率為時鐘信號‘CLK’頻率的兩倍。盡管依照現(xiàn)有技術(shù)的信號頻率改變電路1的結(jié)構(gòu)簡單，不過由于輸出信號‘OUT’ 的占空度依照延遲器件‘DLY’而顯著地波動，這增加了出現(xiàn)占空度錯誤的概率，所以可能出 現(xiàn)問題。例如，時鐘信號‘CLK’的占空度錯誤可能由于在輸出信號‘OUT’的上升沿中的抖 動而出現(xiàn)。此外，由于依照振蕩器12的工作而增加了電流消耗，并且依照計數(shù)器11的輸出信 號的位數(shù)的增加而增加了電路面積，所以依照現(xiàn)有技術(shù)的信號頻率改變電路10可能會有 問題。

發(fā)明內(nèi)容
這里描述了能夠使占空度錯誤最小化并且減少電流消耗的信號頻率改變電路及其頻率改變方法。在一個實施例中，依照實施例的信號頻率改變電路包括延遲線，配置為對應(yīng)于延 遲控制信號把時鐘信號延遲第一延遲時間以便生成延遲信號，并且把時鐘信號延遲小于第 一延遲時間的第二延遲時間以便生成預(yù)頻率改變時鐘信號；檢測器，配置為使用延遲信號 來檢測時鐘信號的具體相位以便生成鎖相完成信號；控制器，配置為使用在鎖相完成信號 的激活時間點之前所提供的時鐘信號來順序地移位延遲控制信號和多路復(fù)用控制信號；多 路復(fù)用部件，配置為響應(yīng)于多路復(fù)用控制信號來選擇并輸出預(yù)頻率改變時鐘信號之一；和 輸出部件，配置為使用時鐘信號和多路復(fù)用部件的輸出信號來生成其頻率被改變?yōu)椴煌?時鐘信號的頻率的頻率改變時鐘信號。在另一實施例中，依照實施例的信號頻率改變電路包括延遲線，包括均具有邏輯 器件的鏈結(jié)構(gòu)的多個延遲單元，通過響應(yīng)于延遲控制信號而被激活的延遲單元來延遲時鐘 信號以便生成延遲信號，并且輸出在多個延遲單元的邏輯器件的鏈結(jié)構(gòu)中與單位延遲時間 的一半對應(yīng)的邏輯器件的輸出信號來作為預(yù)頻率改變時鐘信號；檢測器，使用延遲信號來 檢測時鐘信號的具體相位并且生成鎖相完成信號；控制器，使用在鎖相完成信號的激活時 間點之前所提供的時鐘信號來順序地移位延遲控制信號和多路復(fù)用控制信號；多路復(fù)用部 件，響應(yīng)于多路復(fù)用控制信號來選擇并輸出預(yù)頻率改變時鐘信號之一；和輸出部件，使用時 鐘信號和多路復(fù)用部件的輸出信號來生成其頻率被改變?yōu)椴煌跁r鐘信號的頻率的頻率 改變時鐘信號。在又一實施例中，信號頻率改變電路的頻率改變方法是具有多個延遲單元的信號 頻率改變電路的頻率改變方法，所述延遲單元把輸入信號延遲單位延遲時間并輸出。信號 頻率改變電路的頻率改變方法包括通過經(jīng)由多個延遲單元延遲外部時鐘信號來生成第一 延遲信號，并且通過經(jīng)由多個延遲單元中的每個把外部時鐘信號延遲與單位延遲時間相比 減少預(yù)定比率的延遲時間來生成第二延遲信號；以及在第二延遲信號當(dāng)中選擇與預(yù)定相位 差在外部時鐘信號和第一延遲信號之間生成的時間點相對應(yīng)的第二延遲信號，并且通過組 合所選的第二延遲信號和外部時鐘信號來改變外部時鐘信號的頻率。下面在“具體實施方式
”中描述這些及其它特征、方面和實施例。


結(jié)合附圖來描述特征、方面和實施例，其中圖1是依照現(xiàn)有技術(shù)一個例子的信號頻率改變電路1的電路圖；圖2是依照現(xiàn)有技術(shù)另一例子的信號頻率改變電路10的框圖；圖3是依照實施例的信號頻率改變電路100的框圖；圖4是圖3的延遲線120的電路圖；圖5是圖3的控制器150的電路圖；圖6是圖3的控制器150的輸出波形圖；和圖7是依照實施例的信號頻率改變電路100的輸出波形圖。
具體實施例方式以下，將參考附圖詳細(xì)描述優(yōu)選實施例。圖3是依照實施例的信號頻率改變電路100的框圖。如圖3所示，依照實施例的信號頻率改變電路100包括輸入部件110、延遲線120、 檢測器130、分頻器140、控制器150、多路復(fù)用部件160和輸出部件170。
輸入部件110包括第一與門‘AND11，和第二與門‘AND12，由于電源電壓‘VDD’被施加到第一輸入端子，所以向第一與門‘AND11’提供通過 第二輸入端子輸入到延遲線120的時鐘信號‘CLK’作為第一輸入信號‘CLKI’。第二與門‘AND12’可以響應(yīng)于鎖相完成信號‘LOCK’來向檢測器130傳送或中斷時 鐘信號‘CLK’。換句話說，當(dāng)在高電平使鎖相完成信號‘LOCK’去激活時，第二與門‘AND12’ 把第二輸入信號‘CLKI2’傳送到檢測器130作為時鐘信號‘CLK’。當(dāng)在低電平激活鎖相完 成信號‘LOCK’時，第二與門‘AND12’通過把第二輸入信號‘CLKI2’鎖定到低電平來中斷向 檢測器130輸入時鐘信號‘CLK’。依照電路設(shè)計方案可以有選擇地使用第一與門‘AND11’(其是虛設(shè)器件)。換句話 說，優(yōu)選地是，時鐘信號‘CLK’輸入到延遲線120時的時間點與時鐘信號‘CLK’輸入到檢測 器130時的時間點相匹配。因此，為了匹配時鐘信號‘CLK’的輸入時間點，第一與門‘AND11’ 被配置為具有與第二與門‘AND12’的延遲時間相同的信號延遲時間。因而，就時間點而言， 第一輸入信號‘CLKI’和第二輸入信號‘CLKI2’可以被認(rèn)為是相同的信號。延遲線120接收第一輸入信號‘CLKI’和延遲控制信號‘SEL<0:n>’，并且輸出延遲 信號‘CLK0’和預(yù)頻率改變時鐘信號‘Μ<0:η>’。延遲信號‘CLK0’是通過延遲線120把第一輸入信號‘CLKI’延遲對應(yīng)于延遲控制 信號‘SEL<0:n>’的時間的信號。檢測器130優(yōu)選可以被配置為觸發(fā)電路，并且響應(yīng)于復(fù)位信號‘RST’被初始化。檢測器130按照延遲信號‘CLK0’的上升沿來檢測第二輸入信號‘CLKI2，的下降 沿，以便在低電平激活鎖相完成信號‘LOCK’。分頻器140劃分第二輸入信號‘CLKI2，以便生成劃分的時鐘信號‘CLK_DIV’?？刂破?50使用劃分的時鐘信號‘CLK_DIV’來生成延遲控制信號‘SEL<0:n>’和 多路復(fù)用控制信號‘c<0:n>’。多路復(fù)用部件160響應(yīng)于多路復(fù)用控制信號‘C<0:n>’來選擇并輸出預(yù)頻率改變 時鐘信號‘Μ<0:η>’之一。例如，當(dāng)多路復(fù)用控制信號‘C<n>’被激活時，多路復(fù)用部件160 選擇并輸出預(yù)頻率改變時鐘信號‘M<n>’。輸出部件170包括復(fù)制物延遲部件171和異或門‘X0R11’。復(fù)制物延遲部件171是延遲器件，其被配置為具有按照建模延遲時間的延遲時 間，所述建模延遲時間用于建模實施例的信號頻率改變電路的內(nèi)部延遲時間。即，從輸入第 一輸入信號‘CLKI’到生成多路復(fù)用部件160的輸出信號的延遲時間。復(fù)制物延遲部件171 把第一輸入信號‘CLKI’延遲建模延遲時間，以便生成輸出信號‘CLK_RD’。異或門‘X0R11，對復(fù)制物延遲部件171的輸出信號‘CLK_RD，和多路復(fù)用部件160 的輸出信號執(zhí)行異或操作，以便輸出頻率改變時鐘信號‘CLKFC’。圖4是圖3的延遲線120的電路圖。
如圖4所示，延遲線120包括與非門‘ND10，和多個延遲單元‘DC0到DCn，。由于經(jīng)由延遲線120的延遲信號‘CLK0’相對于第一輸入信號‘CLKI’具有反向的 相位，于是與非門‘ND10’被配置為把延遲信號‘CLK0’的相位再次反向，以便恢復(fù)原始相 位。 延遲控制信號‘SEL<0:n>’被逐位輸入到多個延遲單元‘DC0到DCn’，并且預(yù)頻率 改變時鐘信號‘Μ<0:η>’分別從多個延遲單元‘DC0到DCn’中的每個被逐位輸出。延遲控 制信號‘SEL<0:n>’是用于確定多個延遲單元‘DC0到DCn’中的每個是否被激活的信號。多個延遲單元‘DC0到DCn’優(yōu)選可以被配置為相同的。除別的以外，回顧一個延遲 單元‘DC0’的配置，它基本上具有與非門鏈結(jié)構(gòu)。換句話說，延遲單元被配置為鏈結(jié)構(gòu)的多 個與非門iNDll到ND13，和反相器iIViro第一輸入信號iCLKI'被施加到與非門iNDll' 的兩個輸入端子之一并且延遲控制信號‘SEL<0>’被施加到其另一個。由于延遲單元‘DC0’ 被設(shè)置為默認(rèn)工作狀態(tài)，所以施加電源電壓‘VDD’作為延遲控制信號‘SEL<0>’。與非門 iNDll'的輸出信號由于多路復(fù)用控制信號‘C<0>’被輸出。實施例是用于改變并輸出時鐘信號‘CLK’的頻率的電路。特別地是，所述實施例 被配置為輸出頻率改變時鐘信號‘CLKFC’，其頻率為時鐘信號‘CLK’的頻率的兩倍。為了使頻率改變時鐘信號‘CLKFC’具有為時鐘信號‘CLK’頻率兩倍的頻率，預(yù)頻 率改變時鐘信號‘M<0>’的延遲時間應(yīng)當(dāng)被設(shè)置為單位延遲時間的一半，即延遲單元‘DC0’ 的延遲時間的一半。因此，在用于配置延遲單元‘DC0，的多個與非門‘ND11到ND13，當(dāng)中 具有對應(yīng)于單位延遲時間一半的延遲時間的任何一個與非門中，輸出預(yù)頻率改變時鐘信號 ‘M<0>’。在圖4的實施例中，描述了與非門‘ND11’的輸出信號被輸出作為預(yù)頻率改變時鐘 信號‘M<0>’的例子。如上所述，所述實施例可以在預(yù)頻率改變時鐘信號‘M<0>’的延遲時間對應(yīng)于單位 延遲時間一半時，通過改變延遲單元‘DC0，的電路即控制多個與非門‘ND11至ND13，的大 小，來輸出其它與非門‘ND12和ND13’的輸出作為預(yù)頻率改變時鐘信號‘M<0>’。當(dāng)然，延遲 單元被配置為除與非門之外的其它邏輯器件的情況被預(yù)想為遵循上述原理。從而，預(yù)頻率改變時鐘信號‘Μ<0:η>’具有與在多個延遲單元‘DC0到DCn，當(dāng)中 被激活的延遲單元的總延遲時間的一半相對應(yīng)的延遲時間。例如，預(yù)頻率改變時鐘信號 ‘M<n>’具有對應(yīng)于多個延遲單元‘DC0到DCn’全部的延遲時間一半的延遲時間。圖5是圖3的控制器150的電路圖。如圖5所示，控制器150包括移位寄存器151和延遲控制信號生成器152。移位寄存器151可以包括多個反相器‘IV21和IV22，、與非門‘ND21，和多個觸發(fā) 電路‘FF0到FFn，。延遲控制信號生成器152可以由多個NOR門‘NR30_0到NR30_n-l，和多個反相器 ‘IV30_0 到 IV30_n-2，來配置。圖6是圖3的控制器150的輸出波形圖。如圖6所示，移位寄存器151響應(yīng)于劃分的時鐘信號‘CLK_DIV’來變換電源電壓 iVDD'的電平，以便生成多路復(fù)用控制信號‘C<0:n>’。當(dāng)在高電平激活多路復(fù)用控制信號 ‘C<0:n>’的最高有效位‘C<n>’時，移位寄存器151中斷劃分的時鐘信號‘CLK_DIV’的輸 入，以便停止電源電壓‘VDD’變換操作。
延遲控制信號生成器152按照位的序列、以兩位來組合多路復(fù)用控制信號 ‘C<0:n-1>’，以便生成延遲控制信號‘SEL<l:n>’，如圖6所示。然而，通過多路復(fù)用控制信 號‘C<0>’的組合來生成延遲控制信號‘SEL<1>’。例如，地電壓‘VSS’和多路復(fù)用控制信號 ‘C<0>’被異或以便生成延遲控制信號‘SEL<1>’，并且多路復(fù)用控制信號‘C<0>’和后續(xù)序 列的多路復(fù)用控制信號‘C<1>’被異或以便生成延遲控制信號‘SEL<2>’。下面將描述如上配置的依照實施例的信號頻率改變電路100的工作。鎖相完成信號‘LOCK’是在初始工作狀態(tài)中在高電平未被激活的狀態(tài)。因此，從第 二與門‘AND12’輸出的第二輸入信號‘CLKI2’被輸入到檢測器130和分頻器140。圖4的延遲線120把第一輸入信號‘CLKI，延遲按照延遲控制信號‘SEL<0:n>，的 初始值被激活的延遲單元(例如，iDCO')的延遲時間并且輸出延遲信號‘CLK0’。此時，延 遲控制信號‘SEL<0:n>’的初始值只激活在所有信號位中的‘SEL<0>’。如圖6所示，圖5的控制器150按照從分頻器140所生成的劃分的時鐘信號 ‘CLK-DIV’來順序地移位多路復(fù)用控制信號‘C<0:n>’和延遲控制信號‘SEL<0:n>’。同時，檢測器130按照從延遲線120所輸出的延遲信號‘CLK0’的上升沿來檢測第 二輸入信號‘CLKI2，的下降沿。增加按照順序激活的延遲控制信號‘SEL<0:n>’被激活的延遲單元的數(shù)目，從而增 加延遲線120的延遲時間。圖7是依照實施例的信號頻率改變電路100的輸出波形圖。如圖7所示，逐漸地增加延遲信號‘CLK0’的延遲時間，并且檢測器130在預(yù)定的 時間點檢測第二輸入信號‘CLKI2’的下降沿以便在低電平激活鎖相完成信號‘LOCK’。由于在低電平激活鎖相完成信號‘LOCK’，所以第二與門‘AND12’把第二輸入信號 ‘CLKI2’鎖定在低電平，由此中斷時鐘信號‘CLK’向檢測器130和分頻器140的輸入。由于在低電平鎖定第二輸入信號‘CLKI2’，所以檢測器130把鎖相完成信號 ‘LOCK’維持在低電平，并且控制器150停止多路復(fù)用控制信號‘C<0:n>’和延遲控制信號 ‘SEL<0:n>，的移位操作。例如，假定控制器150處于激活多路復(fù)用控制信號‘C<4>’的狀態(tài)，并且假定延遲 控制信號‘SEL<4>’處于在低電平激活鎖相完成信號‘LOCK’的時間點，于是多路復(fù)用控制 信號‘C<5:n>，和延遲控制信號‘SEL<5:n>，不被激活。多路復(fù)用部件160響應(yīng)于激活的多路復(fù)用控制信號‘C<4>’而在預(yù)頻率改變時鐘 信號‘Μ<0:η>’當(dāng)中選擇并輸出預(yù)頻率改變時鐘信號‘M<4>’。此時，通過在激活的延遲單元‘DC0到DC4’當(dāng)中的延遲單元‘DC4’所輸出的預(yù)頻 率改變時鐘信號‘M<4>’的延遲時間與響應(yīng)于延遲控制信號‘SEL<4>’的激活而經(jīng)由延遲單 元‘DC0到DC4’的第一輸入信號‘CLKI’的延遲時間的一半相對應(yīng)。輸出部件170的異或門‘X0R11，對預(yù)頻率改變時鐘信號‘M<4>，和通過復(fù)制物延 遲部件171被延遲建模延遲時間的第一輸入信號執(zhí)行異或操作，以便輸出頻率改變時鐘信 號‘CLKFC’，如圖7所示。此時，預(yù)頻率改變時鐘信號‘M<4>’和復(fù)制物延遲部件171的輸出 信號‘CLK_RD’的相位差對應(yīng)于輸出信號‘CLK_RD’周期的1/4。因此，當(dāng)預(yù) 頻率改變時鐘信 號‘M<4>’和輸出信號‘CLK_RD’被異或時，那么可以生成其頻率為時鐘信號‘CLK’的頻率 兩倍的頻率改變時鐘信號‘CLKFC’。
如圖7所示，可以理解，在于低電平去激活鎖相完成信號‘LOCK’之后，可以生成頻 率改變時鐘信號‘CLKFC’，其具有為第一輸入信號‘CLKI’兩倍的頻率以及恒定的占空度。
本發(fā)明使用了通過延遲線120和檢測器130來檢測第一輸入信號‘CLKI’和延遲 信號‘CLK0’具有剛好彼此相反的相位時的時間點的方案。因此，可以生成頻率改變時鐘信 號‘CLKFC’，其具有為時鐘信號頻率兩倍的頻率并且具有統(tǒng)一的占空度，而不考慮時鐘信號 ‘CLK，的頻率。盡管以上實施例描述了用于把輸入信號的頻率改變?yōu)閮杀赌敲锤叩念l率的實施 例，不過實施例并不局限于此。上述實施例的工作原理為預(yù)頻率改變時鐘信號‘M<0>’的 延遲時間應(yīng)當(dāng)被設(shè)置為單位延遲時間的一半，即延遲單元‘DC0’的延遲時間的一半，以便頻 率改變時鐘信號‘CLKFC’具有為時鐘信號頻率兩倍的頻率。根據(jù)上述實施例可以理解，可 以通過改變延遲線120的設(shè)計而使用不同的倍數(shù)(例如，三倍，四倍等)來改變輸入信號的 頻率。雖然上面已經(jīng)描述了特定的實施例，不過應(yīng)當(dāng)理解所描述的實施例僅僅是為了舉 例。據(jù)此，不應(yīng)當(dāng)根據(jù)所描述的實施例來限制這里所描述的設(shè)備和方法。相反，這里所描述 的設(shè)備和方法應(yīng)當(dāng)僅僅鑒于當(dāng)結(jié)合以上描述和附圖時的所附權(quán)利要求來加以限定。
權(quán)利要求
一種信號頻率改變電路，包括延遲線，配置為響應(yīng)于延遲控制信號把時鐘信號延遲第一延遲時間以便生成延遲信號，并且把時鐘信號延遲小于第一延遲時間的第二延遲時間以便生成預(yù)頻率改變時鐘信號；檢測器，配置為使用延遲信號來檢測時鐘信號的具體相位以便生成鎖相完成信號；控制器，配置為使用在鎖相完成信號的激活時間點之前所提供的時鐘信號來順序地移位所述延遲控制信號和多路復(fù)用控制信號；多路復(fù)用部件，配置為響應(yīng)于多路復(fù)用控制信號來選擇并輸出預(yù)頻率改變時鐘信號之一；和輸出部件，配置為通過使用時鐘信號和多路復(fù)用部件的輸出信號來生成其頻率被改變?yōu)椴煌跁r鐘信號的頻率的頻率改變時鐘信號。
2.如權(quán)利要求1所述的信號頻率改變電路，其中所述第二延遲時間對應(yīng)于所述第一延 遲時間的一半。
3.如權(quán)利要求1所述的信號頻率改變電路，其中所述延遲線包括多個延遲單元，所述 多個延遲單元中的每個具有多個邏輯器件的鏈結(jié)構(gòu)，并且輸出與所述第二延遲時間相對應(yīng) 的信號的多個邏輯器件之一的輸出信號被生成作為呈鏈結(jié)構(gòu)的預(yù)頻率改變時鐘信號的信 號位。
4.如權(quán)利要求1所述的信號頻率改變電路，其中所述檢測器被配置為使用延遲信號的 上升沿來檢測時鐘信號的下降沿，以便激活鎖相完成信號。
5.如權(quán)利要求4所述的信號頻率改變電路，其中所述檢測器包括觸發(fā)電路，所述觸發(fā) 電路被配置來使得時鐘信號被輸入到輸入端子、延遲信號被輸入到時鐘信號端子以及鎖相 完成信號被輸出到輸出端子。
6.如權(quán)利要求1所述的信號頻率改變電路，其中所述控制器被配置為響應(yīng)于多路復(fù)用 控制信號的最高有效位的激活來停止移位多路復(fù)用控制信號。
7.如權(quán)利要求1所述的信號頻率改變電路，其中所述控制器包括移位寄存器，配置為通過響應(yīng)于時鐘信號而變換電源電壓的電平來生成多路復(fù)用控制 信號；和延遲控制信號生成器，配置為通過按照位的序列以兩位組合多路復(fù)用控制信號來生成 延遲控制信號。
8.如權(quán)利要求7所述的信號頻率改變電路，其中所述移位寄存器被配置為當(dāng)多路復(fù)用 控制信號的最高有效位未被激活時接收時鐘信號。
9.如權(quán)利要求7所述的信號頻率改變電路，其中所述延遲控制信號生成器被配置為通 過按照位的序列以兩位組合多路復(fù)用控制信號的除了最低有效位之外的其余位來生成延 遲控制信號。
10.如權(quán)利要求1所述的信號頻率改變電路，其中所述輸出部件被配置為通過組合所 述多路復(fù)用部件的輸出信號和把時鐘信號延遲從輸入時鐘信號到生成所述多路復(fù)用部件 的輸出信號的延遲時間的信號來生成頻率改變時鐘信號。
11.如權(quán)利要求1所述的信號頻率改變電路，其中所述輸出部件包括復(fù)制物延遲部件，配置為接收時鐘信號；和邏輯器件，配置為通過對所述復(fù)制物延遲部件的輸出和所述多路復(fù)用部件的輸出進(jìn)行 異或來生成頻率改變時鐘信號。
12.如權(quán)利要求1所述的信號頻率改變電路，進(jìn)一步包括用于在鎖相完成信號的去激 活周期期間向所述檢測器和所述控制器提供時鐘信號的輸入部件。
13.如權(quán)利要求1所述的信號頻率改變電路，進(jìn)一步包括用于劃分時鐘信號并且把劃 分的時鐘信號提供給所述控制器的分頻器。
14.一種信號頻率改變電路，包括延遲線，包括多個延遲單元，每個延遲單元具有邏輯器件的鏈結(jié)構(gòu)，其中所述延遲線被 配置為通過響應(yīng)于延遲控制信號而被激活的延遲單元來延遲時鐘信號以便生成延遲信號， 并且所述延遲線輸出多個延遲單元的鏈結(jié)構(gòu)中與單位延遲時間的一半相對應(yīng)的邏輯器件 的輸出信號來作為預(yù)頻率改變時鐘信號；檢測器，配置為使用延遲信號來檢測時鐘信號的具體相位并且生成鎖相完成信號；控制器，配置為使用在鎖相完成信號的激活時間點之前所提供的時鐘信號來順序地移 位延遲控制信號并且移位多路復(fù)用控制信號；多路復(fù)用部件，配置為響應(yīng)于多路復(fù)用控制信號來選擇并輸出預(yù)頻率改變時鐘信號之 一；和輸出部件，配置為通過使用時鐘信號和所述多路復(fù)用部件的輸出信號來生成其頻率被 改變?yōu)椴煌跁r鐘信號的頻率的頻率改變時鐘信號。
15.如權(quán)利要求14所述的信號頻率改變電路，其中所述檢測器被配置為通過使用延遲 信號的上升沿來檢測時鐘信號的下降沿，以便激活鎖相完成信號。
16.如權(quán)利要求15所述的信號頻率改變電路，其中所述檢測器包括觸發(fā)電路，所述觸 發(fā)電路被配置來使得時鐘信號被輸入到輸入端子、延遲信號被輸入到時鐘信號端子以及鎖 相完成信號被輸出到輸出端子。
17.如權(quán)利要求14所述的信號頻率改變電路，其中所述控制器被配置為響應(yīng)于多路復(fù) 用控制信號的最高有效位的激活而停止移位多路復(fù)用控制信號。
18.如權(quán)利要求14所述的信號頻率改變電路，其中所述控制器包括移位寄存器，配置為通過響應(yīng)于時鐘信號而變換電源電壓的電平來生成多路復(fù)用控制 信號；和延遲控制信號生成器，配置為通過按照位的序列以兩位組合多路復(fù)用控制信號來生成 延遲控制信號。
19.如權(quán)利要求18所述的信號頻率改變電路，其中所述移位寄存器被配置為當(dāng)多路復(fù) 用控制信號的最高有效位被去激活時接收時鐘信號。
20.如權(quán)利要求18所述的信號頻率改變電路，其中所述延遲控制信號生成器被配置為 通過按照位的序列組合多路復(fù)用控制信號的除最低有效位之外的其余位來生成延遲控制信號。
21.如權(quán)利要求14所述的信號頻率改變電路，其中所述輸出部件被配置為通過組合所 述多路復(fù)用部件的輸出信號和把時鐘信號延遲從輸入時鐘信號到生成所述多路復(fù)用部件 的輸出信號的延遲時間的信號來生成頻率改變時鐘信號。
22.如權(quán)利要求14所述的信號頻率改變電路，其中所述輸出部件包括復(fù)制物延遲部件，配置為接收時鐘信號；和邏輯器件，配置為通過對所述復(fù)制物延遲部件的輸出和所述多路復(fù)用部件的輸出進(jìn)行 異或來生成頻率改變時鐘信號。
23.如權(quán)利要求14所述的信號頻率改變電路，進(jìn)一步包括用于在鎖相完成信號的去激 活周期期間向所述檢測器和所述控制器提供時鐘信號的輸入部件。
24.如權(quán)利要求14所述的信號頻率改變電路，進(jìn)一步包括用于劃分時鐘信號并且把劃 分的時鐘信號提供給所述控制器的分頻器。
25.一種具有多個延遲單元的信號頻率改變電路的頻率改變方法，所述多個延遲單元 把輸入信號延遲單位延遲時間并輸出，該方法包括通過經(jīng)由所述多個延遲單元延遲外部時鐘信號來生成第一延遲信號，并且通過經(jīng)由所 述多個延遲單元中的每個把外部時鐘信號延遲與所述單位延遲時間相比減少預(yù)定比率的 延遲時間來生成第二延遲信號；以及在第二延遲信號當(dāng)中選擇與預(yù)定相位差在外部時鐘信號和第一延遲信號之間生成的 時間點相對應(yīng)的第二延遲信號，并且通過組合所選的第二延遲信號和外部時鐘信號來改變 外部時鐘信號的頻率。
26.如權(quán)利要求25所述的信號頻率改變電路的頻率改變方法，其中所述預(yù)定相位差是 時鐘信號的周期的一半的相位差。
27.如權(quán)利要求25所述的信號頻率改變電路的頻率改變方法，其中按照所述預(yù)定比率 減少的延遲時間是對應(yīng)于所述單位延遲時間的一半的延遲時間。
28.如權(quán)利要求25所述的信號頻率改變電路的頻率改變方法，其中通過使外部時鐘信 號的頻率增為兩倍來改變外部時鐘信號的頻率。
29.如權(quán)利要求25所述的信號頻率改變電路的頻率改變方法，其中通過組合把外部時 鐘信號延遲建模延遲時間的信號和所選的第二延遲信號來進(jìn)行所選的第二延遲信號和外 部時鐘信號的組合，以及所述建模延遲時間是從輸入外部時鐘信號到選擇第二延遲信號的延遲時間。
全文摘要
給出了一種信號頻率改變電路及其頻率改變方法。所述信號頻率改變電路包括延遲線、檢測器、控制器、多路復(fù)用部件和輸出部件。延遲線對應(yīng)于延遲控制信號把時鐘信號延遲第一延遲時間以便生成延遲信號，并且把所述時鐘信號延遲短于第一延遲時間的第二延遲時間以便生成預(yù)頻率改變時鐘信號。檢測器生成鎖相完成信號?？刂破黜樞虻匾莆谎舆t控制信號和多路復(fù)用控制信號。多路復(fù)用部件選擇并輸出預(yù)頻率改變時鐘信號之一。輸出部件生成頻率改變時鐘信號。
文檔編號H03L7/00GK101867357SQ20091015924
公開日2010年10月20日 申請日期2009年8月10日 優(yōu)先權(quán)日2009年4月15日
發(fā)明者鄭椿錫 申請人:海力士半導(dǎo)體有限公司