專利名稱：具寬頻率鎖頻范圍與避免鎖相錯誤的延遲鎖相回路電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種延遲鎖相回路電路，更明確地說，有關(guān)一種具寬頻率鎖頻范圍與避免鎖相錯誤功能的延遲鎖相回路電路。
背景技術(shù)：
請參考圖1。圖1為現(xiàn)有技術(shù)的延遲鎖相回路(Delay Lock Loop, DLL)電路100的示意圖。如圖所示，延遲鎖相回路電路100包含相位/頻率檢測器110、電流控制器120、電容C,、電壓控制延遲電路(Voltage Control Delay Line,VCDL)130及預(yù)定延遲電路(Dummy Delay)140。
請繼續(xù)參考圖1。相位/頻率檢測器110包含兩輸入端分別用來接收參考周期信號CLKREF以及反饋的周期信號CLKFB，并判斷參考周期信號CLKref與反饋周期信號CLKra的相位差異，來瑜出控制信號Sup或Sdw。舉例來說，當(dāng)參考周期信號CLKref的相位領(lǐng)先于反饋周期信號CLKFB時，相位/頻率檢測器
110輸出控制信號Sup;反之，當(dāng)參考周期信號CLKREF的相位落后于反饋周期
信號CLKFB時，相位/頻率檢測器110輸出控制信號SDN。
請繼續(xù)參考圖l。電流控制器120耦接于相位/頻率檢測器的輸出端，用來接收控制信號Sup或SDN。當(dāng)電流控制器120接收到控制信號Sup時，電流控制器120輸出一預(yù)定大小的電流Ix(未圖示)至電容Q，以提升電壓Vx;當(dāng)電
流控制器120接收到控制信號SDN時，電流控制器120從電容d汲取一預(yù)定大小的電流Ix，以降低電壓Vx。電容C,耦接于電流控制器120的輸出端與一
地端之間。
請繼續(xù)參考圖l。電壓控制延遲電路130包含兩輸入端，其一輸入端用來接收參考周期信號CLKref、其另一輸入端耦接于電容C,，用來接收電壓Vx。電壓控制延遲電路130便根據(jù)電壓Vx的大小，將參考周期信號CLKref延返對應(yīng)的時間長度Dx(未圖示)，并輸出以作為延遲周期信號CLKoUT。
請繼續(xù)參考圖1。預(yù)定延遲電路140耦接于電壓控制延遲電路130的輸出端與相位/頻率檢測器110的輸入端之間。預(yù)定延遲電路140將所接收的延遲
周期信號CLKout再延遲一預(yù)定時間長度Dp(未圖示)以作為反饋周期信號CLKFB，并輸入至相位/頻率檢測器110。
請參考圖2。圖2為說明參考周期信號CLKref與延返周期信號CLKqut的時序圖。如圖所示，經(jīng)現(xiàn)有技術(shù)的延遲鎖相回路電路100，便可將延遲周期信號CLKouT的相位設(shè)定為領(lǐng)先參考周期信號CLKref的相位，而其間的相位
差為預(yù)定相位PD(如同前述的預(yù)定時間長度Dp)。
請參考圖3。圖3為說明電壓控制延遲電路130的電壓與延遲時間的關(guān)系圖。電壓控制延遲電路130為以模擬方式來控制延遲時間。當(dāng)使用者要將延遲時間Dx調(diào)長時，便可提升電壓控制延遲電路130的輸入電壓Vx。如圖所示，在電壓方向上分成A段、B段與C段，而A段至C段的斜率漸增。也就是說，在A段的范圍內(nèi)，電壓Vx的變動對于延遲時間Dx的變動影響較??；反之，在C段的范圍內(nèi)，電壓Vx只要稍微的變動，延遲時間Dx就會有很大的差異。因此，當(dāng)使用者所使用的延遲時間Dx落于C段的范圍內(nèi)時，此時的電壓Vx的穩(wěn)定性就變得相當(dāng)重要。因為只要電壓Vx稍微變動，延遲時間Dx就會變動很大，而造成嚴(yán)重的誤差。使得使用者在使用現(xiàn)有技術(shù)的延遲鎖相回路電路100時，在參考周期信號CLKREF及延遲相位的選擇上，都有明顯地限制，造成使用者的不便。

發(fā)明內(nèi)容
本發(fā)明提供一種具寬頻率鎖頻范圍與避免鎖相錯誤功能的延遲鎖相回路電路，用來根據(jù)一參考周期信號產(chǎn)生一延遲鎖相周期信號。該延遲鎖相回路電路包含一相位/頻率檢測器，包含一第一輸入端，用來接收該參考周期信號；一第二輸入端； 一第一輸出端，該相位/頻率檢測器根據(jù)該相位/頻率檢測器的
該第一輸入端與該第二輸入端上的信號，經(jīng)該相位/頻率檢測器的該第一輸出端，輸出一第一控制信號；及一第二輸出端，該相位/頻率檢測器根據(jù)該相位/頻率檢測器的該第一輸入端與該第二輸入端上的信號，經(jīng)該相位/頻率檢測器的該第二輸出端，輸出一第二控制信號； 一電壓控制器，耦接于該相位/頻率檢測器的所述輸出端，該電壓控制器根據(jù)該第一控制信號或該第二控制信號輸出一對應(yīng)大小的電壓； 一電壓控制延遲電路，包含一輸入端，用來接收該參考周期信號； 一控制端，耦接于該電壓控制器的輸出端；及一輸出端，該電壓控
制延遲電路根據(jù)該電壓控制器輸出的電壓的大小，延遲所接收的該參考周期信號； 一預(yù)定延遲電路，用來將所接收的信號延遲一第一預(yù)定時間長度，該預(yù)定
延遲電路的一輸出端耦接于該相位/頻率檢測器的該第二輸入端； 一可調(diào)延遲電路，用來調(diào)整該可調(diào)延遲電路所延遲的時間長度； 一第一開關(guān)，包含一第一端，耦接于該電壓控制延遲電路的該輸出端； 一第二端，耦接于該預(yù)定延遲電路的一輸入端； 一第三端，耦接于該可調(diào)延遲電路的一輸入端；及一控制端，用來根據(jù)其所接收的信號，將該第一開關(guān)的第一端耦接至該第一開關(guān)的第二端或第三端； 一第二開關(guān)，包含一第一端，用來輸出該延遲鎖相周期信號； 一第二端，耦接于該預(yù)定延遲電路的該輸出端； 一第三端，耦接于該可調(diào)延遲電路的一輸出端；及一控制端，用來根據(jù)其所接收的信號，將該第二開關(guān)的第一端耦接至該第二開關(guān)的第二端或第三端；及一第三開關(guān)，包含一第一端，耦接于該第二開關(guān)的該第一端； 一第二端，耦接于該可調(diào)延遲電路的該輸入端； 一第三端，耦接于該預(yù)定延遲電路的該輸入端；及一控制端，用來根據(jù)其所接收的信號將該第三開關(guān)的第一端耦接至該第三開關(guān)的第二端或第三端。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合所附附圖，作詳細說明如下。


通過參照前述說明及下列附圖，本發(fā)明的技術(shù)特征及優(yōu)點得以獲得完全了
圖1為現(xiàn)有技術(shù)的延遲鎖相回路電路的示意圖2為說明參考周期信號與延遲周期信號的時序圖3為說明電壓控制延遲電路的電壓與延遲時間的關(guān)系圖4為本發(fā)明的延遲鎖相回路電路的示意圖5為說明本發(fā)明的延遲鎖相回路電路于評估狀態(tài)時的示意圖；圖6為說明本發(fā)明的可調(diào)延遲電路于評估狀態(tài)時的示意圖；圖7為說明參考周期信號、延遲周期信號與選擇周期信號的時序圖；圖8為說明本發(fā)明的延遲鎖相回路電路于鎖相狀態(tài)時的示意圖。其中，附圖標(biāo)記
100、 400 延遲鎖相回路電路
110、 410 相位/頻率檢測器
120、 420 電流控制器
130、 430 電壓控制延遲電路
140、 440 預(yù)定延遲電路
CLKref、 CLKout、 CLKfb、 CLKIp CLKI2、 周期信號CLKI3 、 CLKIm 、 CLKI(n-1) 、 CLKI(n+ i) 、 CLKIn
Sup、 SDN 控制信號
Vx 電壓
C2 電容
PD 相位差
450 占空比調(diào)整電路
460 可調(diào)延遲電路
422 充電電路
423 起始電壓充電電路421 電壓控制器SW,、 SW2、 SW3、 SW4 開關(guān)
470 分頻器
Sx 評估/鎖相信號
C、 C4 控制端
I。
I2、 I3、 14、 I51、 I52、 IS3、 ISM、 161、 162、 輸入端!63、 ！6m、7
EN 啟動端
o2、 o3、 o4、 o5、 o6、 08 輸出端
461 選擇電路DU,、 DU2、 DU3、 DUM 延遲單元
462 延遲時間控制器
463 多路復(fù)用器DT、 DP 延遲時間
具體實施例方式
請參考圖4。圖4為本發(fā)明的延遲鎖相回路電路400的示意圖。如圖所示，延遲鎖相回路電路400包含相位/頻率檢測器410、電壓控制器421、起始電壓充電電路423、電壓控制延遲電路430、三開關(guān)SW,、 SW2及SW3、預(yù)定延遲電路440、占空比調(diào)整(Duty Cycle Correction, DCC)電路450、可調(diào)延遲電路460以及分頻器470。
請繼續(xù)參考圖4。相位/頻率檢測器410包含兩輸入端分別用來接收經(jīng)分頻器470分頻過的參考周期信號CLKref以及反饋的周期信號CLKFB。于此設(shè)定分頻器470的除數(shù)為1以方便說明，亦即經(jīng)分頻過的參考周期信號clkref與反饋周期信號CLKre分別相同于原本的參考周期信號clkref與反饋周期信號CLKFB。相位/頻率檢測器410并根據(jù)參考周期信號CLKref與反饋周期信號CLKfb分別瑜出控制信號Sup與Sdn。舉例來說，當(dāng)參考周期信號CLKref的相位領(lǐng)先于反饋周期信號CLKFB時，相位/頻率檢測器410輸出控制信號Sup;反之，當(dāng)參考周期信號clkref的相位落后于反饋周期信號clkfb時，相位/頻率檢測器410輸出控制信號SDN。
請繼續(xù)參考圖4。電壓控制器421包含電流控制器420及充電電路422。充電電路422包含電容C3、電容C3耦接于電流控制器420的輸出端(節(jié)點X)與地端之間。電流控制器420耦接于相位/頻率檢測器的輸出端，用來接收控制信號Sup及Sw。當(dāng)電流控制器420接收到控制信號Sup時，電流控制器420輸出一預(yù)定大小的電流Ix(未圖示)至節(jié)點X，以提升電壓Vx;當(dāng)電流控制器120接收到控制信號SDN時，電流控制器420從節(jié)點X汲取一預(yù)定大小的電流Ix，以降低電壓Vx。
請繼續(xù)參考圖4。電壓控制延遲電路430包含兩輸入端，其一輸入端用來接收參考周期信號CLKref、其另一輸入端耦接于節(jié)點X，用來接收電壓Vx。電壓控制延遲電路430便根據(jù)電壓Vx的大小，將參考周期信號CLK^f延遲對應(yīng)的時間長度Dx(未圖示)。
請繼續(xù)參考圖4。開關(guān)SW,包含第一端1、第二端2、第三端3及控制端C。開關(guān)SW,的第一端1耦接于電壓控制延遲電路430的輸出端、開關(guān)SW,的第二端2耦接于預(yù)定延遲電路440的輸入端13、開關(guān)SW,的第三端3耦接于可調(diào)延遲電路460的輸入端I,、開關(guān)SW,的控制端C用來接收評估/鎖相信號Sx。當(dāng)評估/鎖相信號Sx為高電位時，開關(guān)SW,的第一端1耦接于開關(guān)SW,的第二端2;當(dāng)評估/鎖相信號Sx為低電位時，開關(guān)SW,的第一端1耦接于開關(guān)SW,的第三端3。另外，于本發(fā)明中，假設(shè)評估/鎖相信號Sx在高電位時，表示延遲鎖相回路電路400處于評估狀態(tài)；評估/鎖相信號Sx在低電位時，表示延遲鎖相回路電路400處于鎖相狀態(tài)。
請繼續(xù)參考圖4。開關(guān)SW2包含第一端1、第二端2、第三端3及控制端C。開關(guān)SW2的第一端1耦接于占空比調(diào)整電路450的輸入端、開關(guān)SW2的第二端2耦接于預(yù)定延遲電路440的輸出端03、開關(guān)SW2的第三端3耦接于可調(diào)延遲電路460的輸出端O,、開關(guān)SW2的控制端C用來接收評估/鎖相信號Sx。當(dāng)評估/鎖相信號Sx為高電位時，開關(guān)SW2的第一端1耦接于開關(guān)SW2的第二端2;當(dāng)評估/鎖相信號Sx為低電位時，開關(guān)SW2的第一端1耦接于開關(guān)SW,的第三端3。
請繼續(xù)參考圖4。開關(guān)SW3包含第一端1、第二端2、第三端3及控制端C。開關(guān)SW3的第一端1耦接于占空比調(diào)整電路450的輸出端、開關(guān)SW3的第二端2耦接于可調(diào)延遲電路460的輸入端I,、開關(guān)SW3的第三端3耦接于預(yù)定延遲電路440的輸入端13、開關(guān)SW3的控制端C用來接收評估/鎖相信號Sx。當(dāng)評估/鎖相信號Sx為高電位時，開關(guān)SW3的第一端1耦接于開關(guān)SW3的第二端2;當(dāng)評估/鎖相信號Sx為低電位時，開關(guān)SW3的第一端1耦接于開關(guān)SWs的第三端3。
請繼續(xù)參考圖4。預(yù)定延遲電路440包含一輸入端13及一輸出端03。預(yù)定延遲電路440將輸入端13所接收的信號延遲一預(yù)定時間長度Dp(未圖示)后于其輸出端03輸出。
請繼續(xù)參考圖4?？烧{(diào)延遲電路460包含輸入端I,、 12及輸出端0,、 08?？烧{(diào)延遲電路460的輸入端12用來接收參考信號CLKref?？烧{(diào)延遲電路460的輸出端08用來輸出評估/鎖相信號Sx。可調(diào)延遲電路460在評估狀態(tài)(當(dāng)評估/鎖相信號Sx為高電位)時，根據(jù)輸入端I,與l2所接收的信號，設(shè)定延遲預(yù)定時間長度DA的延遲時間大小；而可調(diào)延遲電路460在鎖相狀態(tài)(當(dāng)評估/鎖相信號Sx為低電位)時，根據(jù)現(xiàn)有所設(shè)定延遲預(yù)定時間長度DA的大小，來輸出一預(yù)定時間長度Da的信號。請繼續(xù)參考圖4。占空比調(diào)整電路450的輸入端耦接于開關(guān)SW2的第一端1、輸出端用來輸出周期信號CLKouT。占空比調(diào)整電路450用來調(diào)整所接收信號的占空比，使輸出的周期信號的占空比為50%/50%。如此一來，經(jīng)占空比調(diào)整電路450所輸出的周期信號的上升沿與下降沿皆可提供給外部電路使用。
請繼續(xù)參考圖4。分頻器470的一輸入端耦接預(yù)定延遲電路440的輸出端03，用來將所接收的信號分頻以成為反饋周期信號CLKFB、另一輸入端用來接收參考周期信號CLKref、其一輸出端耦接于相位/頻率檢測器410，用來輸出分頻后的參考周期信號、其另一輸出端耦接于相位/頻率檢測器410，用來輸出分頻后的反饋周期信號CLKFB。分頻器470用來將所接收的周期信號分頻，如除1、除2、除3。周期信號經(jīng)分頻器470分頻后，再傳送相位/頻率檢測器410。于本發(fā)明的說明中，將分頻器470的除數(shù)設(shè)為"1"以方便說明。
請參考圖5。圖5為說明本發(fā)明的延遲鎖相回路電路400于評估狀態(tài)(evaluationperiod)時的示意圖。假設(shè)于評估狀態(tài)時，評估/鎖相信號為一高電位(邏輯"1")，則開關(guān)SW廣SW3的第一端1皆耦接于其對應(yīng)的第二端2，因此便可形成如圖5所示的耦接關(guān)系。于圖5中，起始電壓充電電路423在評估狀態(tài)(當(dāng)評估/鎖相信號Sx為高電位)時，會產(chǎn)生一起始電壓V^并提供給電壓控制延遲電路430以作為控制電壓Vx，因此此時的控制電壓Vx便會維持在起始電壓V,而為一定值。如圖所示，參考周期信號CLKREF經(jīng)電壓控制延遲電路430延遲，再輸入預(yù)定延遲電路440;經(jīng)預(yù)定延遲電路440所延遲時間Dp的信號再輸入至占空比調(diào)整電路450;經(jīng)占空比調(diào)整電路450調(diào)整占空比的周期信號CLKouT再輸入至可調(diào)延遲電路460。
請參考圖6。圖6為說明本發(fā)明的可調(diào)延遲電路460于評估狀態(tài)時的示意圖?？烧{(diào)延遲電路460包含選擇電路461、延遲時間控制器462、多路復(fù)用器463以及多個延遲單元(設(shè)為M個)DU廣DUM。
請繼續(xù)參考圖6。延遲單元DU,、 DU2、 DU3…DUM皆包含一輸入端及輸入端，并將輸入端所接收的信號延遲固定的時間長度DT后再分別輸出為延遲周期信號CLKIp CLKI2、 CLKI3...CLKIM。延遲單元DU廣DUm為串接的延遲單元，換句話說，延遲單元DU2的輸入端耦接于延遲單元DU,的輸出端，用來接收延遲周期信號CLKI,、延遲單元DU3的輸入端耦接于延遲單元DU2的輸出端，用來接收延遲周期信號CLKl2、延遲單元DU4的輸入端耦接于延遲單元DU3的輸出端，用來接收延遲周期信號CLKl3…依此類推，延遲單元DUM的輸入端耦接于延遲單元DU(m.d的輸出端，用來接收延遲周期信號CLKI(m.d。延遲單元DU,的輸入端耦接于可調(diào)延遲電路460的輸入端Ip用來接收周期信號CLKqut。
請繼續(xù)參考圖6。選擇電路461包含二輸入端及一輸出端，其一輸入端耦接于可調(diào)延遲電路460的輸入端12，用來接收參考周期信號CLKref、其另一輸入端耦接于延遲單元DU,的輸出端，用來接收延遲周期信號CLKIn選擇電路461的輸出端用來輸出經(jīng)過選擇后的選擇周期信號CLKs。當(dāng)該選擇電路檢測參考周期信號clkref為低電位且延遲周期信號CLKI,輸出一第一個上升沿(rising edge)后，選擇電路461才將參考周期信號CLKref瑜出以作為選擇周期信號clks。
請繼續(xù)參考圖6。延遲時間控制器462包含一第一輸入端14、多個(設(shè)為M個)第二輸入端15|、 I52、 I53...I5M、 一輸出端04及一輸出端06。延遲時間控制器462的第一輸入端14耦接于選擇電路461的輸出端，用來接收選擇周期信號CLKs。延遲時間控制器462的一輸出端06耦接于可調(diào)延遲電路460的輸出端08，用來輸出評估/鎖相信號Sx。延遲時間控制器462的M個第二輸入端l5, IsM分別耦接于延遲單元DU廣DUm的輸出端，以分別接收延遲周期信號CLKI, CLKIm。延遲時間控制器462便根據(jù)所接收的選擇周期信號CLKs與延遲周期信號CLKI廣CLKlM，產(chǎn)生一控制信號Sc并傳送至多路復(fù)用器463的控制端C4以控制多路復(fù)用器463的耦接關(guān)系。于評估狀態(tài)(當(dāng)評估/鎖相信號Sx為高電位)時，延遲時間控制器462根據(jù)所接收的選擇周期信號CLKS與延遲周
期信號clkih:lkIm，調(diào)整控制信號Sc的值；于鎖相狀態(tài)(當(dāng)評估/鎖相信號
Sx為低電位)時，延遲時間控制器462便輸出現(xiàn)有調(diào)整好的控制信號Sc的值至多路復(fù)用器463的控制端C4。另外，延遲時間控制器462根據(jù)延遲單元DUM，
來設(shè)定評估/鎖相信號Sx的電位，并于其輸出端06輸出。更明確地說，當(dāng)延遲單元DUM尚未輸出延遲周期信號CLKIm時，延遲時間控制器462將評估/鎖相信號Sx設(shè)定為高電位；當(dāng)延遲單元DUM輸出延遲周期信號CLKlM后，延遲時間控制器462將評估/鎖相信號Sx設(shè)定為低電位。
請繼續(xù)參考圖6。多路復(fù)用器463包含多個(設(shè)為M個)輸入端Iw、 162、I63...I6M、控制端c4、啟動端EN及輸出端05。多路復(fù)用器463的輸入端161、162、 163...16m分別耦接于延遲單元DU, dum的輸出端，以分別接收延遲周期信
號CLKI廣CLKIm;多路復(fù)用器463的控制端C4耦接于延遲時間控制器462的輸出端04，以接收控制信號Sc;多路復(fù)用器463的啟動端EN用來接收評估/鎖相信號Sx;多路復(fù)用器463的輸出端05耦接于可調(diào)延遲電路460的輸出端0,以將所接收的延遲周期信號中之一傳送至可調(diào)延遲電路460的輸出端Op并作為反饋周期信號CLKFB。多路復(fù)用器463根據(jù)控制信號Sc，將多路復(fù)用器463的輸出端05耦接于多路復(fù)用器463的M個輸入端Iw、 162、 163...1固之一。于評估狀態(tài)(當(dāng)評估/鎖相信號Sx為高電位)時，多路復(fù)用器463處于非啟動的狀態(tài)，意即多路復(fù)用器463的輸出端05并不會輸出任何信號；于鎖相狀態(tài)(當(dāng)評估/鎖相信號Sx為低電位)時，多路復(fù)用器463處于啟動的狀態(tài)，而將根據(jù)控制信號Sc所耦接的多路復(fù)用器的輸入端M個輸入端l6,、 I62、 I63...I6M之一經(jīng)多路復(fù)用器463的輸出端05輸出以作為反饋周期信號clkfb。
請參考圖7。圖7為說明參考周期信號CLKref、延遲周期信號CLKI, CLKlM與選擇周期信號CLKs的時序圖。如圖所示，每個延遲周期信號皆與前一個延遲周期信號相差時間dt，而選擇周期信號CLKs在延遲周期信號CLKI,的第一個上升沿之后且參考周期信號CLK^f為低電位時才開始產(chǎn)生。而延遲時間控制器462便根據(jù)選擇周期信號CLKs與延遲周期信號CLKI廣CLKlM的關(guān)系，傳送控制信號Sc。如圖所示，選擇周期信號CLKs的第一個上升沿落在延遲周期信號CLKIw與CLKI(w+,)的第一個上升沿之間，則延遲時間控制器462便會傳送控制信號Sc至多路復(fù)用器463以將多路復(fù)用器463的輸入端16(n.d耦接至多路復(fù)用器463的輸出端05，以輸出延遲周期信號CLKI(^)來作為反饋周期信號CLKfb，如此便可降低本發(fā)明的延遲鎖相回路電路400鎖相錯誤的情況。另外，可調(diào)延遲電路460所輸出的反饋信號clkfb所延遲的時間da便為(n-1)dt。
請參考圖8。圖8為說明本發(fā)明的延遲鎖相回路電路400于鎖相狀態(tài)(lockingperiod)時的示意圖。假設(shè)于鎖相狀態(tài)時，評估/鎖相信號為一低電位(邏輯"0")，則開關(guān)SW, SWs的第一端1皆耦接于其對應(yīng)的第三端3，因此便可形成如圖8所示的耦接關(guān)系。如圖所示，參考周期信號CLK^經(jīng)電壓控制延遲電路430延遲，再輸入可調(diào)延遲電路460;經(jīng)可調(diào)延遲電路460所延遲時間(N-1)dt后，再輸入至占空比調(diào)整電路45(h經(jīng)占空比調(diào)整電路450調(diào)整占空比的周期信號CLKouT再輸入至預(yù)定延遲電路440;預(yù)定延遲電路440再將所接收的周期信號CLKouT延遲時間DP，再經(jīng)分頻器470反饋至相位/頻率檢測器410以作為反饋信號CLKFB。
本發(fā)明的延遲鎖相回路電路400于評估狀態(tài)時，根據(jù)經(jīng)電壓控制延遲電路430、預(yù)定延遲電路440、占空比調(diào)整電路450后所輸出的周期信號CLKouT與原始參考周期信號CLKREF之間相位的差異，決定可調(diào)延遲電路460中所需延遲單元DU的個數(shù)(意即延遲時間DA的大小)。然后在鎖相狀態(tài)時，利用現(xiàn)有所決定延遲單元的個數(shù)DU所造成的延遲時間DA,來進行對參考周期信號CLKreF的延遲鎖相。如此一來便可避免電壓控制延遲電路430使用到如圖3中C段范圍的電壓而造成延遲時間不穩(wěn)定的狀況。換句話說，若延遲鎖相回路電路400整體所需的延遲時間為DY，則延遲時間為DY便會等于延遲時間Dx加上延遲時間(N-2)DT。而延遲時間(N-2)DT的加入，便可使得電壓控制延遲電路430所需的延遲時間Dx降低而不會使用到圖3的C段的范圍，進而能提升延遲時間的穩(wěn)定度，而因此延遲時間的范圍亦能更長，使得使用者可將本發(fā)明的延遲鎖相回路電路應(yīng)用在更寬的頻率范圍。
綜上述，本發(fā)明所提供的延遲鎖相回路電路，具有較寬頻率的鎖頻范圍，以及避免鎖相錯誤的情形發(fā)生，因此可提供給使用者更大的便利性。
當(dāng)然，本發(fā)明還可有其它多種實施例，在不背離本發(fā)明精神及其實質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護范圍。
權(quán)利要求
1.一種具寬頻率鎖頻范圍與避免鎖相錯誤功能的延遲鎖相回路電路，用來根據(jù)一參考周期信號產(chǎn)生一延遲鎖相周期信號，其特征在于，該延遲鎖相回路電路包含一相位/頻率檢測器，包含一第一輸入端，用來接收該參考周期信號；一第二輸入端；一第一輸出端，該相位/頻率檢測器根據(jù)該相位/頻率檢測器的該第一輸入端與該第二輸入端上的信號，經(jīng)該相位/頻率檢測器的該第一輸出端，輸出一第一控制信號；及一第二輸出端，該相位/頻率檢測器根據(jù)該相位/頻率檢測器的該第一輸入端與該第二輸入端上的信號，經(jīng)該相位/頻率檢測器的該第二輸出端，輸出一第二控制信號；一電壓控制器，耦接于該相位/頻率檢測器的所述輸出端，該電壓控制器根據(jù)該第一控制信號或該第二控制信號輸出一對應(yīng)大小的電壓；一電壓控制延遲電路，包含一輸入端，用來接收該參考周期信號；一控制端，耦接于該電壓控制器的輸出端；及一輸出端，該電壓控制延遲電路根據(jù)該電壓控制器輸出的電壓的大小，延遲所接收的該參考周期信號；一預(yù)定延遲電路，用來將所接收的信號延遲一第一預(yù)定時間長度，該預(yù)定延遲電路的一輸出端耦接于該相位/頻率檢測器的該第二輸入端；一可調(diào)延遲電路，用來調(diào)整該可調(diào)延遲電路所延遲的時間長度；一第一開關(guān)，包含一第一端，耦接于該電壓控制延遲電路的該輸出端；一第二端，耦接于該預(yù)定延遲電路的一輸入端；一第三端，耦接于該可調(diào)延遲電路的一輸入端；及一控制端，用來根據(jù)其所接收的信號，將該第一開關(guān)的第一端耦接至該第一開關(guān)的第二端或第三端；一第二開關(guān)，包含一第一端，用來輸出該延遲鎖相周期信號；一第二端，耦接于該預(yù)定延遲電路的該輸出端；一第三端，耦接于該可調(diào)延遲電路的一輸出端；及一控制端，用來根據(jù)其所接收的信號，將該第二開關(guān)的第一端耦接至該第二開關(guān)的第二端或第三端；及一第三開關(guān)，包含一第一端，耦接于該第二開關(guān)的該第一端；一第二端，耦接于該可調(diào)延遲電路的該輸入端；一第三端，耦接于該預(yù)定延遲電路的該輸入端；及一控制端，用來根據(jù)其所接收的信號將該第三開關(guān)的第一端耦接至該第三開關(guān)的第二端或第三端。
2. 根據(jù)權(quán)利要求1所述的延遲鎖相回路電路，其特征在于，該第一開關(guān)的 該控制端、該第二開關(guān)的該控制端、該第三開關(guān)的該控制端皆接收一評估/鎖 相信號。
3. 根據(jù)權(quán)利要求2所述的延遲鎖相回路電路，其特征在于，當(dāng)該評估/鎖 相信號為一第一預(yù)定電位時，該第一開關(guān)的該第一端耦接于該第一開關(guān)的該第 二端、該第二開關(guān)的該第一端耦接于該第二開關(guān)的該第二端、該第三開關(guān)的該 第一端耦接于該第三開關(guān)的該第二端。
4. 根據(jù)權(quán)利要求3所述的延遲鎖相回路電路，其特征在于，當(dāng)該評估/鎖 相控制信號為一第二預(yù)定電位時，該第一開關(guān)的該第一端耦接于該第一開關(guān)的 該第三端、該第二開關(guān)的該第一端耦接于該第二開關(guān)的該第三端、該第三開關(guān) 的該第一端耦接于該第三開關(guān)的該第三端。
5. 根據(jù)權(quán)利要求4所述的延遲鎖相回路電路，其特征在于，該可調(diào)延遲電路包含M個串接的延遲單元，其中第P個延遲單元的輸入端耦接于第P-l個延遲 單元的輸出端并將所接收的信號延遲一第二預(yù)定時間長度，第一個延遲單元的輸入端耦接于該第一開關(guān)的該第三端； 一延遲時間控制器，包含一第一輸入端，耦接于該相位/頻率檢測器的該第一輸入端，用來接收該參考周期信號；M個第二輸入端，分別耦接于對應(yīng)的延遲單元的輸出端；一第一輸出端，當(dāng)該延遲時間控制器的該第M個第二輸入端未接收到所延遲的信號時，該延遲時間控制器于該第一輸出端輸出該第一預(yù)定電位的該評估/鎖相信號，當(dāng)該延遲時間控制器的該第M個第二輸入端接收到所延遲的信號時，該延遲時間控制器于該第一輸出端輸出該第二預(yù)定電位的該評估/鎖相信號；一第二輸出端，該延遲時間控制器根據(jù)該評估/鎖相信號、該參考周 期信號及該延遲時間控制器的該M個第二輸入端所接收的信號，經(jīng)該延遲時 間控制器的該輸出端輸出一延遲控制信號； 一多路復(fù)用器，包含一控制端，耦接于該延遲時間控制器的該第一輸出端，用來接收該延 遲控制信號；一啟動端，耦接于該延遲時間控制器的該第二輸出端，用來接收該評 估/鎖相信號；M個輸入端，分別耦接于對應(yīng)的延遲單元的輸出端；及 一輸出端，該多路復(fù)用器根據(jù)該延遲控制信號、該評估鎖相信號，將 該多路復(fù)用器的該輸出端耦接于該多路復(fù)用器的該M個輸入端之一并輸出； 其中M為正整數(shù)。
6. 根據(jù)權(quán)利要求5所述的延遲鎖相回路電路，其特征在于，當(dāng)該評估/鎖 相信號為該第二預(yù)定電位時，該延遲時間控制器根據(jù)該參考周期信號及該延遲 時間控制器的該M個第二輸入端所接收的信號，調(diào)整該延遲控制信號。
7. 根據(jù)權(quán)利要求5所述的延遲鎖相回路電路，其特征在于，若該評估/鎖 相信號為該第一預(yù)定電位時，該延遲時間控制器不調(diào)整該延遲控制信號。
8. 根據(jù)權(quán)利要求7所述的延遲鎖相回路電路，其特征在于，若該評估/鎖 相信號為該第一預(yù)定電位時，該多路復(fù)用器根據(jù)該延遲控制信號于該多路復(fù)用 器的該輸出端輸出該多路復(fù)用器的該M個輸入端之一所接收的信號。
9. 根據(jù)權(quán)利要求5所述的延遲鎖相回路電路，其特征在于，該可調(diào)延遲電 路另包含一選擇電路，該選擇電路耦接于該延遲時間控制器的該第一輸入端及 該第一個延遲單元的輸出端，當(dāng)該選擇電路檢測該參考周期信號為低電位且該第一個延遲單元的輸出端輸出一上升沿后，才將該參考周期信號輸入至該延遲 時間控制器的該第一輸入端。
10. 根據(jù)權(quán)利要求7所述的延遲鎖相回路電路，其特征在于，當(dāng)該延遲 時間控制器的該第一輸入端所接收的該參考周期信號的上升沿位于該延遲時 間控制器的該第N個第二輸入端與第N+l個第二輸入端所接收的信號的上升 沿之間時，該延遲時間控制器輸出該延遲時間控制信號至該多路復(fù)用器以使該 多路復(fù)用器將其輸出端耦接至其第N-1輸入端，其中1SNSM且N為正整數(shù)。
11. 根據(jù)權(quán)利要求4所述的延遲鎖相回路電路，其特征在于，該第一預(yù) 定電位為一高電位；該第二預(yù)定電位為一低電位。
12. 根據(jù)權(quán)利要求1所述的延遲鎖相回路電路，其特征在于，另包含一 起始電壓充電電路，耦接于該電壓控制器的輸出端，在當(dāng)該評估/鎖相信號為 該第二預(yù)定電位時，提供該電壓控制器一起始電壓。
13. 根據(jù)權(quán)利要求1所述的延遲鎖相回路電路，其特征在于，該電壓控 制器包含一電流控制器，其輸入端耦接于該相位/頻率檢測器的該輸出端，其輸出 端耦接于該電壓控制周期產(chǎn)生器的輸入端，用以根據(jù)該第一控制信號或該第二 控制信號，于該電流控制器的輸出端輸出一預(yù)定大小的電流；及一充電電路，耦接于該電流控制器的輸出端，包含一第一電容，耦接于該電流控制器的輸出端與一地端之間。
14. 根據(jù)權(quán)利要求1所述的延遲鎖相回路電路，其特征在于，另包含一 占空比調(diào)整電路，耦接于該第二開關(guān)的該第一端。
15. 根據(jù)權(quán)利要求l所述的延遲鎖相回路電路，其特征在于，另包含一 分頻器，該分頻器包含一第一輸入端，用來接收該參考周期信號； 一第二輸入端，耦接于該預(yù)定延遲電路的該輸出端；一第一輸出端，耦接于該相位/頻率檢測器的該第一輸入端，用來輸出該 分頻器的該第一輸入端上的信號經(jīng)第一除數(shù)分頻后的信號；及一第二輸出端，耦接于該相位/頻率檢測器的該第二輸入端，用來輸出該 分頻器的該第二輸入端上的信號經(jīng)第二除數(shù)分頻后的信號。
全文摘要
本發(fā)明公開一種延遲鎖相回路電路，在評估狀態(tài)時，利用數(shù)字的方式，調(diào)整具有固定延遲時間的延遲單元的數(shù)目，配合模擬方式的電壓控制延遲電路，評估出一參考周期信號大約所需的延遲時間。而在鎖相狀態(tài)時，利用在評估狀態(tài)時所設(shè)定延遲單元數(shù)目產(chǎn)生的延遲時間，再配合電壓控制延遲電路，完成對該參考周期信號鎖相的目的。如此便能提高電壓控制延遲電路的延遲時間的穩(wěn)定性。
文檔編號H03L7/081GK101626237SQ20091015900
公開日2010年1月13日 申請日期2009年7月29日 優(yōu)先權(quán)日2009年7月29日
發(fā)明者黃賢生 申請人:鈺創(chuàng)科技股份有限公司