專利名稱：放大元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種放大元件及其制造方法，特別涉及用于放大裝置的優(yōu) 選放大元件及其制造方法。
背景技術(shù)：
為了進4亍駐才及體電容式話筒(Electret Condenser Microphone:以下稱為 ECM)的阻抗變換及放大，例如使用接合型場效應晶體管(Junction Field Effect Transistor:以下稱為J-FET)或放大集成電路元件(例如參照專利文 獻1、專利文獻2)。
圖11是表示現(xiàn)有的ECM115和與其連接的放大元件110的電路圖。 ECM115的一端與放大元件即J-FET110的柵極G連接，J-FET110的一端接 地，另一端與負載電阻RL連接。由于ECM115的輸出阻抗高，故輸出的孩i 弱電流存儲于阻抗變換用J-FET110的柵極G而成為輸入電壓，被放大且輸 出阻抗低的漏極電流流動。該漏極電流的變化和負載電阻RL之積，作為輸 出電壓Vout的AC成分而被取出。輸出電壓Vout的AC成分越大，則ECM115 的話筒靈敏度越良好。
另夕卜，作為替換上述J-FET110的元件，也已知有由C-MOS、 Bi-CMOS 構(gòu)成的放大集成電路元件(例如參照專利文獻2 )。
專利文獻1:(日本)特許7>開2003-243944號公才艮
專利文獻2:(日本)特許公開平5-167358號公報
放大集成電路元件可以根據(jù)電路常數(shù)來適當選擇增益(Gain:增益)， 通常與使用J-FET的情況相比具有增益高的優(yōu)點，但也存在電路結(jié)構(gòu)復雜 且成本高的問題。
另一方面，已知J-FET為高輸入阻抗，作為小信號放大用時低頻噪聲 小，且高頻特性良好。另外，與上述放大集成電路元件相比，電路結(jié)構(gòu)也 簡單且廉價。
在放大集成電路元件中，由于進入到輸入中的噪聲也放大，故通過改變增益而不能提高音質(zhì)的指標即S/N。另外，由于噪聲由電阻及半導體的各
個部件產(chǎn)生，故如果電路結(jié)構(gòu)復雜，則相比結(jié)構(gòu)簡單的J-FET,噪聲源增加， 通常S/N變差。因此，雖然在重視高靈敏度時需要放大集成電路元件，但 J-FET靈敏度足夠時，通常使用J-FET。
但是，在僅使用J-FET時，存在輸出不能充分放大且增益低的問題。 如上所述，由于ECM的話筒靈敏度影響被放大元件放大后的輸出電壓Vout 的AC成分，故為了提高話筒靈敏度，優(yōu)選增益高。
為了增加增益，增大J-FET的面積(單元尺寸)是有效的。但是，J-FET 的面積增大與J-FET的輸入電容Cin的增加相關(guān)聯(lián)。
圖12是表示ECM的輸出部和J-FET的輸入部的等價電路。在此，VAC 是ECM的輸出斷開時的AC輸出電壓，Cm是ECM的內(nèi)部電容。另外， Cin是J-FET的輸入電容。
此時，ECM的輸出未斷開，成為Cin構(gòu)成負載的狀態(tài)。此時J-FET的 輸入電壓Vin如Vin = Cm/ ( Cm+Cin ) VAC所示，若Cm減小或Cin增大， 則導致Vin減小，產(chǎn)生輸入損耗。在此，若可以降低輸入損耗，則可以增大 增益，故在ECM部的設(shè)計方面Cm的增大、在放大元件的設(shè)計方面Cin的 減少與增益的提高相關(guān)聯(lián)。
但是，如上所述，為了減少輸入電容Cin，必須縮小J-FET的面積，導 致可以控制的電流降低、增益變小。即，增益和輸入電容Cin成為折衷(卜 k一K才7)關(guān)系，對使用J-FET的簡單且廉價的放大元件而言，增益提 高存在限度。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述課題而作出的，第 一方面發(fā)明的放大元件是與駐極 體電容式話筒連接的放大元件，其具有 一導電型半導體基板、接合型場 效應晶體管及雙極性晶體管，該 一導電型半導體基板為高濃度且構(gòu)成一個 芯片，該接合型場效應晶體管構(gòu)成為具有層積于該半導體基板上的一導 電型半導體層、設(shè)于所述一導電型半導體層表面的逆導電型背柵擴散區(qū)域、 設(shè)于該背柵擴散區(qū)域表面的逆導電型背柵接觸區(qū)域及一導電型溝道區(qū)域、 設(shè)于該溝道區(qū)域的一導電型源極區(qū)域及漏極區(qū)域、設(shè)于所述溝道區(qū)域表面 的逆導電型頂柵區(qū)域，該雙極性晶體管構(gòu)成為將所述一導電型半導體基板及所述一導電型半導體層作為集電極區(qū)域，且具有設(shè)于所述一導電型半 導體層表面的逆導電型基極區(qū)域、設(shè)于該基極區(qū)域表面的 一導電型發(fā)射極 區(qū)域，所述源極區(qū)域和所述基極區(qū)域連接，所述漏極區(qū)域和所述集電極區(qū) 域連接，從而解決上述課題。
具有如下工序準備基板的工序，該基板構(gòu)成一個芯片且在成為集電極區(qū)
域的高濃度的一導電型半導體基板層積一導電型半導體層；在所述一導電 型半導體層表面形成逆導電型背柵擴散區(qū)域和逆導電型基極區(qū)域的工序；
在所述背柵擴散區(qū)域表面形成一導電型溝道區(qū)域并在所述基極區(qū)域表面形
成一導電型發(fā)射極區(qū)域的工序；在所述溝道區(qū)域表面形成逆導電型頂柵區(qū) 域的工序；在所述溝道區(qū)域表面形成一導電型源極區(qū)域和漏極區(qū)域的工序； 將所述源極區(qū)域和所述基極區(qū)域電連接的工序；在所述一導電型半導體層 表面將所述漏極區(qū)域和所述集電極區(qū)域電連接的工序，通過具有以上工序 來解決上述課題。
根據(jù)本發(fā)明，第一，通過將J-FET的漏極區(qū)域和雙極性晶體管的集電 極區(qū)域連接的 一個芯片的分立元件，可以實現(xiàn)高輸入阻抗且低輸出阻抗的 ECM的》文大元件。
本發(fā)明的放大元件構(gòu)成為，在成為雙極性晶體管的集電極區(qū)域的n型 半導體基板集成J-FET, J-FET的源極區(qū)域和雙極性晶體管的基極區(qū)域連接， J-FET的漏極區(qū)域和雙極性晶體管的集電極區(qū)域連接。因此，從ECM輸出 的電壓輸入到高阻抗的J-FET的柵極，通過該電壓變化，流到J-FET的電流 被控制，流到J-FET的電流被輸入到雙極性晶體管，進行電流(功率)放 大而凈皮l餘出。
即，可以通過雙極性晶體管來放大J-FET的輸出，因此，即便減小J-FET 的面積(單元尺寸)，也能夠得到足夠的輸出。例如，J-FET為一個單元即 可，通過縮小單元尺寸，可以顯著減小輸入電容Cin。
因此，由于可以通過雙極性晶體管的放大率來確保需要的增益，故可 以提供輸入損耗小且增益高的放大元件。
第二，可以提供如下的放大元件，該放大元件為在成為雙極性晶體管 的集電極區(qū)域的基板形成J-FET的一個芯片的分立元件，與使用BIP-LSI、 C-MOS-LSI或Bi-C-MOS-LSI的放大集成電路元件相比，廉價且簡便。第三，放大元件的放大率可根據(jù)雙極性晶體管的放大率適當選擇。
根據(jù)本發(fā)明的制造方法，在J-FET的制造工序中，通過僅增加一個工
序，即可將雙極性晶體管集成在同一基板上，可以提供廉價的放大元件的
制造方法。
并且，本實施方式的》文大元件與僅使用現(xiàn)有J-FET的方文大元件相比， 具有靜電擊穿容量(靜電破壊耐量)高的優(yōu)點。與J-FET相比，雙極性晶 體管為大面積，若通過施加的靜電，電流在J-FET開始流動，則在雙極性 晶體管中大電流流動，靜電電流被抽取(引含抜力、"3 )。因此，與現(xiàn)有結(jié) 構(gòu)相比，可以提高靜電擊穿容量。


圖1是說明本實施方式的放大元件的電路圖2是說明本實施方式的放大元件的剖面圖3是說明本實施方式的放大元件的平面圖4是說明本實施方式的放大元件的制造方法的剖面圖
圖5是說明本實施方式的放大元件的制造方法的剖面圖
圖6是說明本實施方式的放大元件的制造方法的剖面圖
圖7是說明本實施方式的放大元件的制造方法的剖面圖
圖8是說明本實施方式的放大元件的制造方法的剖面圖
圖9是說明本實施方式的放大元件的制造方法的剖面圖
圖IO是說明本實施方式的放大元件的電路圖11是說明現(xiàn)有放大元件的電路圖12是說明現(xiàn)有放大元件的電路圖。
附圖標記說明
10、 10'》t大元件
12 n-型半導體基板
15 ECM
21 背柵擴散區(qū)域
23 背柵接觸區(qū)域
25 源極區(qū)域
30、 30' 雙極性晶體管
11 n+型半導體基板
13 絕緣膜 20、 20' J-FET
22 溝道區(qū);或
24 頂4冊區(qū)域
26 漏才及區(qū)i或 31 基極區(qū)域32發(fā)射極區(qū)域33集電極取出區(qū)域
34基極接觸區(qū)域35發(fā)射極接觸區(qū)域
36集電極取出接觸區(qū)域40第一電極層
41背柵電極42頂柵電極
43柵極焊盤電極50第二電極層
51發(fā)射極電極52發(fā)射極焊盤電極
60第一配線層61漏極電極
62集電極配線70第二配線層
71源極電極72基才及電極
80第三電極層(背面集電極電極)110放大元件(J-FET)115;ECM
SB基板
具體實施例方式
參照圖1~圖10，以如下情況為例說明本發(fā)明的實施方式，即，在n 型半導體基板集成n溝道型J-FET及叩n雙極性晶體管的情況。
圖1是表示本實施方式的放大元件10的連接例的電路圖。
放大元件IO是與駐極體電容式話筒(ECM) 15連接并進行阻抗變換和 放大的元件，將接合型場效應晶體管(J-FET) 20和雙極性晶體管30集成 在一導電型半導體基板。
ECM15將振動膜(振動板)和與其相對的電極配置于框體內(nèi)，由聲音 引起的振動膜的移動，作為振動膜和電極間的靜電容量的變化而被取出。 振動膜例如由高分子材料等構(gòu)成，根據(jù)駐極體效應使電荷在振動膜持續(xù)。
本實施方式的放大元件10是將J-FET20和雙極性晶體管30集成并安裝 于一個芯片的分立(單獨半導體)元件，ECM15的一端與J-FET20的柵極 連接。J-FET20的一端(例如源極S )與雙極性晶體管30的基極B連接， J-FET20的另一端(例如漏極D)與雙極性晶體管30的集電極C連接。雙 極性晶體管30的集電極C經(jīng)由負載電阻RL與電源VDD連接。雙極性晶 體管30的發(fā)射極E接地。
;改大元件10的動作如下所述。
若從雙極性晶體管30的集電極供給電源，則電流i在J-FET20的漏極D-源極S間流動。ECM15的電容變化(電壓變化)作為柵極電壓施加到 J-FET20的柵極G，對應電容的變化量，流到J-FET20的電流i被控制。對 應電容變化的電流i從J-FET20的源極流到雙極性晶體管30的基極B,電 流被供給到雙極性晶體管30且根據(jù)集電極C _發(fā)射極E之間的電流放大率 卩(=AIc/AIb = hfe)被放大。電流放大的結(jié)果可以通過負載電阻RL進行電 壓變換，并作為輸出電壓Vout的AC成分從雙極性晶體管30的集電極C取 出。
通常，J-FET20為高輸入阻抗，因ECM15電容變化而引起的電荷的流 動(電流)即便微弱，也可以作為電壓變化而取出。
除此之外，在本實施例中，J-FET20將一個芯片上的占有面積(單元尺 寸)減少(例如雙極性晶體管30的占有面積(單元尺寸)的十分之一左右)， J-FET20的輸入電容Cin成為十分小的電容。
因此，相對于從ECM15輸出的電容變化，可以大幅降低在J-FET20的 輸入損耗(參照圖12)。
另一方面，若J-FET20的單元尺寸小，則存在增益變低的問題，但在 本實施例中，利用雙極性晶體管30可以放大J-FET20的輸出電流。即，通 過適當選擇雙極性晶體管30的電流放大率(3，從而可以確保所希望的增益。
這樣，本實施例的放大元件10可以兼具有J-FET20的高輸入阻抗和雙 極性晶體管30的低輸出阻抗的優(yōu)點。因此，與使用BIP-LSI、 C-MOS-LSI 或Bi-C-MOS-LSI的放大集成電路元件相比，可以提供制造工藝簡便且降低 成本的》t大元件。
另外，分立元件由于成本低、電路簡單，故具有噪聲源少的優(yōu)點。
參照圖2,以n型基板的情況為例說明放大元件10的結(jié)構(gòu)。圖2是放 大元件10的截面概略圖。
放大元件10是在n型基板SB集成了 J-FET20和雙極性晶體管30的分 立元件。
基板SB在高濃度n型半導體基板11上層積n-型半導體層12,并構(gòu)成 雙極性晶體管30的集電極區(qū)域。
J-FET20由背柵擴散區(qū)域21 、溝道區(qū)域22 、背柵接觸區(qū)域23 、頂柵區(qū) 域24 、源極區(qū)域25和漏極區(qū)域26構(gòu)成。
背柵擴散區(qū)域21為在n-型半導體層12表面設(shè)置的p型雜質(zhì)區(qū)域。溝道區(qū)域22為在背柵擴散區(qū)域21表面設(shè)置的n型雜質(zhì)區(qū)域。在溝道區(qū)域22 外側(cè)的背柵擴散區(qū)域21的表面，設(shè)置高濃度的p型雜質(zhì)區(qū)域即背柵接觸區(qū) 域23。在溝道區(qū)域22表面，設(shè)置高濃度的p型雜質(zhì)區(qū)域即頂柵區(qū)域24和 在其兩側(cè)的高濃度n型雜質(zhì)區(qū)域即源極區(qū)域25及漏極區(qū)域26。
雙極性晶體管30將基板SB作為集電極區(qū)域，并由基極區(qū)域31和發(fā)射 極區(qū)域32構(gòu)成。
基極區(qū)域31是在n-型半導體層12表面設(shè)置的p型雜質(zhì)區(qū)域，發(fā)射極 區(qū)域32是在基極區(qū)域31表面設(shè)置的n型雜質(zhì)區(qū)域。在發(fā)射極區(qū)域32表面 設(shè)置高濃度的n型雜質(zhì)區(qū)域即發(fā)射極接觸區(qū)域35。另外，在基極區(qū)域31表 面設(shè)置高濃度的p型雜質(zhì)區(qū)域即基極接觸區(qū)域34。
集電極取出區(qū)域33是與基極區(qū)域31相距間隔地設(shè)于n-型半導體層12 表面的n型雜質(zhì)區(qū)域，為了導出成為集電極區(qū)域的基板SB的電流，以比 n—型半導體層12的雜質(zhì)濃度高的雜質(zhì)濃度進行設(shè)置。在集電極取出區(qū)域33 的表面配置濃度更高的n型雜質(zhì)區(qū)域即集電極取出接觸區(qū)域36。
集電極取出區(qū)域33優(yōu)選與n型半導體基板11接觸。
在基板SB (n-型半導體層12)表面，通過第一電極層40設(shè)有背柵電 極(BG) 41及頂柵電極(TG) 42,使其分別與背柵接觸區(qū)域23及頂柵區(qū) 域24連接。
另外，在基板SB (n-型半導體層12)表面，通過第二電極層50設(shè)有 發(fā)射極電極(E) 51且與發(fā)射極接觸區(qū)域35連接。
并且，在基板SB (n-型半導體層12)表面，通過第一配線層60設(shè)有 J-FET20的漏極電極(D) 61和集電極配線(C) 62，使其分別與漏極區(qū)域 26、集電極取出接觸區(qū)域36連接。
另夕卜，通過在基板SB表面設(shè)置的第二配線層70,設(shè)有J-FET20的源極 電極(S) 71和雙極性晶體管30的基極電極(B) 72,使其分別與源極區(qū) 域25、基極接觸區(qū)域34接觸。
在基板SB背面，通過第三電極層設(shè)置背面集電極電極(C) 80。
圖3是表示第一電極層及第二電極層、第一配線層及第二配線層的圖 案的平面圖，圖3的a-a線剖面圖與圖2的剖面圖相當。
第一電極層40構(gòu)成梳齒狀的背柵電極41及頂柵電極42、柵極焊盤電 極43。背柵電極41及頂柵電極42，在背柵接觸區(qū)域23和頂柵區(qū)域24上與它們分別重疊地配置。
第二電極層50構(gòu)成梳齒狀的發(fā)射極電極51和發(fā)射極焊盤電極52。發(fā) 射極電極51在發(fā)射極區(qū)域32 (發(fā)射極接觸區(qū)域35)上與其重疊地配置。
第一配線層60構(gòu)成漏極電極61和集電極配線62。第一配線層60的一 端作為漏極電極61，在漏極區(qū)域26上與其重疊地配置，另一端作為集電極 配線62,在集電極取出區(qū)域33 (集電極取出接觸區(qū)域36)上配置。
第二配線層70構(gòu)成源極電極71和基極電極72,基極電極72構(gòu)圖為梳 齒狀。源極電極71在源極區(qū)域25上與其重疊地配置，基極電極72在基極 區(qū)域31 (基極接觸區(qū)域34)上與其重疊地配置。
在背柵電極41和頂柵電極42的梳齒之間，配置一個漏極電極61和一 個源極電極71 ，基極電極72和發(fā)射極電極51配置成使梳齒嚙合的形狀。由此，構(gòu)成一個芯片的方欠大元件10，該方欠大元件IO構(gòu)成為J-FET20的 源極區(qū)域25和雙極性晶體管30的基極區(qū)域31電連接，J-FET20的漏極區(qū) 域26和雙極性晶體管30的集電極區(qū)域(集電極取出接觸區(qū)域36)電連接 (參照圖2)。
本實施例的》文大元件IO在一個芯片上的J-FET20的占有面積(單元尺 寸)比雙極性晶體管30的占有面積(單元尺寸)小，J-FET20和雙極性晶 體管30的面積比例如為1: 10以上。
在圖3中，表示J-FET20由一組源極區(qū)域25、頂柵區(qū)域24及漏極區(qū)域 26 (各區(qū)域分別為一個)構(gòu)成的最小單位的單元為一個的情況。這樣，即 便J-FET20為一個單元也是足夠的，可以將單元尺寸降低的輸入電容Cin 設(shè)為最小。
與此相對，雙極性晶體管30的由一組基極區(qū)域31和發(fā)射極區(qū)域32構(gòu) 成的最小單位的單元配置十個單元以上。雙極性晶體管30的電流放大率卩 可以根據(jù)發(fā)射極區(qū)域32的形成條件適當選擇。通過適當選擇雙極性晶體管 30的電流放大率P，即便是采用為了降低輸入電容Cin而將單元尺寸縮小到 最小限度的J-FET20的情況，也可以將輸出電流充分放大。
并且，本實施例的放大元件10與現(xiàn)有的僅使用J-FET的放大元件相比， 具有靜電擊穿容量高的優(yōu)點。與電流路徑為橫型的J-FET20相比，電流路 徑為縱型的雙極性晶體管30為大面積，若通過施加的靜電，電流在J-FET20 開始流動，則大電流流到雙極性晶體管30，靜電電流被抽取。因此，與圖ll所示的現(xiàn)有結(jié)構(gòu)相比，可以提高靜電擊穿容量。
參照圖4~圖9說明本實施例的放大元件的制造方法。
復合元件的制造方法構(gòu)成為具有如下工序準備基板的工序，該基板 構(gòu)成一個芯片且在成為集電極區(qū)域的高濃度的一導電型半導體基板層積一 導電型半導體層；在所述一導電型半導體層表面形成逆導電型背柵擴散區(qū) 域和逆導電型基極區(qū)域的工序；在所述背柵擴散區(qū)域表面形成一導電型溝 道區(qū)域并在所述基極區(qū)域表面形成一導電型發(fā)射極區(qū)域的工序；在所述溝 道區(qū)域表面形成逆導電型頂柵區(qū)域的工序；在所述溝道區(qū)域表面形成一導 電型源極區(qū)域和漏極區(qū)域的工序；將所述源極區(qū)域和所述基極區(qū)域電連接 的工序；在所述一導電型半導體層表面將所述漏極區(qū)域和所述集電極區(qū)域 電連接的工序。
第一工序(圖4):準備基板的工序，該基板構(gòu)成一個芯片且在成為集 電極區(qū)域的高濃度的一導電型半導體基板層積一導電型半導體層。
準備基板SB,該基板SB在高濃度(雜質(zhì)濃度例如5E19cm^左右) 的n型半導體硅基板11層積了 n-型半導體層12 (雜質(zhì)濃度例如5E15cm-3 左右)。基板SB構(gòu)成分立式半導體元件的一個芯片。
第二工序(圖5):在一導電型半導體層表面形成逆導電型背柵擴散區(qū) 域和逆導電型基極區(qū)域的工序。
在n-型半導體層12的表面，設(shè)置背柵擴散區(qū)域的形成區(qū)域和基極區(qū)域 的形成區(qū)域開口的掩模(未圖示)，將p型雜質(zhì)(例如硼(B))離子注入后， 通過熱處理(例如IIO(TC、 300分鐘左右)同時進行擴散。由此，形成雜 質(zhì)濃度例如為lE16cn^左右的背柵擴散區(qū)域21和基極區(qū)域31。背柵擴散 區(qū)域21和基極區(qū)域31形成為同樣的深度。
第三工序(圖6):在背柵擴散區(qū)域表面形成一導電型溝道區(qū)域、在基 極區(qū)域表面形成一導電型發(fā)射極區(qū)域并在一導電型半導體層表面形成一導 電型集電極取出區(qū)域的工序。
在n-型半導體層12的表面，設(shè)置溝道區(qū)域、發(fā)射極區(qū)域及集電極取出 區(qū)域各自的形成區(qū)域開口的新的掩模(未圖示)，將n型雜質(zhì)(例如磷(P )) 離子注入后，通過熱處理(例如110(TC、 420分鐘左右)同時進行擴散。
由此，在背柵擴散區(qū)域21表面形成溝道區(qū)域22，在基極區(qū)域31表面 形成發(fā)射極區(qū)域32。另外，在n-型半導體層12表面形成集電極取出區(qū)域33。集電極取出區(qū)域33與基極區(qū)域31相距間隔地設(shè)置(參照圖2)。溝道 區(qū)域22、發(fā)射極區(qū)域32、集電極取出區(qū)域33的雜質(zhì)濃度例如為1E16cm-3 左右且形成為同樣的深度。
第四工序(圖7):在溝道區(qū)域表面形成逆導電型頂;敗區(qū)域的工序。 在n-型半導體層12的表面，設(shè)置頂柵區(qū)域及背柵接觸區(qū)域的形成區(qū)域 和、基極接觸區(qū)域的形成區(qū)域開口的新的掩模(未圖示)，將p型雜質(zhì)(例 如硼(B))離子注入后，通過熱處理(例如110(TC、 30分鐘左右)同時進 行擴散。
由此，在溝道區(qū)域22表面形成雜質(zhì)濃度例如為1E19cm^左右的頂柵區(qū) 域24。與此同時，在背柵擴散區(qū)域21表面形成背柵接觸區(qū)域23，在基極 區(qū)域31表面形成基極接觸區(qū)域34 。
頂柵區(qū)域24、背柵接觸區(qū)域23及基極接觸區(qū)域34形成為同樣的深度。 第五工序(圖8):在溝道區(qū)域表面形成一導電型源極區(qū)域和漏極區(qū)域 的工序。
在n-型半導體層12的表面，設(shè)置源極區(qū)域及漏極區(qū)域的形成區(qū)域、發(fā) 射極接觸區(qū)域的形成區(qū)域、和集電極取出接觸區(qū)域的形成區(qū)域開口的新的 掩模(未圖示)，將n型雜質(zhì)(例如磷(P))離子注入后，通過熱處理(例 如100(TC、 60分鐘左右)同時進行擴散。
由此，在溝道區(qū)域22表面形成源極區(qū)域25及漏極區(qū)域26。與此同時， 在發(fā)射極區(qū)域32表面形成發(fā)射極接觸區(qū)域35，在集電極取出區(qū)域33表面 形成集電極取出接觸區(qū)域3 6 。
源極區(qū)域25及漏極區(qū)域26、發(fā)射極接觸區(qū)域35、集電極取出接觸區(qū) 域36的雜質(zhì)濃度例如都為lE20crr^左右且形成為同樣的深度。
J-FET20在一個背柵擴散區(qū)域21形成一組長方形的源極區(qū)域25、漏極 區(qū)域26、頂柵區(qū)域24，雙極性晶體管30在一個基才及區(qū)域31形成多個長方 形的發(fā)射極區(qū)域32 (發(fā)射極接觸區(qū)域35 )。 J-FET20與雙極性晶體管30的 占有面積比，例如為1: 10。另外，在此的占有面積指的是，各背柵擴散區(qū) 域21和基極區(qū)域31的面積。
另外，第四工序(圖7)和第五工序(圖8)也可以交換順序。
在第四工序至第五工序中，也可以如下處理在n-型半導體層12表面， 設(shè)置頂柵區(qū)域、背柵接觸區(qū)域、基極接觸區(qū)域各自的形成區(qū)域開口的掩模，離子注入p型雜質(zhì)，并重新設(shè)置源極區(qū)域、漏極區(qū)域、發(fā)射極接觸區(qū)域、 集電極取出接觸區(qū)域的形成區(qū)域開口的掩模，離子注入n型雜質(zhì)后，通過 熱處理同時擴散p型雜質(zhì)和n型雜質(zhì)，從而同時形成頂柵區(qū)域24、背柵接 觸區(qū)域23 、基極接觸區(qū)域34、源極區(qū)域25 、漏極區(qū)域26 、發(fā)射極接觸區(qū) 域35、集電極取出接觸區(qū)域36。
第六工序(圖9):將源極區(qū)域和上述基極區(qū)域電連接的工序以及在上 述一導電型半導體層表面將上述漏極區(qū)域和上述集電極區(qū)域電連接的工 序。
在n-型半導體層表面12設(shè)置絕緣膜13并在所希望的位置開口 ，例如 利用鋁(Al)形成第一電極層40、第二電極層50、第一配線層60、第二配 線層70。
由第一配線層40形成分別與背柵接觸區(qū)域23、頂柵區(qū)域24連接的背 柵電極41及頂柵電極42，另外，在J-FET20的背柵擴散區(qū)域21外形成柵 極焊盤電極(參照圖3)。
由第二配線層50形成與發(fā)射極接觸區(qū)域35連接的發(fā)射極電極51,在 雙極性晶體管30的基極區(qū)域31外形成發(fā)射極焊盤電極(參照圖3 )。
第一配線層60的一端構(gòu)成漏極電極61、另一端構(gòu)成集電極配線62, 并分別與漏才及區(qū)域26及集電才及取出接觸區(qū)域36連接。
由第二配線層70形成源極電極71和基極電極72，并分別與源極區(qū)域 25及基極接觸區(qū)域34連接。
由此，源極區(qū)域25和基極區(qū)域31電連接，漏極區(qū)域26和集電極取出 區(qū)域33電連接。
在n+型半導體基板11的背面，利用金屬蒸鍍等形成背面集電極電極80。
集電極取出區(qū)域33優(yōu)選與n型半導體基板11連接，但工序增加。
以上，以在n型半導體基板SB集成n溝道型J-FET20及npn雙極性晶
體管30的情況為例進行了說明，但即便將導電型設(shè)為相反，同樣也能實施。 圖10是在p型半導體基板集成p溝道型J-FET20'及pnp雙極性晶體管
30'的情況下放大元件10'的電路圖。
權(quán)利要求
1. 一種放大元件，與駐極體電容式話筒連接，該放大元件的特征在于，具有一導電型半導體基板、接合型場效應晶體管及雙極性晶體管，該一導電型半導體基板為高濃度且構(gòu)成一個芯片，該接合型場效應晶體管構(gòu)成為具有層積于該半導體基板上的一導電型半導體層、設(shè)于所述一導電型半導體層表面的逆導電型背柵擴散區(qū)域、設(shè)于該背柵擴散區(qū)域表面的逆導電型背柵接觸區(qū)域及一導電型溝道區(qū)域、設(shè)于該溝道區(qū)域的一導電型源極區(qū)域及漏極區(qū)域、設(shè)于所述溝道區(qū)域表面的逆導電型頂柵區(qū)域，該雙極性晶體管構(gòu)成為將所述一導電型半導體基板及所述一導電型半導體層作為集電極區(qū)域，且具有設(shè)于所述一導電型半導體層表面的逆導電型基極區(qū)域、設(shè)于該基極區(qū)域表面的一導電型發(fā)射極區(qū)域，所述源極區(qū)域和所述基極區(qū)域連接，所述漏極區(qū)域和所述集電極區(qū)域連接。
2. 如權(quán)利要求1所述的放大元件，其特征在于，所述接合型場效應晶 體管的占有面積比所述雙極性晶體管的占有面積'J、。
3. 如權(quán)利要求2所述的放大元件，其特征在于，所述接合型場效應晶 體管和所述雙極性晶體管的占有面積比為1: IO以上。
4. 如權(quán)利要求1所述的放大元件，其特征在于，所述接合型場效應晶 體管由 一組所述源極區(qū)域及漏極區(qū)域構(gòu)成。
5. 如權(quán)利要求1所述的放大元件，其特征在于，在所述一導電型半導 體層表面設(shè)有與所述背柵接觸區(qū)域及頂柵區(qū)域連接的第 一電極層和與所述 發(fā)射極區(qū)域連接的第二電極層，在所述一導電型半導體基板的背面設(shè)有第 三電極層。
6. 如權(quán)利要求1所述的放大元件，其特征在于，在所述一導電型半導 體層表面設(shè)置一導電型集電極取出區(qū)域，在該集電極取出區(qū)域表面設(shè)置一 導電型集電極取出接觸區(qū)域。
7.如權(quán)利要求6所述的放大元件，其特征在于，在所述一導電型半導 體層表面設(shè)有第一配線層和第二配線層，該第一配線層與所述漏極區(qū)域及所述集電極取出接觸區(qū)域連接，該第二配線層與所述源極區(qū)域及所述基極 區(qū)域連接。
8. —種放大元件的制造方法，該放大元件與駐極體電容式話筒連接，該放大元件的制造方法的特征在于，具有如下工序準備基板的工序，該基板構(gòu)成一個芯片且在成為集電極區(qū)域的高濃度的 一導電型半導體基板層積一導電型半導體層；在所述一導電型半導體層表面形成逆導電型背柵擴散區(qū)域和逆導電型 基極區(qū)域的工序；在所述背柵擴散區(qū)域表面形成一導電型溝道區(qū)域并在所述基極區(qū)域表 面形成一導電型發(fā)射極區(qū)域的工序；在所述溝道區(qū)域表面形成逆導電型頂柵區(qū)域的工序；在所述溝道區(qū)域表面形成一導電型源極區(qū)域和漏極區(qū)域的工序；將所述源極區(qū)域和所述基極區(qū)域電連接的工序；在所述一導電型半導體層表面將所述漏極區(qū)域和所述集電極區(qū)域電連 接的工序。
9. 如權(quán)利要求8所述的放大元件的制造方法，其特征在于，具有如下 工序在形成所述溝道區(qū)域及所述發(fā)射極區(qū)域的同時，在所述一導電型半導 體層表面形成集電極取出區(qū)域的工序；在形成所述頂柵區(qū)域的同時，在所述背柵擴散區(qū)域表面形成背柵接觸 區(qū)域，并在所述基極區(qū)域表面形成基極接觸區(qū)域的工序；在形成所述源極區(qū)域及所述漏極區(qū)域的同時，在所述發(fā)射極區(qū)域表面形成發(fā)射極接觸區(qū)域，并在所述集電極取出區(qū)域表面形成集電極取出接觸 區(qū)i或的工序。
10. 如權(quán)利要求9所述的放大元件的制造方法，其特征在于，一導電型雜質(zhì):進行熱處理并同時擴散所述雜質(zhì)，形成所述頂;斷區(qū)域、背柵接觸區(qū)域、 基極接觸區(qū)域、和所述源極區(qū)域、所述漏極區(qū)域、所述發(fā)射極接觸區(qū)域。
11.如權(quán)利要求8所述的放大元件的制造方法，其特征在于，具有如下工序在所述一導電型半導體層表面，形成與所述背柵接觸區(qū)域及頂柵區(qū)域 連接的第一電極層、與所述發(fā)射極區(qū)域連接的第二電極層、與所述漏極區(qū) 域及所述集電極取出接觸區(qū)域連接的第 一配線層、與所述源極區(qū)域及所述基極區(qū)域連接的第二配線層的工序；在所述一導電型半導體基板的背面形成第三電極層的工序。
全文摘要
本發(fā)明提供一種放大元件及其制造方法。為了進行ECM的阻抗變換及放大，使用放大集成電路元件或J-FET。放大集成電路元件可以根據(jù)電路常數(shù)來適當選擇增益(Gain增益)，通常與使用J-FET的情況相比具有增益高的優(yōu)點，但也存在電路結(jié)構(gòu)復雜且成本高的問題。另一方面，在僅使用J-FET時，存在輸出不能充分放大、增益低的問題。本發(fā)明提供一種分立元件，該分立元件將J-FET和雙極性晶體管集成在一個芯片上，J-FET的源極區(qū)域和雙極性晶體管的基極區(qū)域連接，J-FET的漏極區(qū)域和雙極性晶體管的集電極區(qū)域連接。由此，可以實現(xiàn)高輸入阻抗且低輸出阻抗的ECM用放大元件。
文檔編號H03F3/181GK101546985SQ20091012825
公開日2009年9月30日 申請日期2009年3月24日 優(yōu)先權(quán)日2008年3月28日
發(fā)明者小野寺榮男 申請人:三洋電機株式會社;三洋半導體株式會社