專(zhuān)利名稱(chēng)：：一種基于simd結(jié)構(gòu)的多標(biāo)準(zhǔn)ldpc譯碼器電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種譯碼器電路，尤其涉及一種基于SIMD(singleinstructionmultipledata)結(jié)構(gòu)的多標(biāo)準(zhǔn)LDPC譯碼器電路。
背景技術(shù)：
：在高速無(wú)線(xiàn)數(shù)字通信系統(tǒng)中，LDPC碼(LowDensityParityCheckCodes低密度奇偶校驗(yàn)碼)作為前向糾錯(cuò)碼(ForwardErrorCorrection)中重要的一種，具有最接近香農(nóng)極限的譯碼性能，且其具有并行處理所能提供的極高的數(shù)據(jù)吞吐率，被廣泛應(yīng)用到眾多無(wú)線(xiàn)通信標(biāo)準(zhǔn)中，并有望成為未來(lái)無(wú)線(xiàn)通信標(biāo)準(zhǔn)中最主要的信道糾錯(cuò)碼方案。寬帶無(wú)線(xiàn)接入領(lǐng)域的IEEE802.1In(WLAN)和正EE802.16e(WiMAX)，數(shù)字多媒體廣播領(lǐng)域的歐洲數(shù)字電視衛(wèi)星傳輸標(biāo)準(zhǔn)(DVB-S2)，中國(guó)數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)(DTMB)和適用于手持移動(dòng)設(shè)備的中國(guó)移動(dòng)多媒體廣播標(biāo)準(zhǔn)(CMMB)等眾多無(wú)線(xiàn)通信標(biāo)準(zhǔn)的出現(xiàn)，要求當(dāng)前的用戶(hù)終端接收設(shè)備能夠支持多種通信標(biāo)準(zhǔn)，接收來(lái)自不同通信標(biāo)準(zhǔn)傳輸?shù)男盘?hào)。因此，終端接收設(shè)備中能夠支持多標(biāo)準(zhǔn)的LDPC譯碼器也就逐漸成為目前研究的熱點(diǎn)和需求。當(dāng)前絕大多數(shù)LDPC譯碼器都采用單一的通信標(biāo)準(zhǔn)，并通過(guò)采用TPMP(TwoPhaseMessagePassing)算法或TDMP(TurboDecodingMessagePassing)算法硬件實(shí)現(xiàn)。大致可分為以下三種硬件結(jié)構(gòu)設(shè)計(jì)方式①以L(fǎng)DPC碼校驗(yàn)矩陣為基礎(chǔ)完全展開(kāi)的全并行結(jié)構(gòu)LDPC譯碼器實(shí)現(xiàn)方式；②以分塊LPDC碼(Block-LDPCCodes)為基礎(chǔ)采用部分并行展開(kāi)，處理單元采用并行的實(shí)現(xiàn)方式；③以分塊LDPC碼為基礎(chǔ)采用部分并行展開(kāi)，處理單元采用串行處理的實(shí)現(xiàn)方式。但以上三種硬件設(shè)計(jì)方法在多標(biāo)準(zhǔn)LDPC譯碼器設(shè)計(jì)方向都有其缺陷與不足方法①只適用于TPMP算法，不適用于變碼率、變碼長(zhǎng)硬件結(jié)構(gòu)設(shè)計(jì)，且硬件實(shí)現(xiàn)隨著碼長(zhǎng)增加越趨復(fù)雜；方法②中處理單元的并行性，在實(shí)現(xiàn)多碼率結(jié)構(gòu)上也存在缺陷，同時(shí)受到分塊LDPC碼結(jié)構(gòu)的限制；方法③由于處理單元采用串行處理，適用于變碼率、變碼長(zhǎng)硬件設(shè)計(jì)，但其硬件結(jié)構(gòu)缺乏靈活性，在多標(biāo)準(zhǔn)LDPC譯碼器設(shè)計(jì)上存在困難。申請(qǐng)?zhí)枮?00710044715.7—種多碼率非規(guī)則LDPC碼解碼器中公開(kāi)的技術(shù)放案中，采用部分并行的VLSI(verylargescaleintegration)系統(tǒng)整體架構(gòu)，其運(yùn)算邏輯采用橫向處理單元和縱向處理單元的實(shí)現(xiàn)方式，系統(tǒng)采用12組橫向處理單元、59個(gè)縱向處理單元及其他輸入、輸出緩存、中間數(shù)據(jù)存儲(chǔ)器等。此種方案只適用于單一通訊標(biāo)準(zhǔn)應(yīng)用，且存在不利于精簡(jiǎn)電路設(shè)計(jì)的問(wèn)題。基于上述種種問(wèn)題，本發(fā)明提出了一種基SIMD結(jié)構(gòu)的多標(biāo)準(zhǔn)LDPC譯碼器，能實(shí)現(xiàn)碼率、碼長(zhǎng)靈活可配置，滿(mǎn)足多標(biāo)準(zhǔn)應(yīng)用的需求，同時(shí)能夠保證提高硬件電路的利用率，降低譯碼器芯片設(shè)計(jì)面積的需求。
發(fā)明內(nèi)容本發(fā)明目的為提供一種適合多標(biāo)準(zhǔn)通訊，碼率、碼長(zhǎng)靈活配置，同時(shí)保證譯碼器硬件電路的利用率的LDPC譯碼器電路。為實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明提供一種SIMD結(jié)構(gòu)的多標(biāo)準(zhǔn)LDPC譯碼器電路，由輸入緩沖單元、主控制器、指令存儲(chǔ)器、本征信息存儲(chǔ)器、后驗(yàn)信息存儲(chǔ)器、外信息存儲(chǔ)器、奇偶校驗(yàn)和輸出緩沖單元及處理單元陣列構(gòu)成。處理單元陣列由多個(gè)并行的處理單元PU(processingunit)構(gòu)成，處理單元PU采用串行處理方式的VLSI硬件架構(gòu)。輸入緩沖單元，用于接收來(lái)自信道的本征信息量化值。主控制器，用于實(shí)現(xiàn)整個(gè)譯碼器的控制功能。如從指令控制器讀取指令，發(fā)送指令到控制單元，控制輸入端數(shù)據(jù)緩沖、迭代譯碼、數(shù)據(jù)輸出等。指令存儲(chǔ)器，用于存儲(chǔ)專(zhuān)用簡(jiǎn)化SIMD指令及矩陣信息。本征信息存儲(chǔ)器，用于存儲(chǔ)解映射后的得到的本征信息(IntrinsicMessages)。后驗(yàn)信息存儲(chǔ)器，用于存儲(chǔ)譯碼過(guò)程中變量節(jié)點(diǎn)處理單元VNU更新生成的后驗(yàn)信息(PosteriorMessages)。外信息存儲(chǔ)器，用于存儲(chǔ)譯碼過(guò)程中校驗(yàn)節(jié)點(diǎn)處理器CNU更新生成的外信息(ExtrinsicMessages)。奇偶校驗(yàn)和輸出緩沖單元，用于整個(gè)譯碼迭代過(guò)程中的奇偶校驗(yàn)運(yùn)算，并將譯碼結(jié)束的碼字緩沖輸出。多個(gè)并行的處理單元PU陣列，由多個(gè)并行的處理單元PU構(gòu)成，用于根據(jù)譯碼所需完成運(yùn)算操作。處理單元PU電路采用流水線(xiàn)技術(shù)和時(shí)分復(fù)用技術(shù)，提高系統(tǒng)峰值時(shí)鐘頻率。上述的多個(gè)并行的處理單元PU(如圖2所示)，其實(shí)現(xiàn)電路由可配置循環(huán)移位器RCS(ReconfigurableCyclicShifter)、數(shù)據(jù)恢復(fù)單元DRU(DataRecoveryUnit)、最小值掃描單元MSU(MinimumScanUnit)及加法器單元ADDER四部分構(gòu)成校驗(yàn)節(jié)點(diǎn)處理單元CNU和變量節(jié)點(diǎn)處理單元VNU。本發(fā)明采用的一種改進(jìn)型TPMP譯碼算法，使得設(shè)計(jì)的硬件結(jié)構(gòu)不受分塊矩陣特殊結(jié)構(gòu)限制，將譯碼過(guò)程分為行更新和列更新兩個(gè)階段，對(duì)應(yīng)校驗(yàn)節(jié)點(diǎn)處理單元CNU(如圖3所示)和變量節(jié)點(diǎn)處理單元VNU兩個(gè)運(yùn)算單元(如圖4所示)。在譯碼迭代過(guò)程處理校驗(yàn)節(jié)點(diǎn)更新時(shí)，采用運(yùn)算復(fù)雜度相對(duì)較小的NMS(NormalizedMin-Sum)算法，降低保存中間過(guò)程中外信息的存儲(chǔ)器容量。基于本發(fā)明所提供的基于SIMD結(jié)構(gòu)的多標(biāo)準(zhǔn)LDPC譯碼器電路，還提供了專(zhuān)用簡(jiǎn)化的SIMD指令集(如表1中所列)，該指令集能夠?qū)崿F(xiàn)譯碼器硬件結(jié)構(gòu)與分塊LDPC碼校驗(yàn)矩陣結(jié)構(gòu)的分離。多標(biāo)準(zhǔn)融合時(shí)，可根據(jù)不同通信標(biāo)準(zhǔn)的不同校驗(yàn)矩陣信息，以該指令集為基礎(chǔ)設(shè)計(jì)指令代碼，譯碼器通過(guò)指令代碼控制整個(gè)譯碼器工作。<table>tableseeoriginaldocumentpage4</column></row><table><table>tableseeoriginaldocumentpage5</column></row><table>上述
發(fā)明內(nèi)容，有效滿(mǎn)足了基于SIMD結(jié)構(gòu)的LDPC譯碼器進(jìn)行多標(biāo)準(zhǔn)通訊需求，碼率、碼長(zhǎng)靈活可配置，同時(shí)能夠節(jié)約譯碼器硬件電路設(shè)計(jì)，降低芯片面積。圖1基于SIMD結(jié)構(gòu)的LDPC譯碼器整體硬件結(jié)構(gòu)圖2基于SIMD結(jié)構(gòu)的LDPC譯碼器處理單元結(jié)構(gòu)圖3處理單元工作在校驗(yàn)節(jié)點(diǎn)更新階段時(shí)硬件電路圖4處理單元工作在變量節(jié)點(diǎn)更新階段時(shí)硬件電路具體實(shí)施方案根據(jù)
發(fā)明內(nèi)容中提供的解決方案，基于SIMD結(jié)構(gòu)的多標(biāo)準(zhǔn)LDPC譯碼器的具體實(shí)施方式如下譯碼前，主控制器首先從指令存儲(chǔ)器中讀取參數(shù)配置信息，進(jìn)行初始化操作。輸入緩沖單元每接收完一個(gè)完整的幀長(zhǎng)度數(shù)據(jù)后通知主控制器數(shù)據(jù)已經(jīng)準(zhǔn)備好，等待譯碼。當(dāng)主控制器將數(shù)據(jù)讀取后，輸入緩沖器又自動(dòng)進(jìn)入下一幀數(shù)據(jù)的接收狀態(tài)。譯碼開(kāi)始，內(nèi)部狀態(tài)機(jī)根據(jù)譯碼模式控制整個(gè)譯碼器數(shù)據(jù)流向，主控制器讀取行或列掃描指令并發(fā)送給處理單元陣列。多個(gè)并行處理單元同時(shí)接收來(lái)自主控制器發(fā)出的指令流，判斷是否執(zhí)行該條指令。主控制器根據(jù)LDPC碼校驗(yàn)矩陣中子矩陣大小有選擇地屏蔽掉部分處理單元，被屏蔽的處理單元不執(zhí)行主控制器發(fā)出的指令。處理單元PU譯碼識(shí)別出本次操作是行掃描還是列掃描后進(jìn)入串行掃描狀態(tài)。采用改進(jìn)型的TPMP算法，整個(gè)譯碼過(guò)程被分解為行更新和列更新兩個(gè)階段，分別對(duì)應(yīng)校驗(yàn)節(jié)點(diǎn)處理單元CNU和變量節(jié)點(diǎn)處理單元VNU。以行更新數(shù)據(jù)流向?yàn)槔敿?xì)描述各個(gè)硬件模塊在譯碼迭代過(guò)程中參與的具體實(shí)施方案(其中，假設(shè)處理單元PU并行度為Z，即對(duì)應(yīng)一組數(shù)據(jù)由Z路數(shù)據(jù)構(gòu)成，校驗(yàn)矩陣m行塊的行重為rj:如圖3所示，行更新階段硬件包括2個(gè)存儲(chǔ)塊，分別為后驗(yàn)信息存儲(chǔ)器和外信息存儲(chǔ)器、Z個(gè)并行的數(shù)據(jù)恢復(fù)單元DRU、階數(shù)為Z的可配置循環(huán)移位器RCS、Z個(gè)并行加法器Adder、Z個(gè)并行最小值搜索器MSU。1)主控制器首先從后驗(yàn)信息存儲(chǔ)器中讀取出某行塊所需的后驗(yàn)信息，串行操作模式下每個(gè)時(shí)鐘周期讀取出一組的后驗(yàn)值，每組數(shù)據(jù)對(duì)應(yīng)該行塊非零子矩陣，則整個(gè)行塊操作需要^個(gè)連續(xù)的時(shí)鐘周期。2)讀取出的rm組后驗(yàn)信息串行通過(guò)階數(shù)為Z的可配置循環(huán)移位器RCS，可配置循環(huán)移位器的偏移量來(lái)源于指令存儲(chǔ)器。主控制器從指令存儲(chǔ)器中讀取該行塊對(duì)應(yīng)非零子矩陣的偏移量并傳送給循環(huán)移位器，該偏移量與非零子矩陣的后驗(yàn)信息值相對(duì)應(yīng)。3)與串行讀取^組后驗(yàn)信息同步，主控制器從外信息存儲(chǔ)器中一次性讀取出該行塊對(duì)應(yīng)的一組壓縮外信息。4)第3)步讀取出的壓縮外信息被保留在Z個(gè)并行的數(shù)據(jù)恢復(fù)單元DRU中，并根據(jù)子矩陣位置串行恢復(fù)出本次橫向更新所需要的rm組外信息。5)由第2)步和第4)所得到的rm組后驗(yàn)信息和rm組外信息串行通過(guò)Z個(gè)并行的加法器Adder,做rm次串行減法操作后得到rm組更新的先驗(yàn)信息。6)Z個(gè)并行的最小值搜索單元MSU串行掃描第5)步生成的rm組更新后的先驗(yàn)信息，得到該行塊對(duì)應(yīng)的Z行的更新后的外信息，主控制器控制將該值一次性寫(xiě)回到外信息存儲(chǔ)器中，之后本次行塊更新操作結(jié)束，進(jìn)入下一個(gè)行塊數(shù)據(jù)更新操作周期。—次行或列掃描完成后將更新后得到的數(shù)據(jù)發(fā)回給外部信道本征信息存儲(chǔ)器、后驗(yàn)信息存儲(chǔ)器和外信息存儲(chǔ)器。如此循環(huán)往復(fù)，直到譯碼結(jié)束進(jìn)入輸出狀態(tài)，由輸出緩沖器輸出譯碼數(shù)據(jù)。譯碼輸出完后再進(jìn)入下一次譯碼前的空閑狀態(tài)，等待下一次譯碼。在譯碼迭代過(guò)程處理校驗(yàn)節(jié)點(diǎn)更新時(shí)，采用運(yùn)算復(fù)雜度更低，且譯碼性能幾乎損失很小的NMS(NormalizedMin-Sum)算法。該算法在校驗(yàn)節(jié)點(diǎn)更新時(shí)外信息可以壓縮為最小值、次小值、最小值位置和符號(hào)四類(lèi)信息而保存，有效降低了用于保存中間外信息的存儲(chǔ)器容量。本實(shí)施方案中，處理單元PU(圖3和圖4所示)采用流水線(xiàn)操作，每個(gè)運(yùn)算器件內(nèi)部插入了一級(jí)寄存器以構(gòu)成多級(jí)流水線(xiàn)。校驗(yàn)節(jié)點(diǎn)處理單元和變量節(jié)點(diǎn)處理單元根據(jù)四個(gè)運(yùn)算器件分時(shí)配置成6級(jí)流水線(xiàn)(內(nèi)部4級(jí)，外加讀、寫(xiě)外部存儲(chǔ)器2級(jí)流水操作)。因加入多級(jí)流水線(xiàn)，縮短了關(guān)鍵路徑，提高了峰值時(shí)鐘頻率，而且僅通過(guò)增加相應(yīng)的2選1多路選擇器，實(shí)現(xiàn)了CNU和VNU分時(shí)復(fù)用多個(gè)運(yùn)算器件，提高了運(yùn)算器件的硬件利用率。在上述實(shí)施方案中，采用本發(fā)明提供的硬件電路、專(zhuān)用簡(jiǎn)化SIMD指令及改進(jìn)的TPMP算法，有效降低了單位時(shí)間內(nèi)存儲(chǔ)器的平均訪(fǎng)問(wèn)次數(shù)，從而降低了整個(gè)譯碼器功耗。TPMP算法將譯碼分為行更新和列更新兩個(gè)階段，因而使整個(gè)譯碼過(guò)程更具靈活性。同時(shí)，上述硬件電路實(shí)現(xiàn)，降低了硬件設(shè)計(jì)電路，提高了硬件利用率，從而大幅降低了譯碼器芯片設(shè)計(jì)的面積。權(quán)利要求一種基于SIMD結(jié)構(gòu)的多標(biāo)準(zhǔn)LDPC譯碼器電路，由輸入緩沖單元、主控制器、指令存儲(chǔ)器、本征信息存儲(chǔ)器、后驗(yàn)信息存儲(chǔ)器、外信息存儲(chǔ)器、奇偶校驗(yàn)和輸出緩沖單元及處理單元陣列構(gòu)成，其特征在于所述處理單元陣列由多個(gè)并行的處理單元PU構(gòu)成輸入緩沖單元，用于接收來(lái)自信道的本征信息量化值；主控制器，用于實(shí)現(xiàn)整個(gè)譯碼器的控制功能；本征信息存儲(chǔ)器，用于存儲(chǔ)解映射后得到的本征信息；后驗(yàn)信息存儲(chǔ)器，用于存儲(chǔ)譯碼過(guò)程中變量節(jié)點(diǎn)處理單元更新生成的后驗(yàn)信息；外信息存儲(chǔ)器，用于存儲(chǔ)譯碼過(guò)程中校驗(yàn)節(jié)點(diǎn)處理器更新生成的外信息；奇偶校驗(yàn)和輸出緩沖單元，用于整個(gè)譯碼迭代過(guò)程中的奇偶校驗(yàn)運(yùn)算，并將譯碼結(jié)束的碼字緩沖輸出。2.如權(quán)利要求1所述的一種基于SIMD結(jié)構(gòu)的多標(biāo)準(zhǔn)LDPC譯碼器電路，其特征在于譯碼器電路采用部分并行的硬件設(shè)計(jì)架構(gòu)。3.如權(quán)利要求1所述的一種基于SIMD結(jié)構(gòu)的多標(biāo)準(zhǔn)LDPC譯碼器電路，其特征在于所述處理單元采用串行處理方式的VLSI硬件設(shè)計(jì)架構(gòu)。4.如權(quán)利要1和權(quán)利要求3所述的LDPC譯碼器電路的處理單元，其特征在于所述處理單元電路由可配置循環(huán)移位器、數(shù)據(jù)恢復(fù)單元、最小值掃描單元及加法器單元構(gòu)成。5.如權(quán)利要求1、3、4所述的LDPC譯碼器電路及其處理單元，其特征在于，采用改進(jìn)的TPMP譯碼算法，將譯碼過(guò)程分為行更新和列更新兩個(gè)階段，分別對(duì)應(yīng)為校驗(yàn)節(jié)點(diǎn)處理單元CNU和變量節(jié)點(diǎn)處理單元VNU兩個(gè)運(yùn)算單元。6.如權(quán)利要求1、3、4、5所述的LDPC譯碼器電路的處理單元，其特征在于，所述處理單元采用流水線(xiàn)技術(shù)和分時(shí)復(fù)用技術(shù)電路設(shè)計(jì)，將處理單元?jiǎng)澐侄嗉?jí)流水處理。7.基于上述LDPC譯碼器電路，本發(fā)明還提供一種應(yīng)用于該譯碼器電路的指令集，其特征在于所述指令集適用于各種分塊LDPC碼。全文摘要本發(fā)明提供一種基于SIMD結(jié)構(gòu)的多標(biāo)準(zhǔn)LDPC譯碼器電路，由輸入緩沖單元、主控制器、指令存儲(chǔ)器、本征信息存儲(chǔ)器、后驗(yàn)信息存儲(chǔ)器和外信息存儲(chǔ)器、奇偶校驗(yàn)和輸出緩沖單元以及處理單元陣列構(gòu)成。所述的處理單元陣列由多個(gè)并行的處理單元構(gòu)成，處理單元采用串行處理方式的VLSI硬件架構(gòu)。該譯碼器采用一種新型的TPMP譯碼算法，保證硬件結(jié)構(gòu)不受分塊矩陣特殊結(jié)構(gòu)限制，實(shí)現(xiàn)硬件結(jié)構(gòu)與分塊LDPC碼校驗(yàn)矩陣結(jié)構(gòu)的分離。本發(fā)明提供了靈活可配置的處理單元設(shè)計(jì)電路，能有效提高硬件的利用率，降低芯片的設(shè)計(jì)面積。同時(shí)本發(fā)明還提供了一種專(zhuān)用簡(jiǎn)化的SIMD指令集，該指令集適用于各種分塊LDPC碼，實(shí)現(xiàn)譯碼器硬件結(jié)構(gòu)與分塊LDPC碼校驗(yàn)矩陣結(jié)構(gòu)的分離，滿(mǎn)足多標(biāo)準(zhǔn)通訊的需求。文檔編號(hào)H03M13/00GK101692611SQ200910054350公開(kāi)日2010年4月7日申請(qǐng)日期2009年7月3日優(yōu)先權(quán)日2009年7月3日發(fā)明者向波,曾曉洋,陳赟,鮑丹,黃雙渠申請(qǐng)人:復(fù)旦大學(xué)