專利名稱：全數(shù)字延時鎖定環(huán)電路的制作方法
技術(shù)領(lǐng)域：
發(fā)明涉及一種全數(shù)字延時鎖定環(huán)電路，屬于DDR控制器中對DQS信號 進行延遲的技術(shù)領(lǐng)域。
背景才支術(shù)
延時鎖定環(huán)是DDR控制器的一個重要輔助校準(zhǔn)設(shè)計，用以有效延遲數(shù)據(jù) 選捧脈沖(DQS)信號以確保DDR控制器的輸入寄存器對數(shù)據(jù)的正確采樣。 DDR控制器的延時鎖定環(huán)不改變時鐘頻率，只是產(chǎn)生延時插入到DQS信號接 收路徑上，該延時與DDR控制器接口時鐘頻率有關(guān)，延時偏差必須控制在接 口時鐘周期一定的百分比內(nèi)。
在已有的設(shè)計中，電荷泵延時鎖定環(huán)作為一個數(shù)模混合電路，在工藝上 與DDR控制器的數(shù)字電路存在兼容問題。因此，在DDR控制器中設(shè)計一個高 性能的、與數(shù)字電路兼容的全數(shù)字延時鎖定環(huán)至關(guān)重要。
數(shù)控延時線是全數(shù)字延時鎖定環(huán)的重要部件，它的功能是用不同的控制 字去管理延時線創(chuàng)造不同的延遲量。數(shù)控延時線的最大延遲量和最小延遲量 決定全數(shù)字延時鎖定環(huán)的工作頻率范圍。普通的數(shù)控延時線采用一系列的粗 調(diào)和精調(diào)延時單元級聯(lián)策略，兩者的延時步長存在差異。粗調(diào)延時單元的本 質(zhì)是直接利用器件的傳播延時作為延時步長。精調(diào)延時單元的本質(zhì)是在器件 本征延時的基礎(chǔ)上，利用導(dǎo)通電阻或負(fù)載電容的變化對器件傳播延時產(chǎn)生微小變化作為延時步長。
普通的DDR控制器的全數(shù)字延時鎖定環(huán)采用等分延時策略實現(xiàn)移相功 能。但隨著DDR控制器接口時鐘頻率的提升，等分延時策略的數(shù)控延時線的

發(fā)明內(nèi)容
本發(fā)明目的是針對現(xiàn)有技術(shù)存在的缺陷提供一種全數(shù)字延時鎖定環(huán)電路。
本發(fā)明為實現(xiàn)上述目的，采用如下技術(shù)方案
本發(fā)明全數(shù)字延時鎖定環(huán)電路，其特征在于包括主延時線、控制器、相 位檢測單元和復(fù)制延時線，其中主延時線的時鐘接口分別接控制器的時鐘接 口和相位檢測單元的一個時鐘接口 ，主延時線的反饋時鐘接口接相位檢測單 元的另一個時鐘接口，相位檢測單元的輸出端接控制器的輸入端，控制器的 輸出端分別接主延時線的輸入端和復(fù)制延時線的輸入端。
DDR控制器的全數(shù)字延時鎖定環(huán)的輸入信號為接口時鐘、DQS和復(fù)位信
號。DQS波形與接口時鐘波形一致，區(qū)別在于DQS波形非一直連續(xù)。DQS通 過全數(shù)字延時鎖定環(huán)輸出一個延遲了 90度相位差的DQS-D。 90度相位差的 延遲量等于接口時鐘周期的四分之一，接口時鐘即是全數(shù)字延時鎖定環(huán)的工 作時鐘。
由此，DDR控制器的全數(shù)字延時鎖定環(huán)的工作分為兩個部分 一是鎖定 延遲量等于接口時鐘周期，二是取出該延遲量的四分之一插入到DQS接收路徑。
由于等分延時策略的數(shù)控延時線為了保證鎖定的準(zhǔn)確性，需要大量精調(diào) 延時單元，所以，該策略的數(shù)控延時線的本征延時比較大。
4復(fù)制延時策略的數(shù)控延時線分為兩條主延時線和復(fù)制延時線。l)主延
時線負(fù)責(zé)鎖定。它的精調(diào)延時線的可變延時只要大于一個粗調(diào)延時步長，大
大減少了精調(diào)延時單元的數(shù)量，所以，改善了主延時線的本征延時。2)復(fù)
制延時線負(fù)責(zé)DQS移相。它的粗調(diào)和精調(diào)延時單元的結(jié)構(gòu)與主延時線相同，
規(guī)模是后者的四分之一。用主延時線的控制字通過運算得到復(fù)制延時線的控
制字，得到最接近接口時鐘周期四分之一的延遲量。復(fù)制延時線的末端級聯(lián)
一個小的緩沖器，補償運算造成的移相偏差，提高移相質(zhì)量。
本發(fā)明由于擴大了工作頻率范圍，需要借鑒抑止諧波鎖定和快速鎖定算 法，同時，全部電路由標(biāo)準(zhǔn)單元實現(xiàn)，提高了與DDR控制器的兼容性。


圖.l是全數(shù)字延時鎖定環(huán)的系統(tǒng)框圖。全數(shù)字延時鎖定環(huán)的輸入為接口 時鐘(CLK )、 DQS源信號和復(fù)位信號(RESETn ),輸出為DQS延遲信號(DQS—D )。 包括主延時線、控制器、相位;險測單元和復(fù)制延時線，其中主延時線的時鐘 接口分別接控制器的時鐘接口和相位檢測單元的一個時鐘接口 ，主延時線的 反饋時鐘接口接相位檢測單元的另一個時鐘接口 ，相位檢測單元的輸出端接 控制器的輸入端，控制器的輸出端分別接主延時線的輸入端和復(fù)制延時線的 輸入端。
圖.2是全數(shù)字延時鎖定環(huán)的完整電路結(jié)構(gòu)圖。其中包含的延時部件的詳 細(xì)電路見圖.3,鑒相器的詳細(xì)電路見圖.4, VSAR控制器的詳細(xì)電路見圖.5, 失鎖判斷模塊的詳細(xì)電路見圖.6。其它模塊的設(shè)計自由度較大，不做詳細(xì)電 路圖解，只提供模塊端口的連接關(guān)系。另外，第一至第四精調(diào)延時單元(組 成精調(diào)延時線)和第一粗調(diào)延時線構(gòu)成主延時線；第五精調(diào)延時單元、第二粗調(diào)延時線和偏差補償緩沖器構(gòu)成復(fù)制延時線。
圖.3是延時部件的電路圖。本設(shè)計的第一粗調(diào)延時線包含65個粗調(diào)延 時單元，CON[63: O]對它控制。第二粗調(diào)延時線包含15個粗調(diào)延時單元，控 制字DQSC0N[15: O]對它控制。精調(diào)延時單元的控制字是F0N [7: 0]。
圖.4是鑒相器的電路圖。第一D觸發(fā)器構(gòu)成粗調(diào)鑒相器，第二和第三D
觸發(fā)器構(gòu)成精調(diào)鑒相器。
圖.5是VSAR控制器的電if各圖，本設(shè)計包含4個VSAR單元和2個傳統(tǒng) SAR單元。傳統(tǒng)SAR單元的前級是三選一數(shù)據(jù)選擇器。
圖.6是失鎖判斷電路圖。它是純組合電路，與VSAR控制器的設(shè)計密切 相關(guān)。
圖.7是精調(diào)鑒相器的時序圖。 圖.8是VSAR控制器的時序圖。
具體實施例方式
下面結(jié)合附圖對發(fā)明的技術(shù)方案進行詳細(xì)說明
如圖1所示為全數(shù)字延時鎖定環(huán)的系統(tǒng)框圖。圖中CLK輸入主延時線， 主延時線的輸出取名反饋時鐘，CLK和反饋時鐘進行相位檢測，控制器采樣 相位比較后的結(jié)果，調(diào)節(jié)主延時線和復(fù)制延時控制字，分別控制兩條延時線 產(chǎn)生合適的延遲量。主延時線負(fù)責(zé)鎖定CLK周期，復(fù)制延時線負(fù)責(zé)DQS移相。 相位檢測通常包括粗調(diào)鑒相和精調(diào)鑒相兩個環(huán)節(jié)，因此，控制器也相應(yīng)包括 粗調(diào)控制器和精調(diào)控制器。
如圖2所示為全數(shù)字延時鎖定環(huán)的完整電路結(jié)構(gòu)圖。整個系統(tǒng)創(chuàng)建一個 同步時鐘CLKSAR，注意它由CLK的下降沿觸發(fā)去分頻產(chǎn)生，本設(shè)計的分頻比
6取4。 CLKSAR是復(fù)位控制電路、VSAR控制器、粗調(diào)控制器和精調(diào)控制器的同 步時鐘。
系統(tǒng)在RESETn低電平復(fù)位分頻器無時鐘產(chǎn)生；各個控制信號置初值； 清零鑒相器；初始化控制字，即延時線產(chǎn)生初始化延遲量。
復(fù)位結(jié)束后，系統(tǒng)首先鎖定精調(diào)延時線的延遲量和調(diào)節(jié)粗調(diào)延時線的延 遲量。該過程中，粗調(diào)控制器、精調(diào)控制器和精調(diào)鑒相器被關(guān)閉；二選一數(shù) 據(jù)通路選擇傳輸C0DE[5: O]; VSAR控制器、粗調(diào)鑒相器、失鎖判斷電路、復(fù) 位控制電路、二選一數(shù)據(jù)通路、第一溫度計碼譯碼器和主延時線構(gòu)成一個環(huán) 路。
CLKFB送入粗調(diào)鑒相器與CLK比較相位關(guān)系，鑒相結(jié)果COMP送入VSAR 控制器。本^L計定義CLK的上升沿與相鄰的下一個CLKFB的上升沿之間的 時間差大于CLKFB的上升沿與相鄰的下一個CLK的上升沿之間的時間差的情 況，為相位超前。反之，前一個時間差小于后一個時間差的情況，為相位滯 后。根據(jù)電路，COMP為高電平(或低電平)表示相位超前(或相位滯后)。
復(fù)位控制電路輸出高電平的START-VSAR和CLEARn—VSAR ^f吏能VSAR控制 器。VSAR控制器執(zhí)行VSAR快速粗調(diào)操作，目的是使主延時線的延遲量快速 向CLK的周期逼近。VSAR控制器根據(jù)COMP的極性進行CODE [5: 0]的變化， 以調(diào)節(jié)第一粗調(diào)延時線的延遲量，直到CLKFB和CLK的相位差小于1個粗調(diào) 延時步長，必須使用更小的延時步長。此時，VSAR控制器寄存C0DE[5: 0]， VSAR快速粗調(diào)操作結(jié)束。
之后，系統(tǒng)鎖定粗調(diào)延時線的延遲量和調(diào)節(jié)精調(diào)延時線的延遲量。該過 程中，精調(diào)鑒相器、精調(diào)控制器、第二溫度計碼i,碼器和主延時線構(gòu)成一個環(huán)路。
復(fù)位控制電路輸出高電平的START1使能粗調(diào)控制器。粗調(diào)控制器接管 C0DE[5:G]， 二選一數(shù)據(jù)通路選擇傳輸C0DE2 [5: 0]。等賦值操作結(jié)束，粗調(diào) 控制器輸出高電平的START2和CLEARnl使能精調(diào)控制器和精調(diào)鑒相器。
CLKFB和CLK送入精調(diào)鑒相器比較相位關(guān)系。精調(diào)控制器采樣相位超前 (或滯后)的UP1 (或D0WN1)信號，每次采樣結(jié)束輸出低電平CLEARn2清 零精調(diào)鑒相器。高電平的UP1 (或D0WN1)使模8計數(shù)器執(zhí)行加1 (或減1 ) 計數(shù)，譯碼后等同于加1 (或減1)個精調(diào)延時線的延時步長，以調(diào)節(jié)精調(diào) 延時線的延遲量。直到UP1和D0WN1同時輸出低電平，精調(diào)鑒相器已分辨不 出CLKFB和CLK的相位差，系統(tǒng)達(dá)到鎖定態(tài)，C0DE3 [2: O]持續(xù)維持前一個值。
這樣，系統(tǒng)就已鎖定了等于CLK周期的延遲量。
最后，碼運算單元取C0DE1[5:2]送入第三溫度計碼譯碼器，輸出 DQSC0N[15: O]控制第二粗調(diào)延時線。第五精調(diào)延時單元復(fù)用精調(diào)延時線的控 制字FC0N[7:0]。此時，復(fù)制延時線產(chǎn)生一個接近于當(dāng)前時刻主延時線延遲 量的四分之一的延遲量。該延遲量與準(zhǔn)確值存在小于1個粗調(diào)延時步長的偏 差，增加一個小的緩沖器對該偏差進行適當(dāng)補償以提高移相質(zhì)量。復(fù)制延時 線終于在DQS和DQS-D之間插入了期望的延遲量，DQS就可以放心輸入了 。
當(dāng)環(huán)境變化(輸入時鐘或者PVT變化)或者特殊情況發(fā)生，精調(diào)鑒相器 再次鑒出CLKFB與CLK有相位差，原本鎖定態(tài)被打破，系統(tǒng)繼續(xù)精調(diào)操作， 動態(tài)修正偏差。C0DE3 [2: 0]的初值為4，當(dāng)累加到7或遞減到0后，仍不能 使精調(diào)鑒相器出現(xiàn)鎖定態(tài)，則向粗調(diào)控制器輸出溢出信號UP2和DO麗2。 輸出高電平的UP2 (或D0WN2)讓模64計數(shù)器加1 (或減l),譯碼后等同于加1 (或減1)個粗調(diào)延時步長。同時，粗調(diào)控制器輸出低電平的START2和 CLEARnl分別復(fù)位精調(diào)控制器和清零精調(diào)鑒相器，令C0DE3 [2: 0]返回4。這 種粗調(diào)控制器監(jiān)控精調(diào)控制器的執(zhí)行狀態(tài)使本設(shè)計實現(xiàn)了閉環(huán)特性。
關(guān)于精調(diào)鑒相器和VSAR控制器的詳細(xì)說明請見本文所附的信號波形圖 及其解說。
圖3是延時部件的電路圖。
精調(diào)延時單元采用數(shù)控負(fù)載電容的結(jié)構(gòu)，F(xiàn)C0N[7: O]是溫度計碼的控制 字。溫度計碼是一種低位起連續(xù)為1的編碼。精調(diào)延時單元有8級的調(diào)節(jié)能 力。精調(diào)延時單元的最小延遲量等于并聯(lián)上NOR門后的器件本征延時。
粗調(diào)延時單元采用4個NAND門，實際傳輸i 各徑永遠(yuǎn)是2個NAND門，所 以不會改變輸入與輸出的邏輯關(guān)系。圖示NAND門A、 B輸入端連接關(guān)系和插 入Du腿y器件起到平衡負(fù)載電容效果，使粗調(diào)延時步長非常接近。粗調(diào)延時 線的控制字也采用溫度計碼。該結(jié)構(gòu)無本征延時積累，粗調(diào)延時線的最小延 遲量等于1個粗調(diào)延時步長。
第一至第四精調(diào)延時單元構(gòu)成精調(diào)延時線，精調(diào)延時線的最大延遲量和 最小延遲量的差值定義為精調(diào)延時線的可變延時，該值必須大于1個粗調(diào)延 時步長。
圖4是鑒相器的電路圖。
粗調(diào)鑒相器的鑒相結(jié)果只有兩種狀態(tài)C0MP為高電平(或低電平)表示 相位超前(或相位滯后)。CLEARiuPDl是異步清零信號。
精調(diào)鑒相器的鑒相結(jié)果有三種狀態(tài)UP1為高電平且D0WN1為低電平時， 表示相位超前；UP1為低電平且D0WN1為低電平時，表示相位滯后；UP1和
9D0WN1同為低電平(也包括高電平情況)時，表示鎖定。CLEARn_PD2是異步 清零信號。具體的工作時序見圖.7。 —
圖5是VSAR控制器的電路圖。VSAR是可變連續(xù)逐次逼近寄存器(控制) 的意思，它基于SAR算法。SAR算法等同于一種古老的二分步長逼近算法， 是一種快速搜索的辦法，即根據(jù)值與區(qū)間中值的大小關(guān)系判斷下一次搜索范 圍在小的半?yún)^(qū)還是在大的半?yún)^(qū)。
在粗調(diào)延時線很長的情況下，SAR算法容易造成全數(shù)字延時鎖定環(huán)的諧波 鎖定問題。諧波鎖定是因為接口時鐘頻率很高，延時線的初始化延遲量倍數(shù) 于該CLK周期，并發(fā)生鎖定態(tài)，則復(fù)制延時線的延遲量極大地偏離CLK周期 的四分之一，造成致命的DDR控制器DQS接收錯誤。
VSAR控制器可以抑止諧波鎖定，簡單的原理是VSAR控制器令復(fù)位后 CODE [5: O]的初值為000100B，即等同于首選長度為8級的第一粗調(diào)延時線工 作，縮小了初始化延遲量。C0MP信號的極性觸發(fā)C0DE[5: O]的變化，如果8 級粗調(diào)延時步長的延遲量不夠，則INCREASE信號發(fā)生電平變化觸發(fā)傳統(tǒng)SAR 部分向VSAR部分借位，同時，CLEARn—VSAR置低電平清零所有SAR單元，則 CODE [5: O]第二次初值變?yōu)镺OIOOOB，即等同于選擇長度為16級的第一粗調(diào) 延時線工作，延遲量擴大了一倍。依此類推， 一定能找到延遲量接近CLK周 期。VSAR算法既基本保持了 SAR算法的快速性，它的初始化延遲量又由小及 大，不會發(fā)生延遲量倍數(shù)于CLK周期的情況，所以能抑止諧波鎖定，非常適 合工作頻率范圍寬的全數(shù)字延時鎖定環(huán)。
SAR單元的輸出與輸入關(guān)系是ENABLE為高電平，則BIT值不變，實現(xiàn) 數(shù)據(jù)保持；ENABLE為低電平時且BIT為高電平，則BIT值#皮COMP值替代，實現(xiàn)數(shù)據(jù)重載；ENABLE和BIT都為低電平，則BIT值被SHIFT值替代，實現(xiàn) 數(shù)據(jù)移位。
VSAR單元由SAR單元和異步移位寄存器構(gòu)成。STOP信號是VSAR快速粗 調(diào)操作中一輪SAR操作的執(zhí)行結(jié)束標(biāo)志信號，每輪執(zhí)行結(jié)束輸出高電平的 STOP。
根據(jù)實際應(yīng)用，如果要擴大第一粗調(diào)延時線的初始化長度，解決方法 輸出LEND
的D觸發(fā)器的異步置位端SETn改為空接，異步清零端CLRn改 為接START-VSAR信號，而輸出LEND [1]的D觸發(fā)器的異步置位端SETn改為 接START-VSAR信號，異步清零端CLRn改為空接，其它不變，這樣就使復(fù)位 后CODE [5: O]的初ii為OOIOOOB。
圖6是失鎖判斷電路圖。由于VSAR算法為了抑止諧波鎖定，選取的第一 粗調(diào)延時線的長度由短及長，雖然加上精調(diào)延時線的延遲量，仍然可能小于 CLK周期，所以容易發(fā)生一輪SAR操作過后系統(tǒng)失鎖。失鎖的標(biāo)志是COMP 信號在一輪SAR操作過程中極性不變，導(dǎo)致傳統(tǒng)SAR部分的CODE變?yōu)槿? 或全l。例如， 一輪SAIU喿作過程中，C0DE[5: O]的初值為000100B,失鎖時 CODE [5: O]可能為OOOOOOB或OOOlllB。圖中LEND [3: 0]和C0DE[5: 0]由VSAR 控制器提供，F(xiàn)AIL為低(或高)電平時表示VSAR快速粗調(diào)鎖定成功(或失 敗)。
圖7是精調(diào)鑒相器的時序圖。鎖定窗又名鑒相死區(qū)，CLK和CLKFB的上升 沿同時落入鎖定窗內(nèi)，則鑒相器無法鑒出相位差關(guān)系，系統(tǒng)進入鎖定態(tài)。本 設(shè)計鎖定窗大小等于2倍的D觸發(fā)器保持時間(hold time)。
圖8是VSAR控制器的時序圖。圖示舉例解釋了 VSAR控制器的工作過程。圖示由于前兩次初始化第 一粗調(diào)延時線都過短，引起了兩次原因不同的失
鎖，傳統(tǒng)SAR部分向VSAR部分發(fā)生了兩次借位操作。之后，主延時線的延 遲量大于CLK周期，則不會再發(fā)生失鎖。當(dāng)C0DE[5: O]為011001B時，期望 的延遲量出現(xiàn)在主延時線上，VSAR快速粗調(diào)操作結(jié)束。該過程中， 一輪SAR 操作的結(jié)束標(biāo)志STOP信號和失鎖判斷電路的輸出FAIL信號是兩個很重要的 判斷信號，只有當(dāng)STOP為高電平且FAIL為低電平時，VSAR快速粗調(diào)操作才 結(jié)束。接著，復(fù)位控制電路輸出高電平的START1啟動粗調(diào)控制器接管當(dāng)前 時刻的控制碼CODE [5:0]，同時，復(fù)位控制電路也輸出高電平的SEL令二選 一數(shù)據(jù)通路選擇傳輸C0DE2 [5: 0]。
權(quán)利要求
1、一種全數(shù)字延時鎖定環(huán)電路，其特征在于包括主延時線、控制器、相位檢測單元和復(fù)制延時線，其中主延時線的時鐘接口分別接控制器的時鐘接口和相位檢測單元的一個時鐘接口，主延時線的反饋時鐘接口接相位檢測單元的另一個時鐘接口，相位檢測單元的輸出端接控制器的輸入端，控制器的輸出端分別接主延時線的輸入端和復(fù)制延時線的輸入端。
2、 根據(jù)權(quán)利要求1所述的全數(shù)字延時鎖定環(huán)電路，其特征在于所述主延時線由第一精調(diào)延時單元、第二精調(diào)延時單元、第三精調(diào)延時單元、第四精調(diào)延時單元、第一粗調(diào)延時線依次串聯(lián)組成，其中第一精調(diào)延時單元的時 鐘接口分別接控制器的時鐘接口和相位檢測單元的一個時鐘接口 ，第一粗調(diào)延時線的反饋時鐘接口接相位檢測單元的另一個時鐘接口 ，第一精調(diào)延時單 元、第二精調(diào)延時單元、第三精調(diào)延時單元、笫四精調(diào)延時單元、第一粗調(diào) 延時線的輸入端分別接控制器的輸出端。
3、 根據(jù)權(quán)利要求1所述的全數(shù)字延時鎖定環(huán)電路，其特征在于所述復(fù) 制延時線由第五精調(diào)延時單元、第二粗調(diào)延時線、偏差補償緩沖器依次串聯(lián) 組成，其中第二粗調(diào)延時線的輸入端接控制器的輸出端。
全文摘要
本發(fā)明公布了一種全數(shù)字延時鎖定環(huán)電路，包括主延時線、控制器、相位檢測單元和復(fù)制延時線，其中主延時線的時鐘接口分別接控制器的時鐘接口和相位檢測單元的一個時鐘接口，主延時線的反饋時鐘接口接相位檢測單元的另一個時鐘接口，相位檢測單元的輸出端接控制器的輸入端，控制器的輸出端分別接主延時線的輸入端和復(fù)制延時線的輸入端。本發(fā)明擴大了工作頻率范圍，提高了與DDR控制器的兼容性。
文檔編號H03L7/08GK101504861SQ200910025968
公開日2009年8月12日 申請日期2009年3月16日 優(yōu)先權(quán)日2009年3月16日
發(fā)明者劉新寧, 時龍興, 軍 楊, 順 魯 申請人:東南大學(xué)