專利名稱：用于低功率高速接口的可調式輸入接收器的制作方法
技術領域：
本發(fā)明涉及集成半導體電路的領域。更明確地說，本發(fā)明涉及例如互補金屬氧化物半導體(CMOS)輸入接收器或偽差分輸入接收器等高速輸入邏輯接收器的領域。
背景技術：
一般來說，常規(guī)的CMOS輸入接收器(例如，如圖1中所示的使用密集裝置或使用稀疏裝置的不支持額外參考電壓Vref的那些輸入接收器)針對低功率存儲器接口(例如，在外部總線接口標準EBIl、 EBI2等中所定義的那些接口)在200MHz以下工作良好。對于較高頻率操作(例如，從200 MHz到533 MHz)，如圖2中所示的若干種基于Vref的單端偽差分輸入接收器已與不同Vref值(例如，在沒有并聯(lián)終端的情況下為供應電壓的一半，或在具有Vddq終端的情況下為供應電壓的7090 —起使用。
為了覆蓋寬廣范圍頻率且支持Vref (例如，支持低功率雙數(shù)據(jù)速率(DDR2)接口的接收器實施方案所需要的)，簡單的解決方案是配置多個并聯(lián)的輸入接收器且基于Vref值而僅接通一個接收器。然而，此方法在面積及功率方面并不是合乎需要的。另外，多個并聯(lián)接收器的實施方案遭受性能降級，其可歸因于增加的輸入電容Cin及由于添加了多路復用器而引起的增加的輸入路徑延遲。


圖1為不支持Vref的CMOS接收器的示范性實施例的簡化示意圖。圖2為支持Vref的偽差分接收器的示范性實施例的簡化示意圖。圖3為Vref可調式自偏置偽差分接收器的示范性實施例的簡化示意圖。
圖4為Vref可調式自偏置偽差分接收器的示范性實施例的簡化示意圖。
圖5a到圖5f為比較各種示范性接收器實施例的性能曲線的簡化圖。
圖6為Vref可調式自偏置NMOS偽差分接收器的示范性實施例的簡化示意圖。
圖7為Vref可調式自偏置偽差分接收器的示范性實施例的簡化示意圖。
圖8a到圖8f為比較各種示范性接收器實施例的性能曲線的簡化圖。
圖9為自偏置偽差分接收器的方法的示范性實施例的簡化流程圖。
具體實施例方式
詞"示范性"在本文中用于意指"充當實例、例子或說明"。不必將本文中描述為"示范性"的任何實施例解釋為比其它實施例優(yōu)選或有利。
以下結合附圖闡述的詳細描述既定作為對本發(fā)明的示范性實施例的描述，且不希望代表其中可實踐本發(fā)明的僅有實施例。貫穿此描述所使用的術語"示范性"意指"充當
實例、例子或說明"，且應不必被解釋為比其它示范性實施例優(yōu)選或有利。所述詳細描述包括特定細節(jié)以用于提供對本發(fā)明的示范性實施例的透徹理解。所屬領域的技術人員將顯而易見，可在沒有這些特定細節(jié)的情況下實踐本發(fā)明的示范性實施例。在某些情況下，為了避免使本文中所呈現(xiàn)的示范性實施例的新穎性模糊不清，以框圖形式展示眾所周知的結構及裝置。
需要具有寬廣頻率范圍Vref可調式輸入接收器的僅一個配置?？墒顾鼋邮掌髋渲迷趯拸V頻率范圍上及在寬廣Vref值范圍上操作?？衫脤β闫娣e及功率消耗僅具有最小影響的變化來容易地調整所述接收器的性能。
圖1為不具有Vref的常規(guī)CMOS接收器100的示范性實施例的簡化示意圖。圖1的常規(guī)CMOS接收器100可使用常規(guī)的密集裝置或稀疏裝置來實施。
常規(guī)CMOS接收器100包括經配置作為CMOS反相器的常規(guī)互補FET對，其包括堆疊在NMOS FET 114上的PMOS FET 112。 PMOS FET 112的源極耦合到Vdd，且漏極與NMOS FET 114的漏極是共同的，所述漏極作為CMOS反相器的輸出而操作。PMOSFET 112的柵極與NMOS FET 114的柵極是共同的，且充當CMOS接收器100的輸入。
NMOS FET 114的源極可耦合到Vss或任選地耦合到NMOS啟用FET 124的漏極連接。NMOS啟用FET 124的源極耦合到Vss，且柵極接收啟用控制信號。類似地，PMOS啟用FET 122可經配置以在反相器未被啟用時上拉CMOS反相器的輸出。PMOS啟用FET 122的源極耦合到Vdd，且漏極耦合到CMOS反相器的輸出。PMOS啟用FET 122的柵極經配置以接收所述啟用控制信號。
圖1的常規(guī)CMOS接收器100不支持Vref輸入。不能支持可變Vref值使常規(guī)CMOS 接收器100在較高頻率下操作較不合意，所述操作具有對準到Vref電平的小擺動輸入。 Vref值可視為標稱邏輯閾值，且從低到高或從高到低的邏輯轉變經常在所述接收器支持 Vref時根據(jù)Vref值而指定。支持外部可控的Vref值可為合乎需要的，以便補償可能不 在與CMOS接收器100所使用的正好相同的供應電壓下操作的總線或裝置或以另外方式 與所述總線或裝置介接，或者以便以另外方式補償電總線或接口的效應。實際上， 一些 存儲器接口標準清楚地闡述Vref的值的范圍。
圖2的示范性偽差分接收器200實施例包括用于接受Vref值的裝備。圖2的示范性 偽差分接收器200實施例可基于圖1的示范性實施例中所描述的相同CMOS反相器。 PMOS FET 112堆疊在NMOS FET 114上，且所述兩個FET共享共同柵極連接以作為反 相器輸入。
Vref CMOS對大致與CMOS反相器并聯(lián)地定位。所述并聯(lián)配置是指并聯(lián)地開始電連 接，以使得用于Vref CMOS對及CMOS反相器的輸入電流連接是共同的，其輸出電流 連接也是共同的。
Vref值驅動Vref CMOS對的輸入。所述Vref值通常是從集成電路的外部接口接收， 但Vref值也可在集成電路內部產生。通常，Vref值代表邏輯閾值、設定點或跳脫點?？?調整所述邏輯閾值的值以適應與可能不在與輸入接收器相同的電壓供應下操作的各種 裝置介接。Vref CMOS對包括堆疊在NMOS Vref FET 214上的PMOS Vref FET 212。 PMOS Vref FET 212及NMOS Vref FET 214具有共同柵極連接，所述柵極連接經配置以 接收參考電壓Vref。
PMOS Vref FET 212的源極連接與CMOS反相器的PMOS FET 112的源極是共同的。 共同源極連接耦合到上拉PMOS FET 222的漏極。上拉PMOS FET 222的源極耦合到 Vdd，而柵極耦合到Vref CMOS對的共同漏極連接。
NMOS Vref FET 214的源極連接與CMOS反相器的NMOS FET 114的源極是共同 的。下拉NMOS FET 224具有連接到共同源極連接的漏極且具有連接到Vss或任選地連 接到NMOS啟用FET 124的漏極的源極。下拉NMOS FET 224的柵極耦合到Vref CMOS 對的共同漏極連接。
結合上拉PMOS FET 222及下拉NMOS FET 224的Vref CMOS對操作以控制CMOS 反相器的邏輯閾值或跳脫點，且基于輸入電壓與Vref值的關系而控制通過CMOS反相 器的偏置電流。然而，常規(guī)的基于Vref的偽差分接收器200不能總是恰當偏置以滿足在寬廣范圍Vref上的高性能操作，尤其是當Vref接近Vss或Vdd時。
用于解決一系列Vref值的常規(guī)方法是并聯(lián)地產生許多輸入接收器且基于Vref操作 值而選擇輸入接收器。并聯(lián)地配置多個輸入接收器且基于Vref的值而選擇所述輸入接收 器中的一者是提供對寬廣輸入頻率范圍及Vref范圍的支持的低效率方式。本文中所揭示 的CMOS輸入接收器及方法實施利用單一輸入接收器實施方案的較有效解決方案，所述 單一輸入接收器實施方案可配置以支持寬廣范圍的輸入頻率及寬廣范圍的Vref值。
圖3為Vref可調式自偏置偽差分輸入接收器300的簡化示意圖。自偏置偽差分輸入 接收器300包括用于接受到與CMOS接收器300的活動CMOS邏輯對并聯(lián)的CMOS對 的Vref值的裝備。然而，不同于圖2的基于Vref的偽差分接收器示范性實施例，自偏 置偽差分接收器300進一步包括替代地配置作為經啟用的堆疊PMOS幫助器的幫助器 PMOS FET 310，其上拉活動CMOS對中的PMOS FET 302的源極。幫助器PMOS FET 310 使其源極耦合到Vdd且使其漏極耦合到活動CMOS邏輯對中的PMOS FET 112的源極， PMOS FET 112的源極還與Vref PMOS FET 212的源極是共同的。因此，自偏置偽差分 輸入接收器300可大致等同于圖2的CMOS接收器示范性實施例而配置，其中添加幫助 器PMOS FET 310，所述幫助器PMOS FET 310在替代方案中可被稱為電流幫助器FET 或Ibias幫助器FET。
幫助器PMOS FET 310的源極耦合到Vdd且其漏極耦合到CMOS邏輯對中的PMOS FET112的源極。幫助器PMOS FET 310的柵極接收Vref值。因此，幫助器PMOS FET 310有效地監(jiān)視Vref線且提供用于CMOS反相器的Ibias電流路徑。幫助器PMOS FET 310的添加準許偽差分接收器300在Vref處于或接近零伏時大致如常規(guī)CMOS接收器那 樣操作。而且，圖3的CMOS接收器300示范性實施例展現(xiàn)比圖1的常規(guī)CMOS接收 器的性能好的性能，因為圖3的CMOS接收器300可以非零Vref值來操作。
將PMOS FET 310添加到具備Vref功能的偽差分接收器準許偽差分接收器300在 Vref為近似0.5 Vdd的條件下進行的操作比得上具備Vref功能的偽差分接收器(例如， 圖2的接收器示范性實施例)。因此，圖3的偽差分接收器300配置可在近似從Vss到 50% Vdd的Vref范圍上操作。
圖4說明偽差分輸入接收器400的另一示范性實施例。圖4的輸入接收器示范性實 施例以及其它圖中所說明的示范性實施例可使用密集裝置以及稀疏裝置來配置。圖4的 偽差分接收器400示范性實施例類似于圖3中所說明的偽差分輸入接收器示范性實施例 而配置。偽差分輸入接收器400包括如圖3的示范性實施例中所說明的幫助器PMOS FET 310，且還包括NMOS幫助器配置420。NMOS幫助器配置420準許基于Vref的CMOS接收器400在Vref=(0.5~0.7)Vdd的 范圍上以對偏置電流及跳脫點的可編程性進行工作。因此，當NMOS幫助器配置420 與幫助器PMOS FET 310組合使用時，CMOS接收器400可在近似從Vss跨越到70% Vdd 的Vref值范圍上操作。
NMOS幫助器配置420包括具有兩個NMOS FET 422及424的堆疊配置。幫助器 NMOS FET 422實施于具有啟用NMOS FET 424的堆疊配置中。在所述堆疊配置中，幫 助器NMOS FET 422的源極以串聯(lián)連接方式連接到啟用NMOS FET 424的漏極，使得當 啟用NMOS FET 424被切斷時，禁止通過幫助器NMOS FET 422的電流流動。
啟用NMOS FET 424的柵極經配置以接收啟用控制信號(例如，接口啟用控制信號)。 幫助器NMOS FET 422的柵極經配置以接收Vref值且因此操作以進一步部分地基于Vref 電壓的值而調節(jié)通過CMOS反相器的電流。
偽差分輸入接收器400還可包括活動輸入終端430?？苫谳敵鲵寗悠鞯淖杩古c并 聯(lián)的裸片上/外終端阻抗的比率來調整CMOS接收器400的性能。雖然將圖4的接收器 400示范性實施例的輸入說明為在CMOS接收器400的輸入處具有活動Vccq終端430， 但并不總是需要此類終端，且在其它配置中可省略所述終端。
圖'5a到圖5f為比較各種接收器示范性實施例的性能曲線的簡化圖。圖5a說明當 Vref被設定為0 V時針對圖1到圖4中所說明的接收器示范性實施例的相對于Vin的偏 置電流。因為Vref值被設定為0伏，所以圖2的示范性實施例中的偏置電流是大致有限 的。
圖5b說明在Vref被設定為0 V的情況下針對所述接收器示范性實施例的Vout相對 于Vin的對應電壓傳遞函數(shù)。如從圖5b的電壓傳遞函數(shù)可見，當Vref值接近零時，圖 2的常規(guī)具備Vref功能的偽差分接收器200示范性實施例執(zhí)行不佳。
圖5c說明當針對支持Vref值的那些示范性實施例將Vref設定為Vdd值的近似一半 吋針對圖1到圖4中所說明的接收器示范性實施例的相對于Vin的偏置電流。如可見， 幫助器FET的添加增加了流動通過輸入接收器的穩(wěn)態(tài)偏置電流的電流量。
圖5d說明在Vref=(0.5)Vdd的情況下針對所述接收器示范性實施例的Vout相對于 Vin的對應電壓傳遞函數(shù)。形成圖5a到圖5f的性能曲線的基礎的接收器利用1.2 V的 Vdd。因此，圖5b及圖5c中的Vref值對應于近似0.6 V。因為此邏輯閾值大致代表標 準配置，所以如我們將設想，所述示范性實施例中的每一者令人滿意地執(zhí)行。
圖5e說明當針對支持Vref值的那些示范性實施例將Vref設定為大于Vdd值的一半 時針對圖1到圖4中所說明的接收器示范性實施例的相對于Vin的偏置電流。圖5f說明在Vref=0.7 V (對應于近似0.58 Vdd)的情況下針對所述接收器示范性實 施例的Vout相對于Vin的對應電壓傳遞函數(shù)。此Vref電平可大于常規(guī)輸入接收器(甚 至接受Vref輸入的輸入接收器)常規(guī)上所支持的電平。
如通過圖5e及圖5f的性能曲線可見，不支持Vref值的圖1的CMOS接收器示范性 實施例無法使得能夠調整電壓傳遞函數(shù)的設定點或邏輯閾值。圖2到圖4的CMOS輸入 示范性接收器實施例緊密追蹤Vref值的增加。然而，如在圖5f的電壓傳遞函數(shù)曲線中 可見，當輸出低邏輯狀態(tài)時，圖2及圖3的示范性偽差分輸入接收器實施例可支持增加 的Vref值，但不下拉到接近接地。當輸入為高時，具有幫助器NMOS配置的圖4的CMOS 輸入接收器使輸出電壓能夠拉到更接近零伏。
Vref改進不限于與偽差分輸入接收器一起使用，而是可基于其它配置而應用于其它 輸入接收器。圖6為Vref可調式NMOS接收器600的示范性實施例的簡化示意圖。
第一 NMOS FET 614經配置作為邏輯門。第一 NMOS FET 614的柵極經配置以接收 輸入電壓。第一 NMOS FET 614的源極耦合到啟用NMOS FET 624的漏極。啟用NMOS FET 624的源極耦合到Vss或接地，且啟用NMOS FET 624的柵極經配置以接收活動高 啟用信號。
第一 NMOS FET 614的漏極代表來自輸入接收器600的邏輯輸出。第一 NMOS FET 614的漏極耦合到啟用PMOS FET 622的漏極，當輸入接收器未被啟用時，啟用PMOS FET 622操作以上拉輸出電壓。啟用PMOS FET 622的源極耦合到Vdd，而其柵極接收 活動高啟用信號。
經實施以支持Vref輸入的裝置的配置包括經配置作為Vref NMOS FET的第二 NMOS FET 630。第二 NMOS FET 630的柵極接收Vref信號，而第二 NMOS FET 630的 源極與第一 NMOS FET 614的源極是共同的。第二 NMOS FET 630的漏極耦合到兩個分 離上拉FET的柵極連接。
第一 PMOS上拉FET 632使其源極耦合到Vdd，柵極耦合到第二 NMOS FET 630 的漏極，且漏極耦合到第一 NMOS FET 614的漏極。第二 PMOS上拉FET 634使其源極 耦合到Vdd，且其柵極及漏極連接兩者耦合到第二 NMOS FET 630的漏極。
輸入接收器600包括包含兩個幫助器FET 642及644的幫助器FET配置。幫助器 FET 642及644準許輸入接收器在較寬廣范圍的Vref值(包括處于或接近0伏的Vref) 上操作。
第一幫助器PMOS FET 642上拉邏輯NMOS FET 614,所述邏輯NMOS FET 614使 其柵極經配置以接收輸入信號。第一幫助器PMOS FET 644的柵極連接到Vref。第一幫助器PMOS FET 642的源極耦合到Vdd,而第一幫助器PMOS FET 642的漏極耦合到邏 輯NMOSFET614的漏極。
第二幫助器PMOS FET上拉Vref或第二 NMOS FET 630,所述第二 NMOS FET 630 使其柵極受控于Vref值。第二幫助器PMOS FET 644的柵極也連接到Vref。第二幫助器 PMOS FET 644的源極耦合到Vdd,而第二幫助器PMOS FET 644的漏極耦合到Vref NMOS FET 630的漏極。
所述幫助器FET以與當經配置以支持CMOS邏輯門時非常相同的方式來操作。即 使在Vref值為低或接近O伏的條件下，PMOS幫助器FET配置也操作以向NMOS邏輯 門供應偏置電流。
圖7為Vref可調式自偏置CMOS接收器700的示范性實施例的簡化示意圖。圖7 的CMOS接收器700的配置類似于圖4的CMOS接收器的配置。然而，圖7的偽差分 接收器700包括Vref電平檢測器740，而不是如在圖4的示范性偽差分接收器實施例中 僅包括幫助器NMOS FET配置。
圖7的偽差分輸入接收器700是基于圖2的CMOS接收器。PMOS FET 112堆疊在 NMOS FET 114上，且所述兩個FET共享共同柵極連接作為反相器輸入。
Vref CMOS對大致與CMOS反相器并聯(lián)地定位。Vref CMOS對包括堆疊在NMOS Vref FET 214上的PMOS Vref FET 212。 PMOS Vref FET 212及NMOS Vref FET 214具 有共同柵極連接，所述柵極連接經配置以接收參考電壓Vref。
PMOS Vref FET 212的源極連接與CMOS反相器的PMOS FET 112的源極是共同的。 所述共同源極連接耦合到上拉PMOS FET 222的漏極。上拉PMOS FET 222的源極耦合 到Vdd，而柵極耦合到Vref CMOS對的共同漏極連接。
NMOS Vref FET 214的源極連接與CMOS反相器的NMOS FET 114的源極是共同 的。下拉NMOS FET 224具有連接到共同源極連接的漏極且具有連接到Vss或任選地連 接到NMOS啟用FET 124的漏極的源極。下拉NMOS FET 224的柵極耦合到Vref CMOS 對的共同漏極連接。
偽差分接收器700包括多個幫助器PMOS FET 712及714。第一幫助器PMOS FET 712使其柵極耦合到Vref，而第二幫助器PMOS FET 714使其柵極耦合到來自Vref電平 檢測器740的信號。第一幫助器PMOS FET 712的源極耦合到Vdd,而第一幫助器PMOS FET 712的漏極耦合到CMOS邏輯門及Vref CMOS對的共同源極連接。
第二幫助器PMOS FET 722的源極耦合到Vdd。第二幫助器PMOS FET 722的漏極 耦合到CMOS邏輯門及Vref CMOS對的共同源極連接。Vref電平檢測器740包括在具有NMOS啟用FET 744的堆疊配置中的NMOS FET 742。 NMOS FET 742的柵極經配置以接收Vref值。NMOS FET 742的源極耦合到NMOS 啟用FET 744的漏極。NMOS啟用FET 744的柵極經配置以接收啟用信號，而NMOS 啟用FET 744的源極耦合到Vss。
NMOS FET 742的漏極耦合到PMOS上拉FET 746，所述PMOS上拉FET 746使其 源極耦合到Vdd。PMOS上拉FET 746的柵極耦合到NMOS FET 742的漏極。NMOS FET 742的漏極還耦合到第二幫助器PMOS FET 714的柵極。
圖7的示范性偽差分接收器700實施例的Vref電平檢測器740使CMOS接收器能 夠在寬廣范圍的Vref值上比圖4的偽差分接收器配置更有效地工作。Vref電平檢測器 740維持偏置幫助器FET在整個Vref范圍上的有效性以使圖7的偽差分接收器700能夠 在大致從Vss到72% Vdd的Vref范圍上操作，對于1.2VVdd值，所述Vref范圍對應 于近似0到0.864伏。
圖8a到圖8f為比較各種示范性接收器實施例的性能曲線的簡化圖。圖8a及圖8b 分別說明當Vref被設定為0 V時針對圖1、圖4、圖6及圖7的示范性輸入接收器實施 例的相對于Vin的偏置電流及Vout相對于Vin的電壓傳遞函數(shù)。如從圖8a可見，示范 性NMOS接收器實施例在NMOS FET被偏置到接通條件后繼續(xù)導通。
圖8c及圖8d分別說明當Vref被設定為Vdd電壓的近似一半(對于1.2 V的Vdd， 其為近似0.6V)時針對圖1、圖4、圖6及圖7的示范性輸入接收器實施例的相對于Vin 的偏置電流及Vout相對于Vin的電壓傳遞函數(shù)。圖1的示范性CMOS接收器實施例不 接受Vref值，且因此其性能保持與在圖8a及圖8b中相同。
圖8e及圖8f分別說明當Vref被設定為大于Vdd電壓一半的值時針對圖1、圖4、 圖6及圖7的示范性輸入接收器實施例的相對于Vin的偏置電流及Vout相對于Vin的電 壓傳遞函數(shù)。在圖8e及圖8f的性能曲線中，Vref的值被設定為近似0.8 V。
如通過圖8f的性能曲線可見，僅圖7的檢測Vref的CMOS接收器能夠在維持可接 受電流電平的同時緊密追蹤0.8 V的高Vref電平。
圖3到圖4及圖6到圖7的示范性輸入接收器實施例中的每一者可用作集成電路或 模塊的接口的輸入接收器。舉例來說，到存儲器模塊或存儲器集成電路的每一地址或數(shù) 據(jù)輸入可用如本文中所描述的輸入接收器來配置以便使得能夠在寬廣范圍的Vref及頻 率值上操作。
圖9為配置自偏置CMOS接收器的方法900的示范性實施例的簡化流程圖。方法 900可(例如)在制造或設計具有本文中所描述的輸入接收器的集成電路時或在配置具有本文中所描述的輸入接收器的模塊時執(zhí)行。
所述方法開始于框910處，在框910中，設計者配置邏輯裝置。最常見地，設計者 將配置CMOS邏輯反相器，所述CMOS邏輯反相器為許多邏輯裝置的基線。然而，所 述方法及輸入接收器示范性實施例不限于CMOS配置，且設計者可配置(例如)NMOS 反相器。
設計者前進到框920且配置Vref邏輯裝置以便準許支持變化的Vref電平。如上所 述，所述Vref電平可在集成電路外部設定。
所述Vref邏輯裝置包括大致與邏輯裝置并聯(lián)地定位的Vref裝置。在示范性實施例 中，VrefCMOS對大致與CMOS反相器并聯(lián)地定位，所述CMOS反相器為CMOS邏輯 門。
所述Vref邏輯裝置還包括上拉FET (例如上拉PMOS FET)，所述FET使其柵極受 控于Vref CMOS對的共同漏極連接。所述Vref邏輯裝置還包括下拉NMOS FET，所述 下拉NMOS FET使其柵極受控于Vref CMOS對的共同漏極連接。所述上拉及下拉FET 控制流動通過CMOS邏輯門的電流量。
設計者前進到框924且任選地配置一個或一個以上啟用裝置。所述啟用裝置準許將 輸入接收器置于非活動高阻抗或端接狀態(tài)。所述啟用裝置還可經配置以在其輸出處供應 恒定邏輯狀態(tài)，以便在未被啟用時提供穩(wěn)定邏輯輸出且不浮動到中間值。雖然本文中所 說明的示范性實施例實施活動高啟用信號，但所述啟用裝置可經實施以使用活動高或活 動低啟用信號來操作。
在配置所述啟用裝置之后(如果有的話)，設計者前進到框930且配置一個或一個 以上幫助器裝置。如圖3到圖4及圖6到圖7的示范性實施例中所示，所述幫助器裝置 可包括一個或一個以上PMOS幫助器以及一個或一個以上NMOS幫助器。
每一 PMOS幫助器可大致與上拉PMOS FET并聯(lián)地定位，且可使柵極受控于Vref 值，并且可操作以上拉邏輯輸出。每一 NMOS幫助器可大致與NMOS下拉FET并聯(lián)地 定位且可使柵極耦合到Vref值。
設計者前進到框940且任選地配置還可作為偏置電流放大器操作的Vref檢測器。如 圖7的示范性實施例中所說明，所述Vref檢測器可包括由Vref值驅動的NMOS門。NMOS 門的漏極耦合到PMOS上拉FET。 NMOS門的漏極還耦合到幫助器PMOS FET的柵極， 所述幫助器PMOS FET不同于可由Vref值驅動的其它幫助器PMOS FET。
幫助器FET的使用使輸入接收器能夠在較寬廣范圍的Vref值上操作。當Vref值為 低時(例如，當其接近或處于0伏時)，上拉幫助器PMOS FET準許電流在邏輯裝置中流動。當Vref值比常規(guī)上所使用的值高時，下拉幫助器FET幫助下拉低輸出邏輯電平。 本文中描述用于實施能夠在大范圍的Vref值上且在寬廣范圍的頻率上操作的輸入 接收器的設備及方法。與具有輸入接收器的若干并聯(lián)配置(每一者針對特定范圍的Vref 及操作頻率進行優(yōu)化)的常規(guī)教示相反，具備寬廣范圍Vref功能的輸入接收器準許使用 單一輸入接收器。
所屬領域的技術人員將了解，信息及信號可使用多種不同技藝及技術中的任一者來 表示。舉例來說，以上整個描述中可能提及的數(shù)據(jù)、指令、命令、信息、信號、位、符 號及碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或者其任何組合來表 示。
技術人員將進一步了解，結合本文中所揭示的實施例描述的各種說明性邏輯塊、模 塊、電路及算法步驟可實施為電子硬件、計算機軟件或兩者的組合。為了清楚地說明硬 件與軟件的此互換性，已在上文中大體上就各種說明性組件、塊、模塊、電路及步驟的 功能性對其加以描述。此功能性是實施為硬件還是軟件取決于特定應用及強加于整個系 統(tǒng)的設計限制。熟練的技術人員可針對每一特定應用以變化的方式實施所描述的功能 性，但此類實施方案決策不應被解釋為導致脫離本發(fā)明的示范性實施例的范圍。
結合本文中所揭示的實施例描述的各種說明性邏輯塊、模塊及電路可用下列各者實 施或執(zhí)行經設計以執(zhí)行本文中所描述的功能的通用處理器、數(shù)字信號處理器(DSP)、 專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)或其它可編程邏輯裝置、離散門或 晶體管邏輯、離散硬件組件或其任何組合。通用處理器可為微處理器，但在替代方案中， 處理器可為任何常規(guī)的處理器、控制器、微控制器或狀態(tài)機。處理器還可實施為計算裝 置的組合，例如DSP與微處理器的組合、多個微處理器、結合DSP核心的一個或一個 以上微處理器或任何其它此類配置。
結合本文中所揭示的實施例描述的方法或算法的步驟可直接在硬件中、在由處理器 執(zhí)行的軟件模塊中或在所述兩者的組合中體現(xiàn)。軟件模塊可駐留于隨機存取存儲器 (RAM)、快閃存儲器、只讀存儲器(ROM)、電可編程ROM (EPROM)、電可擦除可編 程ROM (EEPROM)、寄存器、硬盤、可裝卸盤、CD-ROM或此項技術中己知的任何其 它形式的存儲媒體中。示范性存儲媒體耦合到處理器，使得所述處理器可從所述存儲媒 體讀取信息及將信息寫入到所述存儲媒體。在替代方案中，存儲媒體可與處理器成一體。 處理器及存儲媒體可駐留于ASIC中。ASIC可駐留于用戶終端中。在替代方案中，處理 器及存儲媒體可作為離散組件駐留于用戶終端中。
在一個或一個以上示范性實施例中，所描述的功能可以硬件、軟件、固件或其任何組合來實施。如果以軟件來實施，則所述功能可作為一個或一個以上指令或代碼而存儲 于計算機可讀媒體上或經由計算機可讀媒體傳輸。計算機可讀媒體包括計算機存儲媒體 及通信媒體(包括促進將計算機程序從一個位置傳送到另一位置的任何媒體)兩者。存 儲媒體可為可由計算機存取的任何可用媒體。作為實例而非限制，此類計算機可讀媒體 可包含RAM、 ROM、 EEPROM、 CD-ROM或其它光盤存儲裝置、磁盤存儲裝置或其它 磁性存儲裝置，或可用于攜載或存儲呈指令或數(shù)據(jù)結構形式的所要程序代碼且可由計算 機存取的任何其它媒體。而且，可恰當?shù)貙⑷魏芜B接稱為計算機可讀媒體。舉例來說， 如果使用同軸電纜、光纖電纜、雙絞線、數(shù)字訂戶線(DSL)或例如紅外線、無線電及 微波等無線技術從網(wǎng)站、服務器或其它遠程源傳輸軟件，則同軸電纜、光纖電纜、雙絞 線、DSL或例如紅外線、無線電及微波等無線技術包括于媒體的定義中。如本文中所使 用，磁盤及光盤包括緊湊光盤(CD)、激光光盤、光盤、數(shù)字通用光盤(DVD)、軟盤 及藍光光盤，其中磁盤通常以磁性方式再現(xiàn)數(shù)據(jù)，而光盤使用激光來以光學方式再現(xiàn)數(shù) 據(jù)。上述各者的組合也應包括于計算機可讀媒體的范圍內。
提供所揭示的示范性實施例的先前描述以使所屬領域的技術人員能夠制作或使用 本發(fā)明。所屬領域的技術人員將易于明白對這些示范性實施例的各種修改，且在不脫離 本發(fā)明的精神或范圍的情況下，本文中所定義的一般原理可應用于其它實施例。因此， 本發(fā)明不希望限于本文中所展示的實施例，而是應符合與本文中所揭示的原理及新穎特 征一致的最寬廣范圍。
權利要求
1.一種具備可變范圍邏輯閾值功能的輸入接收器設備，所述設備包含邏輯門；邏輯閾值配置，其與所述邏輯門并聯(lián)地耦合，且經配置以接收可變邏輯閾值并針對所述邏輯閾值而配置邏輯裝置；以及幫助器裝置，其經配置以接收所述可變邏輯閾值且經配置以向所述邏輯門提供偏置電流路徑，所述偏置電流路徑不同于由所述邏輯閾值配置提供給所述邏輯門的偏置電流路徑。
2. 根據(jù)權利要求1所述的設備，其進一步包含邏輯閾值檢測器，所述邏輯閾值檢測器經配置以接收所述邏輯閾值且基于所述可變邏輯閾值而向所述邏輯門提供額外偏置電流路徑。
3. 根據(jù)權利要求2所述的設備，其中所述邏輯闞值檢測器包含-NMOS FET，其具有經配置以接收所述邏輯閾值的柵極；POMS上拉FET，其具有與漏極共同的柵極及耦合到電壓供應源的源極，且其中所述漏極耦合到所述NMOS FET的漏極。
4. 根據(jù)權利要求1所述的設備，其進一步包含啟用裝置，所述啟用裝置經配置以接收啟用控制信號且經配置以基于所述啟用控制信號的狀態(tài)而選擇性地禁止偏置電流流動通過所述邏輯裝置。
5. 根據(jù)權利要求1所述的設備，其中所述邏輯裝置包含CMOS反相器。
6. 根據(jù)權利要求5所述的設備，其中所述邏輯閾值配置包含-Vref CMOS對，其具有與所述CMOS反相器的PMOS源極共同的Vref PMOS源極；Vref NMOS源極，其與所述CMOS反相器的NMOS源極為共同的；PMOS上拉FET,其具有耦合到所述Vref CMOS對的共同漏極的柵極且經耦合以上拉共同PMOS源極連接；以及CMOS下拉FET，其具有耦合到所述Vref CMOS對的所述共同漏極的柵極且經耦合以下拉共同NMOS源極連接。
7. 根據(jù)權利要求5所述的設備，其中所述幫助器裝置包含幫助器PMOS FET，所述幫助器PMOS FET具有耦合到所述邏輯閾值的柵極且經配置以上拉所述CMOS對的PMOSFET的源極連接。
8. 根據(jù)權利要求5所述的設備，其中所述幫助器裝置包含幫助器NMOS FET，所述幫助器NMOS FET具有耦合到所述邏輯閾值的柵極且經配置以下拉所述CMOS對的NMOS FET的源極連接。
9. 根據(jù)權利要求5所述的設備，其進一步包含邏輯閾值檢測器，所述邏輯閾值檢測器經配置以接收所述邏輯閾值且基于所述邏輯閾值的值而向所述邏輯裝置提供額外偏置電流路徑。
10. 根據(jù)權利要求l所述的設備，其中所述邏輯裝置包含NMOS反相器。
11. 根據(jù)權利要求IO所述的設備，其中所述邏輯閾值配置包含-Vref NMOS FET，其具有經配置以接收所述邏輯閾值的柵極且具有與所述NMOS反相器的源極共同的源極；第一 PMOS上拉FET，其具有耦合到Vdd的源極及耦合到所述NMOS反相器的漏極的漏極；第二PMOS上拉FET，其具有耦合到Vdd的源極，具有耦合到所述Vref NMOSFET的漏極的漏極連接。
12. 根據(jù)權利要求11所述的設備，其中所述第一 PMOS上拉FET具有耦合到所述VrefNMOS FET的漏極的柵極。
13. 根據(jù)權利要求11所述的設備，其中所述第一 PMOS上拉FET具有耦合到所述NMOS反相器的漏極的柵極。
14. 根據(jù)權利要求11所述的設備，其中所述第二 PMOS上拉FET具有耦合到所述VrefNMOS FET的所述漏極的柵極。
15. 根據(jù)權利要求11所述的設備，其中所述第二 PMOS上拉FET具有耦合到所述NMOS反相器的漏極的柵極。
16. —種集成電路，其具有根據(jù)權利要求1所述的具備可變范圍邏輯閾值功能的輸入接收器設備。
17. —種具備可變范圍邏輯閾值功能的輸入接收器設備，所述設備包含CMOS反相器；Vref PMOS FET，其具有與所述CMOS反相器的PMOS源極共同的源極；Vref NMOS FET，其具有與所述Vref PMOS FET的漏極共同的漏極、與所述VrefPMOS FET的源極共同且經配置以接收邏輯閾值的源極以及與所述CMOS反相器的NMOS源極共同的源極；PMOS上拉FET，其具有耦合到Vref CMOS對的共同源極以形成共同源極連接的柵極且經耦合以上拉所述共同源極連接；CMOS下拉FET，其具有耦合到所述Vref CMOS對的共同漏極的柵極且經耦合以下拉共同NMOS源極連接；以及幫助器PMOS FET，其具有經配置以接收所述邏輯閾值的柵極且經配置以上拉所述共同源極連接。
18. 根據(jù)權利要求17所述的設備，其進一步包含啟用裝置，所述啟用裝置經配置以接收啟用控制信號且經配置以基于所述啟用控制信號的狀態(tài)而選擇性地禁止偏置電流流動通過所述CMOS反相器。
19. 根據(jù)權利要求17所述的設備，其進一步包含邏輯閾值檢測器，所述邏輯閾值檢測器經配置以接收所述邏輯閾值且基于所述邏輯閾值而向所述CMOS反相器提供額外偏置電流路徑。
20. 根據(jù)權利要求19所述的設備，其中所述邏輯閾值檢測器包含NMOS FET，其具有經配置以接收所述邏輯閾值的柵極及耦合到接地的源極；PMOS上拉FET，其具有與漏極共同的柵極及耦合到電壓供應源的源極，且其中所述漏極耦合到所述NMOS FET的漏極；幫助器PMOS FET，其具有耦合到所述電壓供應源的源極、耦合到所述CMOS反相器的輸出的漏極及耦合到所述NMOS FET的所述漏極的柵極。
21. —種集成電路，其具有根據(jù)權利要求20所述的具備可變范圍邏輯閾值功能的輸入接收器設備。
22. —種配置自偏置邏輯輸入接收器的方法，所述方法包含-配置邏輯裝置；配置邏輯閾值裝置以接收可變邏輯閾值且針對所述邏輯閾值而配置所述邏輯裝置；以及配置幫助器裝置以接收所述可變邏輯閾值，且所述幫助器裝置經配置以向所述邏輯裝置提供偏置電流路徑，所述偏置電流路徑不同于由所述邏輯閾值裝置提供給所述邏輯裝置的偏置電流路徑。
23. 根據(jù)權利要求22所述的方法，其進一步包含配置邏輯閾值檢測器以接收所述邏輯閾值且基于所述邏輯閾值的值而向所述邏輯裝置提供額外偏置電流路徑。
24. 根據(jù)權利要求22所述的方法，其中配置所述邏輯裝置包含配置CMOS反相器。
25. 根據(jù)權利要求24所述的方法，其中配置邏輯閾值裝置包含配置大致與所述CMOS反相器并聯(lián)的Vref CMOS對。
26. 根據(jù)權利要求24所述的方法，其中配置所述幫助器裝置包含配置幫助器PMOSFET,所述幫助器PMOS FET具有耦合到所述邏輯閾值的柵極且經配置以上拉所述CMOS反相器的PMOS FET的源極連接。
27. —種具備可變范圍邏輯閾值功能的輸入接收器設備，所述設備包含-CMOS反相器；用于接收可變邏輯閾值且針對所述邏輯閾值而配置所述CMOS反相器的裝置；以及用于接收所述可變邏輯閾值且向所述CMOS反相器提供偏置電流路徑的裝置，所述偏置電流路徑不同于由所述用于接收可變邏輯閾值的裝置提供給邏輯門的偏 置電流路徑。
28.根據(jù)權利要求27所述的設備，其進一步包含用于接收所述邏輯閾值且基于所述可 變邏輯閾值而向所述CMOS反相器提供額外偏置電流路徑的裝置。
全文摘要
本發(fā)明揭示一種偽差分輸入接收器，其經配置以在沒有并聯(lián)終端的情況下支持寬廣范圍的參考電壓Vref及寬廣范圍頻率接口。本文中所描述的所述偽差分接收器實施方案在面積、功率及性能方面非常有效。本文中描述一種寬廣頻率范圍Vref可調式輸入接收器。所述接收器可用監(jiān)視Vref的PMOS幫助器FET或經啟用的堆疊PMOS幫助器FET配置以使所述接收器能夠在Vref＝0V下如同常規(guī)CMOS接收器那樣工作。所述接收器還可用監(jiān)視Vref的NMOS幫助器FET配置以使基于Vref的輸入接收器能夠在Vref＝(0.5～0.7)Vdd下依據(jù)輸出驅動器的阻抗與并聯(lián)的裸片上/外終端阻抗的比率而以對偏置電流及跳脫點的可編程性進行工作。
文檔編號H03K19/003GK101682327SQ200880017839
公開日2010年3月24日 申請日期2008年5月28日 優(yōu)先權日2007年5月31日
發(fā)明者權昌基 申請人:高通股份有限公司