專利名稱：手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器件的連接方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種接口的連接方法及裝置，尤其是一種手持設(shè)備中 非標(biāo)準(zhǔn)電平接口與邏輯器件的連接方法及裝置。
背景技術(shù)：
隨著個(gè)人手持設(shè)備功能的擴(kuò)展以及芯片行業(yè)的發(fā)展，目前，手持 設(shè)備設(shè)計(jì)中可實(shí)現(xiàn)的功能越來(lái)越多，設(shè)計(jì)中使用的技術(shù)也越來(lái)越靈活。 隨著電子行業(yè)的發(fā)展，手持設(shè)備將會(huì)集成數(shù)十種功能，在其內(nèi)部硬件電3各的i殳i十上,主要通過(guò)CPLD ( Complex programmable logic device, 復(fù)雜可編程邏輯器件)或者FPGA (Field-programmable gate array, 現(xiàn)場(chǎng)可編程門陣列)等邏輯器件實(shí)現(xiàn)功能的擴(kuò)展并提升設(shè)計(jì)的靈活性。 目前，CPLD、 FPGA等邏輯器件^是供2個(gè)、4個(gè)或8個(gè)10 ( Input Output,輸入輸出)BANK(分區(qū))，每個(gè)BANK所支持的標(biāo)準(zhǔn)電平包括 1.5V ( LVCMOS ( Low voltage Complementry Meatal Oxide Semiconductor,低電壓互補(bǔ)金屬氧化物半導(dǎo)體電平)、1. 8V ( LVTTL(Low votage Transistor-Transistor Logic, 低電壓三極管-三極 管邏輯電路電平)/LVCMOS ) 、 2. 5V ( LVTTL/LVCMOS ) 、 3. 3V(LVTTL/LVCMOS )以及5V ( TTL )。手持設(shè)備各個(gè)基帶電路的電源分區(qū) 通常包括3. 0V、 2.8V、 1. 8V、 1.5V幾種，其中包含了非標(biāo)準(zhǔn)電平。參 照?qǐng)D1,當(dāng)基帶電路的標(biāo)準(zhǔn)電平接口，如1.8V接口由于IO擴(kuò)展或者其他原因需要接到CPLD/FPGA時(shí)，直接接到CPLD/FPGA上1. 8V BANK 即可；當(dāng)基帶電路的非標(biāo)準(zhǔn)電平接口，如2. 8V接口由于IO擴(kuò)展或者 其他原因需要接到CPLD/FPGA時(shí)，CPLD/FPGA上臨近2. 8V的2. 5V及 3. 3V BANK均可用，目前的做法是直接將2. 8V的芯片管腳接在2. 5V BANK的管腳上。然而，目前的做法中，不同的管腳供電造成了管腳內(nèi) 部Drain (漏極)向Gate (門極)的漏電流，這個(gè)漏電流的存在，會(huì)嚴(yán) 重影響CPLD、 FPGA等邏輯器件的壽命，并增加邏輯器件的功耗，從而 影響邏輯期間在對(duì)功耗要求比較高的手持設(shè)備中的應(yīng)用。發(fā)明內(nèi)容本發(fā)明要解決的技術(shù)問(wèn)題是提供一種手持設(shè)備中非標(biāo)準(zhǔn)電平接口 與邏輯器件的連接方法及裝置，有效地避免了手持設(shè)備中非標(biāo)準(zhǔn)電平 接口連接到邏輯器件臨近BANK上產(chǎn)生的漏電流。本發(fā)明解決其技術(shù)問(wèn)題所采用的技術(shù)方案是一種手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器件的連接方法，包括以 下步驟a、 將非標(biāo)準(zhǔn)電平接口劃分為輸入功能的非標(biāo)準(zhǔn)電平接口及輸出功 能的非標(biāo)準(zhǔn)電平接口；b、 設(shè)置邏輯器件的第一標(biāo)準(zhǔn)電平BANK及第二標(biāo)準(zhǔn)電平BANK,所 述第一標(biāo)準(zhǔn)電平為所述邏輯器件支持的高于所述非標(biāo)準(zhǔn)電平的最低標(biāo) 準(zhǔn)電平，所述第二標(biāo)準(zhǔn)電平為所述邏輯器件支持的低于所述非標(biāo)準(zhǔn)電 平的最高標(biāo)準(zhǔn)電平；c、 將所述輸入功能的非標(biāo)準(zhǔn)電平接口連接到所述第一標(biāo)準(zhǔn)電平 BANK,將所述輸出功能的非標(biāo)準(zhǔn)電平接口連接到所述第二標(biāo)準(zhǔn)電平BANK。上述方案中，所述步驟b中，具體通過(guò)以下步驟實(shí)現(xiàn)所述第一標(biāo) 準(zhǔn)電平BANK及第二標(biāo)準(zhǔn)電平BANK的i殳置bl、判斷所述第一標(biāo)準(zhǔn)電平BANK是否已設(shè)置，若還未設(shè)置，則設(shè) 置所述第一標(biāo)準(zhǔn)電平BANK,否則，進(jìn)入下一步；b2、判斷所述第二標(biāo)準(zhǔn)電平BANK是否已設(shè)置，若還未設(shè)置，則設(shè) 置所述第二標(biāo)準(zhǔn)電平BANK,否則，結(jié)束本流程。上述方案中，所述邏輯器件提供的BANK為2個(gè)、4個(gè)或8個(gè)。上述方案中，所述邏輯器件支持的標(biāo)準(zhǔn)電平包括1. 5V、 2. 5V、 3. 3V 及5V。上述方案中，所述非標(biāo)準(zhǔn)電平包括2. 8V及3. 0V。上述方案中，所述邏輯器件包括CPLD及FPGA。一種手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器件的連接裝置，包括非標(biāo)準(zhǔn)電平接口劃分模塊，用于將非標(biāo)準(zhǔn)電平接口劃分為輸入功 能的非標(biāo)準(zhǔn)電平接口及輸出功能的非標(biāo)準(zhǔn)電平接口；邏輯器件分區(qū)設(shè)置模塊，用于設(shè)置邏輯器件的第一標(biāo)準(zhǔn)電平BANK 及第二標(biāo)準(zhǔn)電平BANK,所述第一標(biāo)準(zhǔn)電平為所述邏輯器件支持的高于 所述非標(biāo)準(zhǔn)電平的最低標(biāo)準(zhǔn)電平，所述第二標(biāo)準(zhǔn)電平為所述邏輯器件 支持的低于所述非標(biāo)準(zhǔn)電平的最高標(biāo)準(zhǔn)電平；接口連接模塊，用于根據(jù)所述非標(biāo)準(zhǔn)電平接口劃分模塊的劃分結(jié) 果及所述邏輯器件分區(qū)設(shè)置模塊的設(shè)置結(jié)果，將所述輸入功能的非標(biāo) 準(zhǔn)電平接口連接到所述第一標(biāo)準(zhǔn)電平BANK,將所述輸出功能的非標(biāo)準(zhǔn) 電平接口連接到所述第二標(biāo)準(zhǔn)電平BANK。本發(fā)明的有益效果主要表現(xiàn)在本發(fā)明提供的連接裝置有效實(shí)現(xiàn)了本發(fā)明提供的連接方法，即根據(jù)手持設(shè)備基帶電路的非標(biāo)準(zhǔn)電平接 口輸入/輸出功能的不同，將輸入功能的非標(biāo)準(zhǔn)電平接口連接到邏輯器件高于非標(biāo)準(zhǔn)電平的最低標(biāo)準(zhǔn)電平的BANK上，將輸出功能的非標(biāo)準(zhǔn)電 平接口連接到邏輯器件低于非標(biāo)準(zhǔn)電平的最高標(biāo)準(zhǔn)電平的BANK上，從 而使得各個(gè)端管腳內(nèi)部的VGate 〉VDrain,有效地避免了漏電流的產(chǎn) 生。


圖1為目前標(biāo)準(zhǔn)及非標(biāo)準(zhǔn)電平接口與CPLD/FPGA的連接示意圖； 圖2為本發(fā)明手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器件的連接流程圖；圖3為本發(fā)明非標(biāo)準(zhǔn)電平接口與CPLD/FPGA的連接示意圖； 圖4為本發(fā)明2. 8V接口與CPLD/FPGA的連4妄示意圖； 圖5為本發(fā)明手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器件的連接裝置 的結(jié)構(gòu)示意圖。
具體實(shí)施方式
圖1已在背景技術(shù)中加以描述，此處不再贅述。下面結(jié)合其它附 圖對(duì)本發(fā)明作進(jìn)一步的描述。參照?qǐng)D2， 一種手持設(shè)備中非標(biāo)準(zhǔn)電平接口與CPLD/FPGA等邏輯 器件的連接方法，包括以下步驟，其中，手持設(shè)備基帶電路的非標(biāo)準(zhǔn) 電平為2. 8V或3. 0V:S201:將非標(biāo)準(zhǔn)電平接口劃分為輸入功能的非標(biāo)準(zhǔn)電平接口及輸 出功能的非標(biāo)準(zhǔn)電平接口；S202:設(shè)置邏輯器件的第一標(biāo)準(zhǔn)電平BANK及第二標(biāo)準(zhǔn)電平BANK, 所述第一標(biāo)準(zhǔn)電平為所述邏輯器件支持的高于所述非標(biāo)準(zhǔn)電平的最低 標(biāo)準(zhǔn)電平，所述第二標(biāo)準(zhǔn)電平為所述邏輯器件支持的低于所述非標(biāo)準(zhǔn) 電平的最高標(biāo)準(zhǔn)電平，其中，邏輯器件提供的BANK可以為2個(gè)、4個(gè) 或8個(gè)，其支持的標(biāo)準(zhǔn)電平包括1.5V、 2. 5V、 3. 3V及5V;本步驟中，具體按照以下方式設(shè)置BANK:1、 判斷第一標(biāo)準(zhǔn)電平BANK是否已設(shè)置，若還未設(shè)置，則設(shè)置第 一標(biāo)準(zhǔn)電平BANK,否則，進(jìn)入下一步；2、 判斷第二標(biāo)準(zhǔn)電平BANK是否已設(shè)置，若還未設(shè)置，則設(shè)置第 二標(biāo)準(zhǔn)電平BANK,否則，結(jié)束S202，進(jìn)入S203;S203:將輸入功能的非標(biāo)準(zhǔn)電平接口連接到第一標(biāo)準(zhǔn)電平BANK, 將輸出功能的非標(biāo)準(zhǔn)電平接口連接到第二標(biāo)準(zhǔn)電平BANK。通過(guò)上述流程，可以實(shí)現(xiàn)一個(gè)非標(biāo)準(zhǔn)電平接口與邏輯器件的連接， 若該非標(biāo)準(zhǔn)電平接口與邏輯器件連接后，還存在其它的非標(biāo)準(zhǔn)電平接 口需要與邏輯器件連接，則回到S201重新執(zhí)行上述流程，即N個(gè)非標(biāo) 準(zhǔn)電平接口需要連接的情況下，需要有N+l個(gè)可供選擇的標(biāo)準(zhǔn)電平 BANK。圖3所示為兩個(gè)非標(biāo)準(zhǔn)電平接口與CPLD/FPGA的連接。圖3中 各電平的關(guān)系如下標(biāo)準(zhǔn)電平一〈非標(biāo)準(zhǔn)電平一〈標(biāo)準(zhǔn)電平二，標(biāo)準(zhǔn)電 平二〈非標(biāo)準(zhǔn)電平二〈標(biāo)準(zhǔn)電平三；因此，輸出功能的非標(biāo)準(zhǔn)電平一接 口連接到BANK31，輸入功能的非標(biāo)準(zhǔn)電平一接口連接到BANK32，輸出 功能的非標(biāo)準(zhǔn)電平二接口連接到BANK32,輸入功能的非標(biāo)準(zhǔn)電平二接 口連接到BANK33。圖4為2. 8V接口與CPLD/FPGA的連接示意圖。CPLD/FPGA支持的 標(biāo)準(zhǔn)電壓中，高于2. 8V的最低標(biāo)準(zhǔn)電壓為3. 3V,低于2. 8V的最高標(biāo)準(zhǔn)電壓為2.5V，故將輸出功能的2. 8V接口連接到2. 5VBANK41,將輸 入功能的2. 8V接口連接到3. 3V BANK42。這樣既實(shí)現(xiàn)了 2. 8V接口的 IO擴(kuò)展，也避免了漏電流的產(chǎn)生。本發(fā)明的連接方法可以通過(guò)圖5所示的手持設(shè)備中非標(biāo)準(zhǔn)電平接 口與邏輯器件的連接裝置實(shí)現(xiàn)，該連接裝置包括非標(biāo)準(zhǔn)電平接口劃分模塊51,用于將非標(biāo)準(zhǔn)電平接口劃分為輸入 功能的非標(biāo)準(zhǔn)電平接口及輸出功能的非標(biāo)準(zhǔn)電平接口 ；邏輯器件分區(qū)設(shè)置模塊52,用于設(shè)置邏輯器件的第一標(biāo)準(zhǔn)電平 BANK及第二標(biāo)準(zhǔn)電平BANK;接口連接模塊53,用于根據(jù)非標(biāo)準(zhǔn)電平接口劃分模塊51的劃分 結(jié)果及邏輯器件分區(qū)設(shè)置模塊52的設(shè)置結(jié)果，將輸入功能的非標(biāo)準(zhǔn)電 平接口連接到第一標(biāo)準(zhǔn)電平BANK，將輸出功能的非標(biāo)準(zhǔn)電平接口連接 到第二標(biāo)準(zhǔn)電平BANK。以上所述僅為本發(fā)明的實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于 本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，本發(fā)明可以有各種更改和變化。凡在本發(fā)明 的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含 在本發(fā)明的權(quán)利要求范圍之內(nèi)。
權(quán)利要求
1、一種手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器件的連接方法，其特征在于，包括以下步驟a、將非標(biāo)準(zhǔn)電平接口劃分為輸入功能的非標(biāo)準(zhǔn)電平接口及輸出功能的非標(biāo)準(zhǔn)電平接口；b、設(shè)置邏輯器件的第一標(biāo)準(zhǔn)電平分區(qū)及第二標(biāo)準(zhǔn)電平分區(qū)，所述第一標(biāo)準(zhǔn)電平為所述邏輯器件支持的高于所述非標(biāo)準(zhǔn)電平的最低標(biāo)準(zhǔn)電平，所述第二標(biāo)準(zhǔn)電平為所述邏輯器件支持的低于所述非標(biāo)準(zhǔn)電平的最高標(biāo)準(zhǔn)電平；c、將所述輸入功能的非標(biāo)準(zhǔn)電平接口連接到所述第一標(biāo)準(zhǔn)電平分區(qū)，將所述輸出功能的非標(biāo)準(zhǔn)電平接口連接到所述第二標(biāo)準(zhǔn)電平分區(qū)。
2、 如權(quán)利要求1所述的手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器件的 連接方法，其特征在于，所述步驟b中，具體通過(guò)以下步驟實(shí)現(xiàn)所述 第一標(biāo)準(zhǔn)電平分區(qū)及第二標(biāo)準(zhǔn)電平分區(qū)的設(shè)置M、判斷所述第一標(biāo)準(zhǔn)電平分區(qū)是否已設(shè)置，若還未設(shè)置，則設(shè) 置所述第一標(biāo)準(zhǔn)電平分區(qū)，否則，進(jìn)入下一步；b2、判斷所述第二標(biāo)準(zhǔn)電平分區(qū)是否已設(shè)置，若還未設(shè)置，則設(shè) 置所述第二標(biāo)準(zhǔn)電平分區(qū)，否則，結(jié)束本流程。
3、 如權(quán)利要求1或2所述的手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器 件的連接方法，其特征在于所述邏輯器件提供的分區(qū)為2個(gè)、4個(gè) 或8個(gè)。
4、 如權(quán)利要求1或2所述的手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器 件的連接方法，其特征在于所述邏輯器件支持的標(biāo)準(zhǔn)電平包括1.5V、 2.5V、 3.3V及5V。
5、 如權(quán)利要求1或2所述的手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器 件的連接方法，其特征在于所述非標(biāo)準(zhǔn)電平包括2.8V及3.0V。
6、 如權(quán)利要求1或2所述的手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器 件的連接方法，其特征在于所述邏輯器件包括復(fù)雜可編程邏輯器件 及現(xiàn)場(chǎng)可編程門陣列。
7、 一種手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器件的連接裝置，其特征在于，包括非標(biāo)準(zhǔn)電平接口劃分模塊，用于將非標(biāo)準(zhǔn)電平接口劃分為輸入功 能的非標(biāo)準(zhǔn)電平接口及輸出功能的非標(biāo)準(zhǔn)電平接口 ；邏輯器件分區(qū)設(shè)置模塊，用于設(shè)置邏輯器件的第一標(biāo)準(zhǔn)電平分區(qū) 及第二標(biāo)準(zhǔn)電平分區(qū)，所述第 一標(biāo)準(zhǔn)電平為所述邏輯器件支持的高于 所述非標(biāo)準(zhǔn)電平的最低標(biāo)準(zhǔn)電平，所述第二標(biāo)準(zhǔn)電平為所述邏輯器件 支持的低于所述非標(biāo)準(zhǔn)電平的最高標(biāo)準(zhǔn)電平；接口連接模塊，用于根據(jù)所述非標(biāo)準(zhǔn)電平接口劃分模塊的劃分結(jié) 果及所述邏輯器件分區(qū)設(shè)置模塊的設(shè)置結(jié)果，將所述輸入功能的非標(biāo) 準(zhǔn)電平接口連接到所述第一標(biāo)準(zhǔn)電平分區(qū)，將所述輸出功能的非標(biāo)準(zhǔn) 電平接口連接到所述第二標(biāo)準(zhǔn)電平分區(qū)。
全文摘要
本發(fā)明公開(kāi)了一種手持設(shè)備中非標(biāo)準(zhǔn)電平接口與邏輯器件的連接方法及裝置，所述連接方法包括以下步驟a.將非標(biāo)準(zhǔn)電平接口劃分為輸入功能的非標(biāo)準(zhǔn)電平接口及輸出功能的非標(biāo)準(zhǔn)電平接口；b.設(shè)置邏輯器件的第一標(biāo)準(zhǔn)電平BANK及第二標(biāo)準(zhǔn)電平BANK，所述第一標(biāo)準(zhǔn)電平為所述邏輯器件支持的高于所述非標(biāo)準(zhǔn)電平的最低標(biāo)準(zhǔn)電平，所述第二標(biāo)準(zhǔn)電平為所述邏輯器件支持的低于所述非標(biāo)準(zhǔn)電平的最高標(biāo)準(zhǔn)電平；c.將所述輸入功能的非標(biāo)準(zhǔn)電平接口連接到所述第一標(biāo)準(zhǔn)電平BANK，將所述輸出功能的非標(biāo)準(zhǔn)電平接口連接到所述第二標(biāo)準(zhǔn)電平BANK。本發(fā)明所述技術(shù)方案有效地避免了手持設(shè)備中非標(biāo)準(zhǔn)電平接口連接到邏輯器件臨近分區(qū)上產(chǎn)生的漏電流。
文檔編號(hào)H03K19/0175GK101335955SQ200810142229
公開(kāi)日2008年12月31日 申請(qǐng)日期2008年8月4日 優(yōu)先權(quán)日2008年8月4日
發(fā)明者許正杰 申請(qǐng)人:中興通訊股份有限公司