專利名稱：時鐘和數(shù)據(jù)恢復電路以及包括其的通信設備的制作方法
技術領域：
本發(fā)明涉及一種時鐘和數(shù)據(jù)恢復電路以及包含所述時鐘和數(shù)據(jù)恢復電路 的通信設備。
背景技術：
通用串行總線(USB )是一種用于將個人計算機連接到外圍設備的標準。 USB2.0是用于最大傳輸率為480Mbps的串行通信的高速USB標準。隨著其 傳輸速率的極大提高和減少的系統(tǒng)負載，USB 2.0已被廣泛使用。在串行通信中，在沒有時鐘的情況下，通過使用小幅度差分信號在一對 數(shù)據(jù)線D+和D-上發(fā)送和接收數(shù)據(jù)，通常，接收機從接收數(shù)據(jù)中提取時鐘， 然后利用所提取的時鐘對接收數(shù)據(jù)進行采樣來獲得數(shù)據(jù)。用于從接收數(shù)據(jù)中 提取時鐘和數(shù)據(jù)的電路稱為時鐘和數(shù)據(jù)恢復電路(通常稱為CDR電路)。在高速串行接口中使用的CDR電路是根據(jù)接收數(shù)據(jù)中的轉(zhuǎn)換來重新生 成時鐘的技術。CDR電路通常使用模擬鎖相環(huán)路(PLL)來提取與接收數(shù)據(jù)由于利用精細制造工藝將數(shù)字電路塊集成到大規(guī)模集成(LSI)電路上， 所以甚至對于諸如USB 2.0的傳輸速率之類的串行傳輸速率迅速增加的情況， 高速操作也成為可能。然而，不容易將精細制造工藝應用于具有類似于數(shù)字 電路塊尺寸的尺寸的模擬電路塊。結(jié)果，如果LSI電路包括傳統(tǒng)模擬PLL， 則電路成本相當高。對于在設備中的電路板之間或者LSI電路之間的連接，近來已使用諸如 PCIExpress的高速串行接口。然而，在為每一信道提供模擬PLL時，信道數(shù) 量的增加不僅為總線付出成本代價，也帶來了噪聲干擾。存在利用數(shù)字PLL而不是模擬PLL的高速串行接口電路。然而，數(shù)字 PLL需要具有至少多于所提取時鐘頻率的頻率的三倍頻率的操作時鐘。因此， 考慮到成本和功率損耗的增加，難于將數(shù)字PLL應用于近來的高速串行通信 系統(tǒng)中。無論是模擬的還是數(shù)字的，PLL都利用所提取的時鐘對接收數(shù)據(jù)進行采樣來重新生成數(shù)據(jù)。由于由PLL提取的時鐘與接收機上的時鐘不同步，所以 在數(shù)字LSI設計中常用的同步設計技術不可用，并且因而，增加了包括設計 驗證的開發(fā)時間。存在多種不采用模擬電路來重新生成時鐘和數(shù)據(jù)的CDR電路。然而，這 樣的CDR電路需要利用多相位的時鐘來對數(shù)據(jù)進行采樣的大電路塊。由于具 有不同延遲的多個相位時鐘需要一起輸入(重新同步)，所以甚至采用數(shù)字電 路也難于實現(xiàn)研究電路的運轉(zhuǎn)特征所需的布局和仿真。特別地，對于更高速 度的操作，這種難度顯著增加。在串行傳輸操作中，在發(fā)送側(cè)的串行時鐘的頻率可能和接收側(cè)的串行時 鐘的頻率不同。為了吸收它們之間的頻率差，需要緩沖器(通常稱為彈性緩 沖器)。彈性緩沖器包括先進先出(FIFO)寄存器，在所述FIFO寄存器中， 同步于從接收數(shù)據(jù)提取的時鐘(即發(fā)送側(cè)的串行時鐘)寫入數(shù)據(jù)，以及同步 于接收側(cè)的串行時鐘讀取數(shù)據(jù)。由于寫入操作和讀取操作不是同步的，所以 需要通過異步電路來控制這些操作的定時，這使得研究電路的運轉(zhuǎn)特征的電 路和仿真復雜化。可以通過利用一種時鐘而與CDR電路協(xié)同工作的彈性緩沖 器來解決這個問題。然而，還沒有公開這樣的彈性緩沖器。為了解決上述問題，提出了另一方法，其中利用多個相位時鐘來采樣數(shù) 據(jù)，并且根據(jù)采樣數(shù)據(jù)的模式來確定時鐘模式。然而，難于定性地確定CDR 電路中的每一參數(shù)。因此，優(yōu)選地，除了根據(jù)接收數(shù)據(jù)中的轉(zhuǎn)換來重新生成 時鐘之外，CDR電路還可以設置響應所述轉(zhuǎn)換(PLL的環(huán)路增益)的時間周 期以及在接收數(shù)據(jù)和時鐘之間的相位差(PLL的穩(wěn)態(tài)誤差)，作為參數(shù)。然而， 難于利用傳統(tǒng)技術來實現(xiàn)這樣的設置。發(fā)明內(nèi)容本專利說明書描述了一種創(chuàng)新的時鐘和數(shù)據(jù)恢復電路，所述時鐘和數(shù)據(jù) 恢復電路包括時鐘輸出單元，用于輸出N個相位時鐘，每一個相位時鐘具 有彼此相隔時間T2的相位偏移，所述時間T2是通過將在給定頻率上接收機 的參考時鐘的周期P1除以N而獲得的，其中N是等于或大于3的整數(shù)；采 樣單元，用于每一時間T2獲取串行傳輸?shù)牟蓸訑?shù)據(jù)；第一轉(zhuǎn)換單元，.用于每 周期P1將采樣數(shù)據(jù)轉(zhuǎn)換成第一N位的并行數(shù)據(jù)；第二轉(zhuǎn)換單元，用于將第一 N位的并行數(shù)據(jù)轉(zhuǎn)換成指示在采樣數(shù)據(jù)中的變化點的第二 N位的并行數(shù)據(jù)；以及數(shù)據(jù)輸出單元，用于使用第二N位的并行數(shù)據(jù)作為相位信息的輸入， 并且輸出大致指示在采樣數(shù)據(jù)中的變化點的中央位置的第三N位的并行數(shù) 據(jù)，在大致等于由第三N位的并行數(shù)據(jù)指示的中央位置的位置上的第一 N位 的并行數(shù)據(jù)的數(shù)據(jù)被確定為恢復的數(shù)據(jù)。該專利說明書還描述了一種包括上述時鐘和數(shù)據(jù)恢復電路的創(chuàng)新的通信 裝置。


當通過參照結(jié)合附圖進行的下列詳細描述理解本公開時，將容易地獲得本公開的更完整的理解和其許多伴隨的優(yōu)點，其中圖1是示出根據(jù)本發(fā)明第一實施例的CDR電路的示例電路的方框圖。 圖2是示出在使用四個相位時鐘時的高速采樣電路的示例電路的圖。 圖3是示出圖2的高速采樣電路的示例操作的時序圖； 圖4A是示出在使用四個相位時鐘時的信號parack的六個可能模式的表； 圖4B是示出當發(fā)送機上的參考時鐘快于接收機上的參考時鐘時六個模式如何出現(xiàn)的示例圖；圖4C是示出當發(fā)送機上的參考時鐘慢于接收機上的參考時鐘時六個模式如4可出現(xiàn)的示例圖；圖5A是示出在使用八個相位時鐘時的信號parack的十個可能模式的表； 圖5B是示出當發(fā)送機上的參考時鐘快于接收機上的參考時鐘時十個模式如何出現(xiàn)的示例圖；圖5C是示出當發(fā)送機上的參考時鐘慢于接收機上的參考時鐘時十個模式如何出現(xiàn)的示例圖；圖6是示出根據(jù)本發(fā)明第一實施例的數(shù)字PLL的示例配置的方框圖； 圖7是示出當使用四個相位時鐘時的壓控振蕩器的示例電路的圖； 圖8是示出鑒相器的示例操作的圖；圖9是示出圖6到8的數(shù)字PLL相對于每個信號的值的示例操作的圖； 圖10示出了其中橫軸表示時間而縱軸表示鑒相器的輸出的曲線； 圖11是示出圖6到10的數(shù)字PLL的示例傳輸函數(shù)表達的方框圖； 圖12是示出根據(jù)本發(fā)明的彈性緩沖器的示例電路的圖；圖13A是當使用四個相時鐘時的圖12的SDOSEL電路30的示例真值表； 圖13B是當使用八個相時鐘時的圖12的SDOSEL電路30的示例真值表； 圖14A是示出圖12的ELCBUF塊的示例電路的圖；以及 圖14B是示出圖12的寫計數(shù)器塊的示例電路的圖。
具體實施方式
在描述附圖中示出的示范性實施例的過程中，為了簡潔采用特定術語。每一特定元素包括以類似方式操作并且獲得類似結(jié)果的所有技術上的等效 物。現(xiàn)在參照附圖(其中在幾幅圖中，相似的參考數(shù)字和參考符號指相同或相 應部件)，并且首先參照圖1，描述根據(jù)本發(fā)明的示范性實施例的時鐘和數(shù)據(jù) 恢復電路。圖1是示出根據(jù)第一實施例的CDR電路2的示例電路的方框圖。在圖1 中示出的差分接收機4根據(jù)在輸入到差分接收機4的輸入信號DP和DM之 間的電位差而輸出為0或1的信號A。圖1中示出的整數(shù)N模擬PLL 8(N為 等于或大于3的整數(shù))是普通的PLL，用于產(chǎn)生具有時鐘周期Pl的時鐘 CK480M(用于USB 2.0的480MHz的時鐘)以及N個相位時鐘PH[N-1: 0], 所述時鐘CK480M是接收機上的參考時鐘，所述N相位時鐘PH[N-1: O]的 每一個具有彼此之間為時間T2的相位偏移，所述時間T2是通過將時間周期 PI除以整數(shù)N得到的。圖1中示出的高速采樣電路6是獲得利用多個相位時鐘(即N個相位時 鐘)串行傳輸?shù)牟蓸訑?shù)據(jù)并且將采樣數(shù)據(jù)轉(zhuǎn)換成N位的并行數(shù)據(jù)para的電路 塊。圖1中示出的數(shù)字濾波器10是用于通過均衡化所述N位的并行數(shù)據(jù)而 產(chǎn)生信號paradat以及產(chǎn)生指示信號paradat的邊沿的信號parack的電路塊。 圖1示出的數(shù)字PLL 12是用于產(chǎn)生指示在接收數(shù)據(jù)中的變化點(即由信號 parack指示的邊沿的大致中心位置)的信號out_parack的電^各塊。信號paradat、 信號parack、和信號out_parack都是N位的并行數(shù)據(jù)信號。圖1中示出的彈 性緩沖器14是下述電路塊所述電路塊包括電路(通常稱為數(shù)據(jù)打孔電路)， 用于利用信號paradat和信號out_parack來重新產(chǎn)生所接收的數(shù)據(jù)；以冬緩沖 器，用于吸收在從接收數(shù)據(jù)提取的時鐘(即發(fā)送機上的參考時鐘)和接收機上的參考時鐘之間的頻率差。處于大致等于由信號out_parack指示的中心位 置的位置上的信號paradat的數(shù)據(jù)被確定為恢復的數(shù)據(jù)。圖2是示出在使用四個相位時鐘PH0、 PH1、 PH2和PH3時的高速采樣 電路6的示例電路的圖。在圖2中，在高速采樣電路6中輸出的信號被分別 示為q0、 ql、 q2、 q3、 qd2和qd3，并且高速采樣電路6的輸出信號被示出 為para[O]、 para[l]、 para[2]和para[3]。圖3是示出圖2所示的高速采樣電路6的示例操作的時序圖。從數(shù)字濾 波器10輸出的信號paradat和信號parack #皮示出在圖3中。通過利用三值移 動平均濾波器對信號para進行濾波來獲得圖3中示出的信號paradat。雖然數(shù)字濾波器10的配置不限于本實施例，但是諸如用于平滑輸入數(shù)據(jù) 的移動平均濾波器之類的簡單LPF(低通濾波器)足以充當數(shù)字濾波器10，這 是因為在隨后級中的數(shù)字PLL 12具有等效于陡坡帶通濾波器(BPF)的特性。 從數(shù)字濾波器lO輸出的信號parack是在信號paradat的邊沿(即在從O到1或 從1到0的位改變處)變?yōu)?的信號，并且因此可容易地通過異或(EXOR) 電路來產(chǎn)生。圖4A是示出在使用個四相位時鐘時的信號parack的六個可能模式的表。 信號parack的六個模式包括在時鐘周期中的沒有邊沿的模式、具有處于與 每一多相位時鐘對應的位置的一個邊沿的模式、以及在時鐘周期中具有兩個(CK480M+a)時六個模式如何出現(xiàn)的示例的圖。圖4C是示出當發(fā)送機上的 參考時鐘慢于接收機上的參考時鐘(CK480M-a )時六個模式如何出現(xiàn)的示例 的圖。類似地，圖5A是示出在使用八個相位時鐘時的信號parack的十個可能(CK480M+a)時十個模式如何出現(xiàn)的示例的圖。圖5C是示出當發(fā)送機上的 參考時鐘慢于接收機上的參考時鐘(CK480M-a )時十個模式如何出現(xiàn)的示例 的圖。如圖4A和5A所示，當使用N個相位時鐘時，發(fā)送才幾上的參考時鐘的 相位實質(zhì)上以N+2種方式表達。通過凄t字濾波器10消除所述N+2個模式之 外的、可能由突發(fā)噪聲產(chǎn)生的模式的信號。圖6是示出根據(jù)第一實施例的數(shù)字PLL12的示例配置的方框圖。雖然圖 6中示出的數(shù)字PLL 12的配置可能看上去與傳統(tǒng)PLL的配置相同，但是數(shù)字PLL 12的特征為輸入信號parack、輸出信號out_parack和指示相位信息的 信號phdat是N位的并行數(shù)據(jù)信號。圖7是示出當使用四個相位時鐘時的壓 控振蕩器(VCO)電路18的示例電路的圖。圖6中示出的數(shù)字PLL 12包括VCO電路18、鑒相器(PD) 20、和用于 控制PLL反饋的環(huán)路濾波器塊。如圖7中所示，VCO電路18包括N個乘法器，用于分別將輸入數(shù)據(jù) vcoin與1到N (在圖7中N=4)相乘；N個第一加法器，用于將N個乘法器 的輸出與第一反饋數(shù)據(jù)相加；以及N個第一D-FF,作為存儲在參考時鐘的每 一周期Pl從第一加法器輸出的N個第一和的存儲器。在圖7中，第一和被 示出為suml到sum4。如圖7中所示，在第一 D-EF輸出cyl到cy4以及phdatl LSB (最低有效位)到phdaM LSB當中，用于存4絲過將乘以N的值相加而 獲得的第一和的數(shù)據(jù)的低m位(m是整數(shù))被存儲在第一 D-EF之一中，并 且被施加于所述N個第 一加法器作為第 一反饋數(shù)據(jù)。圖7中示出的VCO電路18還包括N個第二加法器，用于將N個第一 D-EF的每一輸出的m+l個位或更多位與第二反饋數(shù)據(jù)(將在后面描述)相 加；以及第二D-FF，所述第二D-FF充當在參考時鐘的每一周期P1存儲在從 第二加法器輸出的N個第二和當中的、其上被施加了用于存儲通過將乘以N 的數(shù)值相加而獲得的第一和的數(shù)據(jù)的m+l個位或更多位的第二加法器的第二 和的存儲器。在圖7中，第二加法器的輸出被示出為phdatl MSB (最高有效 位)到phdat4 MSB。第二 D-FF存儲phdat4 MSB。在第二 D-FF中存儲的數(shù) 據(jù)被施加到第二加法器作為第二反饋數(shù)據(jù)。而且，在圖7示出的VCO電路18中，N個第一 D-FF的輸出和N個第 二加法器的輸出以乘以1到N的乘法器輸出的連續(xù)順序而被排列到低位，并 且在從第一 D-FF輸出的數(shù)據(jù)的高于第m位的一個位的數(shù)據(jù)與下一低位不同 以及當?shù)诙臃ㄆ鞯妮敵鋈☆A定值時的時鐘邊沿上，輸出以時間T2 (參考時 鐘的周期Pl/N)的時間分辨率變化的虛擬串行輸出phdat。由在圖7的上面 中央部分示出的第 一 比較器確定從第一 D-FF輸出的數(shù)據(jù)的高于第m位的一 個位的數(shù)據(jù)是否與下一低位不同。由在圖7的右下部分示出的第二比較器確 定第二加法器的輸出是否取預定值。雖然在圖7中預定值被示出為0，但是 預定值可以為1。在圖7中，第一比較器的輸出和第二比較器的輸出被輸入到AND電路，所述AND電^各分別輸出outjarack
到out_parack[3]。在圖6中示出的數(shù)字PLL 12中的PD 20包括這樣的單元該單元使用所 述N個第二加法器的輸出作為具有時間T2的時間分辨率(參考時鐘的周期 Pl/N)的虛擬串行輸出phdat,檢測在虛擬串行輸出phdat和虛擬串行輸入(為 信號parack)之間的相位差作為參考時鐘的每個周期Pl的相位差數(shù)據(jù)pddat， 并且輸出相位差數(shù)據(jù)pddat。圖8是示出PD 20的其中通過使用信號phdat的相位信息和虛擬串行輸 入parack來檢測相位的示例操作的圖，所述信號phdat是從VCO電路18輸 出的虛擬串行輸出。在圖6中示出的數(shù)字PLL 12中的環(huán)路濾波器塊包括在參考時鐘的每個 再期PI將檢測到的相位差數(shù)t居pddat和ksys相乘的.f元22;在參考時4械 每個周期PI將檢測到的相位差數(shù)據(jù)和kloop相乘的單元24;在參考時鐘的每 個周期PI將乘以kloop的相位差數(shù)據(jù)累加的單元26;以及在參考時鐘的每個 周期PI將乘以Ksys的相位差數(shù)據(jù)與乘以Kioop的相位差數(shù)據(jù)的累計值相加 的單元28。單元28的這個和被輸出作為環(huán)路濾波器塊的環(huán)路濾波器輸出。而且，在圖6示出的數(shù)字PLL 12中，該環(huán)^各濾波器輸出^皮施加于VCO 電路18作為輸入數(shù)據(jù)vcoin,由此形成PLL反饋環(huán)路。在參考時鐘的每一周 期Pl,利用數(shù)字PLL 12， CDR電路2將來自VCO電路18的虛擬串行輸出 重新排列成N位的并行數(shù)據(jù)。圖9是示出圖6到8的數(shù)字PLL 12相對于每個信號的值的示例操作的圖。 在這種情況下，對應于相位增益的Ksys是1/16，對應于積分增益(integral gain) 的Kloop是1/64。在圖9中的一行對應于一個時鐘周期。如圖9中所示，通 過迅速地跟蹤虛擬串行輸入parack的相位，虛擬輸出out_parack的相位被控 制為對應于信號parack的大致的中心位置。為了便于理解本公開，圖10示出了其中橫軸表示時間和縱軸表示PD20 的輸出pddat的曲線。如從圖10中所看到的，信號pddat的值甚至在足夠長 的時間之后也不收斂到恒定值(這一4殳稱為PLL搜尋(PLL hunting))。該搜尋 現(xiàn)象一般是由于通過用于四個相位時鐘的時間T2的時間分辨率對輸入數(shù)據(jù) 進行舍入以及對在計算中使用的有效數(shù)字的數(shù)量進行限制而產(chǎn)生的。雖然通 過增加多個相位時鐘的數(shù)量和在計算中使用的有效數(shù)字的數(shù)量，可以減少搜 尋現(xiàn)象，但是由于僅僅利用輸出時鐘來對輸入數(shù)據(jù)采樣(通常稱為打孔)，這樣的使用四個相位時鐘的筒單電路足夠應用，并因此，某種搜尋現(xiàn)象使得除 了在錯誤地采樣輸入數(shù)據(jù)(錯誤打孔)之外，不會在時鐘和數(shù)據(jù)恢復中出現(xiàn) 問題。圖ll是示出圖6到10的數(shù)字PLL 12的示例傳輸函數(shù)表達的方框圖。圖 11的開環(huán)傳輸函數(shù)G(s)由下列公式(1 )來表示<formula>formula see original document page 13</formula> (1)通過由K來表達Kpd.Ksys-K vco以及由a來表達Kloop， 公式(1 )可以 如下筒化<formula>formula see original document page 13</formula> (2) 通過下列公式(3)來表達閉環(huán)傳輸函數(shù)H(s): 4J(s)^autAI>in=G(s)/(l+G(s》=K(s+a)/(s2+K.s+ 講 當<formula>formula see original document page 13</formula> (4)時，公式(5)是完全積分的二階(quadratic)控制系統(tǒng)的公知常用表達?！?是響應的阻尼系數(shù)(阻尼常數(shù))，co。是固有頻率。 當con=VZ^時 (6)，<formula>formula see original document page 13</formula> (7)因此，通過選擇合適的K ( =Kpd'Ksys'Kvco )和a(二Kloop)的值來配置穩(wěn) 定的返回環(huán)路。圖12是示出彈性緩沖器14的示例電路的圖。彈性緩沖器14包括SDOSEL 電路30、 ELCBUF塊32、寫計數(shù)器塊34、讀計數(shù)器塊36、以及選擇器38。 如圖12所示，SDOSEL電^各輸出信號enl、 en2、 sdol和sdo2。圖13A是當使用四個相位時鐘時的圖12的SDOSEL電路30的示例真值 表，而圖13B是當使用八個相位時鐘時的圖12的SDOSEL電路30的示例真 值表。圖14A是示出圖12的包括選擇器和D-FF的ELCBUF塊32的示例電路 的圖，而圖14B是示出圖12的包括WC2計數(shù)器(其中之一充當負載)的寫 計數(shù)器塊34的示例電路的圖。寫計數(shù)器塊34輸出信號wc2en和wclen，它 們?nèi)缓蟊惠斎氲紼LCBUF塊32。在圖12中，輸入到ELCBUF塊32的信號 #皮示出為wclen0到wclenK以及wc2en0到wc2enK。圖12中示出的讀計數(shù)器塊36是簡單計數(shù)器電路，其中在接收機上，在 參考時鐘的每個周期P1計數(shù)器遞增，并且所述計數(shù)器使用信號RDSTART作 為使能信號，雖然其詳細配置沒有示出。圖12中示出的選擇器38是根據(jù)讀計數(shù)器塊36的值選擇elcbuf0到 elcbufK之一的選擇器。圖12中示出的信號WRSTART是在數(shù)據(jù)傳輸開始時激活的信號，即在非 靜默(unsquelch)狀態(tài)中被激活的信號。信號RDSTART是在寫計數(shù)器塊34 開始利用信號WRSTART計數(shù)之后當寫計數(shù)器塊34的值達到最大計數(shù)的一半 時被激活的信號。彈性緩沖器14的深度(尺寸)被確定為小于全滿，或大于空，甚至當在于USB2.0的十-500ppm)允許的最大值一段時間以便一次發(fā)送接口標準允許 的最大數(shù)據(jù)量(USB的該值被稱為分組長度)時也是如此。也就是說，彈性 緩沖器14的深度等于寫計數(shù)器塊34的最大計數(shù)。通過在寫計數(shù)器塊34達到 最大計數(shù)的一半時啟動讀計數(shù)器塊36，當在發(fā)送機的參考時鐘的頻率大于在機上的參考時鐘的頻率時，彈性緩沖器14的深度不為滿或空。如上所述，根據(jù)第一實施例的CDR電路包括利用多個相位時鐘對數(shù)據(jù) 采樣并在每個給定循環(huán)周期將采樣數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)的電路。因此，容易 地一起輸入具有不同延遲的多個相位時鐘。而且，由于僅僅接收機上的參考 時鐘用做重新產(chǎn)生接收數(shù)據(jù)的操作時鐘，所以主要用于數(shù)字LSI設計的同步 設計技術是可用的，并因而縮短了包括設計驗證的開發(fā)時間。雖然上面將N描述為等于或大于3的整數(shù)，但是優(yōu)選地，根據(jù)數(shù)字電路 的配置，N是2的n次冪，如4、 8、 16等。在串行數(shù)據(jù)接口中的用于時鐘和數(shù)據(jù)恢復的PLL具有足夠的變化范圍 (稱為PLL的鎖定范圍或捕獲范圍)以便吸收發(fā)送機上的參考時鐘和接收機 上的參考時鐘之間的頻率差。例如，根據(jù)USB 2.0標準，該范圍從-500ppm 到+500ppm，并且因此，頻率差可達0.1%。變化范圍甚至在本實施例中使用 的N位的并行數(shù)據(jù)的模式數(shù)被限制為N+2時也是足夠的。通過該限制，可以 簡化數(shù)字PLL 12和彈性緩沖器14的電路。而且，不管使用接收機上的參考時鐘的操作，根據(jù)本實施例的數(shù)字PLL小于在接收獲得具有為時間T2的時間分辨率的虛擬輸出，所述時間T2是通過將參考時 鐘的周期Pl除以N而獲得的。而且，根據(jù)本實施例的數(shù)字PLL的開環(huán)傳輸 函數(shù)是完全積分的二階控制系統(tǒng)的通常表達，并且因而可以任意控制PLL特 征。根據(jù)第二實施例的CDR電路基本上類似于根據(jù)第一實施例的CDR電路。 下面主要描迷在兩者之間不同的數(shù)字PLL 。除了在根據(jù)第一實施例的CDR電路中使用的數(shù)字PLL的功能之外，當 接收的輸入數(shù)據(jù)中沒有變化時，根據(jù)第二實施例的CDR電路中使用的數(shù)字 PLL在與接收機上的參考時鐘不是非常不同的頻率上自由運行(free-mn)，而 當在接收的輸入數(shù)據(jù)中存在變化時迅速地鎖定到接收的輸入數(shù)據(jù)的相位上。特別地，在圖6中所示的數(shù)字PLL 12中累加乘以Kluup的相位差數(shù)掂許 單元26的初始值^皮設置為在虛擬串行輸出的周期P1上的值。在PLL中，當接收的輸入數(shù)據(jù)中不存在變化時，相位差數(shù)據(jù)輸出指示沒 有相位差。因此，僅僅利用通過累加先前的相位差數(shù)據(jù)而獲得的值(其通常 被稱為PLL的積分分量)來確定輸出時鐘，其通常被稱為利用PLL的積分分 量的自由運4亍。在根據(jù)第二實施例的CDR電路中的數(shù)字PLL中，通過累加乘以Kloop 的先前相位差數(shù)據(jù)而獲得的初始值對應于參考時鐘的周期，并且因此當在接 收的輸入數(shù)據(jù)中不存在變化時，數(shù)字PLL在接收機上的參考時鐘的頻率上自 由運行。除了數(shù)字PLL之外，根據(jù)第三實施例的CDR電路基本類似于根據(jù)第一 實施例的CDR電路。下面主要描述兩者之間不同的數(shù)字PLL。除了在根據(jù)第一實施例的CDR電路中使用的數(shù)字PLL的功能之外，根 據(jù)第三實施例的CDR電路中使用的數(shù)字PLL控制其輸出值以便當存在例如 由于噪聲導致的在輸入數(shù)據(jù)中的突然變化時輸出值不大大偏離接收機上的參 考時鐘。具體而言，該數(shù)字PLL包括限幅器，用于將累加乘以Kloop的相位差 數(shù)據(jù)的單元26的輸出值設置為等于發(fā)送機上的參考時鐘和接收機上的參考 時鐘(兩者遵循用于其的串行傳輸標準)之間的頻率差的幾倍的值。.由于在發(fā)送機和接收機兩者上的串行接口中使用的參考時鐘通常需要穩(wěn) 定頻率標準，所以在從接收數(shù)據(jù)提取的時鐘的頻率中不可能存在突然的大變化。在根據(jù)第三實施例的CDR電路中的數(shù)字PLL中，積分分量被限制在可 能的變化范圍內(nèi)(其是由允許某一余量的標準允許的差的幾倍)。因此，當存 在例如由于噪聲導致的在輸入數(shù)據(jù)中的突然變化時輸出值不大大偏離接收機 上的參考時鐘。根據(jù)第四實施例的CDR電路基本上類似于根據(jù)第一、第二和第三實施例 的CDR電路中的任意一個。在根據(jù)第四實施例的通信設備中包含的串行數(shù)據(jù) 接口遵循USB 2.0標準。具體而言，根據(jù)第一、第二和第三實施例的CDR電路中的任意一種在遵 循USB 2.0的時鐘和數(shù)據(jù)恢復系統(tǒng)中是可用的，USB 2.0是串行數(shù)據(jù)接口的領 先標準。^ 數(shù)-亇PLL^外，根據(jù)第五實施例的CDR電路基本上類似f^W^ 一實施例的CDR電路。下面主要描述兩者之間不同的數(shù)字PLL。除了在根據(jù)第一實施例的CDR電路中使用的數(shù)字PLL的功能之外，根 據(jù)第五實施例的CDR電路中使用的數(shù)字PLL在接收數(shù)據(jù)從無到有的變化點 (轉(zhuǎn)換到非靜默狀態(tài))上和在接收數(shù)據(jù)從有到無的變化點(轉(zhuǎn)換到靜默狀態(tài)) 上不會引起輸出時鐘的相位干擾。具體而言，當接收的輸入串行數(shù)據(jù)中沒有變化達六倍于參考時鐘周期的 時間或更長時，數(shù)字PLL引起單元的輸出以指示無相位差。該單元是這樣的 單元其使用N個加法器的輸出作為具有為時間T2 (參考時鐘的周期T1/N) 的時間分辨率的虛擬串行輸出并在每個時鐘周期^企測作為相位差數(shù)據(jù)的虛擬 串行輸出和虛擬串行輸入之間的相位差(其指示在采樣數(shù)據(jù)中的變化點)。USB 2.0是用于利用一對小幅度差分信號進行數(shù)據(jù)傳輸?shù)臉藴?。根?jù)傳輸 數(shù)據(jù)，發(fā)送側(cè)和接收側(cè)相互轉(zhuǎn)換。沒有傳輸數(shù)據(jù)意味著不存在信號(靜默狀 態(tài))。在接收數(shù)據(jù)從無到有的變化點(轉(zhuǎn)換到非靜默狀態(tài))上和在接收數(shù)據(jù)從 有到無的變化點(轉(zhuǎn)換到靜默狀態(tài))上，差分接收機和靜默檢測接收機的輸 出通常用做使能信號。然而，由于差分接收機的響應時間和靜默檢測接收機 的響應時間不能是相同的，所以輸入到PLL的接收數(shù)據(jù)的相位在到非靜默狀 態(tài)的轉(zhuǎn)換點或在到靜默狀態(tài)的轉(zhuǎn)換點:故干擾。在這些轉(zhuǎn)換點上，在根據(jù)第五實施例的CDR電路中的數(shù)字PLL使得檢 測作為相位差數(shù)據(jù)的相位差的單元的輸出指示無相位差。因此，輸出時鐘的 相位不受干擾。USB 2.0標準將指示傳輸數(shù)據(jù)(分組)的結(jié)束的模式定義為不存在變化達 七個時鐘周期的時間或更長的數(shù)據(jù)模式。因此，根據(jù)本實施例，考慮到在發(fā) 送側(cè)和接收側(cè)之間的頻率差，當在接收的輸入串行數(shù)據(jù)中沒有變化達六倍于 參考時鐘周期的時間或更長時，檢測到的相位差數(shù)據(jù)被屏蔽(即指示無相位差)。如本領域技術人員所理解的，在上述示教的基礎上，許多其他的修改和 變化是可能的。因此，應當理解在所附權利要求的范圍內(nèi)，除非在此特別 說明，可以以另外的方式實現(xiàn)本專利說明書的公開。而且，在本公開和所附權利要求的范圍內(nèi)，不同示例實施例的單元和/或 特征可以彼此組合和/或彼此替代。4乃然，本發(fā)，々上迷和jt他示M4^正中的任何~~^f^以設名、、方法t 系統(tǒng)、計算機程序或計算機程序產(chǎn)品的形式體現(xiàn)。例如，上述方法可以包含 在系統(tǒng)或裝置的形式中，所述系統(tǒng)或裝置包括但不限于用于執(zhí)行在附圖中示 出的方法的任何結(jié)構(gòu)。示例實施例被如此描述，很明顯，其可以以多種方式變化。這樣的變化 不認為是偏離了本發(fā)明的精神和范圍，并且所有這樣的修改對于本領域技術 人員來說很明顯是希望被包含在隨后的權利要求的范圍中。本專利說明書基于于2007年3月16日向日本專利局提交的日本專利申 請第2007-068516號，并要求其優(yōu)先權，該曰本專利申請的整個公開在此以 引用方式包含。
權利要求
1、一種時鐘和數(shù)據(jù)恢復電路，包括時鐘輸出單元，被配置為輸出N個相位時鐘，每一個相位時鐘具有彼此之間為時間T2的相位偏移，所述時間T2是通過將在給定頻率上接收機的參考時鐘的周期P1除以N而獲得的，其中N是等于或大于3的整數(shù)；采樣單元，被配置為獲得每隔時間T2串行傳輸?shù)牟蓸訑?shù)據(jù)；第一轉(zhuǎn)換單元，被配置為每周期P1將采樣數(shù)據(jù)轉(zhuǎn)換成第一N位的并行數(shù)據(jù)；第二轉(zhuǎn)換單元，被配置為將第一N位的并行數(shù)據(jù)轉(zhuǎn)換成指示在采樣數(shù)據(jù)中的變化點的第二N位的并行數(shù)據(jù)；以及數(shù)據(jù)輸出單元，被配置為使用第二N位的并行數(shù)據(jù)作為相位信息的輸入，并且輸出大致指示在采樣數(shù)據(jù)中的變化點的中央位置的第三N位的并行數(shù)據(jù)，其中，在大致等于由第三N位的并行數(shù)據(jù)指示的中央位置的位置上的第一N位的并行數(shù)據(jù)的數(shù)據(jù)被確定為被恢復的數(shù)據(jù)。
2、 如權利要求1所述的時鐘和數(shù)據(jù)恢復電路，其中，所述第二轉(zhuǎn)換單元將第二N位的并行數(shù)據(jù)的模式數(shù)限制為N+2, 并且數(shù)據(jù)輸出單元僅僅輸出第三N位的并行數(shù)據(jù)的N+2個模式。
3、 如權利要求1所述的時鐘和數(shù)據(jù)恢復電路，其中，所述數(shù)據(jù)輸出單元包括數(shù)字PLL,被配置為使用第二N位的并 行數(shù)據(jù)作為包括具有為時間T2的時間分辨率的相位信息的虛擬串行輸入，以 及被配置為輸出以為時間T2的時間分辨率改變的虛擬串行輸出，所述數(shù)字PLL包括 相位比較器；環(huán)路濾波器塊，被配置為控制PLL反饋；以及 VCO電路，等效于振蕩器， 所述VCO電^各包4舌N個乘法器，被配置為分別將到VCO電路的輸入數(shù)據(jù)與1到 N相乘；N個第一加法器，被配置為將N個乘法器的輸出與第一反饋數(shù)據(jù)相加；N個第一存儲器，被配置為存儲每個周期Pl從第一加法器輸 出的N個第一和，第一存儲器之一被配置為將存儲通過相加乘以N 的值而獲得的第 一和的數(shù)據(jù)的低m位施加于N個第 一加法器作為第 一反饋數(shù)據(jù)，m是整數(shù)；N個第二加法器，被配置為將N個第一存儲器的每一輸出的 m+l個位或更多位與第二反^t數(shù)據(jù)相加；和第二存儲器，被配置為在每個周期Pl存儲在從第二加法器輸 出的N個第二和當中的、被施加存儲通過相加乘以N的值而獲得 的第一和的數(shù)據(jù)的m+l個位或更多位的第二加法器的第二和，以 及將所存儲的第二和施加到N個第二加法器作為第二反饋數(shù)據(jù)，其中，在N個第一存儲器的輸出和N個第二加法器的輸出按 照乘以1到N的乘法器輸出的連續(xù)順序排列到低位的情況下，以為當高于第一存儲器的輸出的第m位的一個位的數(shù)據(jù)與下一低位的 數(shù)據(jù)不相同時的時鐘邊沿，以及當?shù)诙臃ㄆ鞯妮敵鋈☆A定值的時 鐘邊沿。
4、如權利要求3所述的時鐘和數(shù)據(jù)恢復電路，其中，相位比較器包括檢測單元，被配置為使用N個第二加法器的輸 出作為具有為時間T2的時間分辨率的虛擬串行輸出，在每個周期Pl檢測作 為相位差數(shù)據(jù)的虛擬串行輸出和虛擬串行輸入之間的相位差，并且輸出所述 相位差數(shù)據(jù)，以及其中所述環(huán)路濾波器塊包括第一乘法器，被配置為在每個周期Pl將檢測到的相位差數(shù)據(jù)與Ksys相乘；第二乘法器，被配置為在每個周期Pl將檢測到的相位差數(shù)據(jù)與 kloop相乘；累加器，被配置為在每個周期P1累加乘以Kloop的相位差數(shù)據(jù)； 加法器，被配置為在每個周期Pl將乘以Ksys的相位差數(shù)據(jù)和乘以 Kloop的相位差數(shù)據(jù)的累加值相加，并且輸出和作為環(huán)路濾波器輸出， 其中，所述環(huán)路濾波器輸出被施加到VCO電路作為輸入數(shù)據(jù)以形成PLL反饋環(huán)路，并且每個周期Pl ，來自VCO電路的虛擬串行輸出被重新排列成N位的并行數(shù)據(jù)以充當?shù)谌齆位的并行數(shù)據(jù)。
5、 如權利要求4所述的時鐘和數(shù)據(jù)恢復電路，其中累加器的初始值被設置為在虛擬串行輸出的周期P1處的值。
6、 如權利要求4所述的時鐘和數(shù)據(jù)恢復電路，其中，所述數(shù)字PLL還包括限幅器，被配置為將所述累加器的輸出值 設置為與在發(fā)送機上的參考時鐘和接收機上的參考時鐘之間的頻率差的幾倍 對應的虛擬串行輸出的輸出值，所述發(fā)送機和接收機遵循用于它們的串行傳 輸標準。
7、 如權利要求3所述的時鐘和數(shù)據(jù)恢復電路，其中，當接收的輸入串行數(shù)據(jù)中沒有變化達六倍于周期P1的時間或更長 時，數(shù)字PLL使得檢測單元的輸出指示無相位差，以及其中，所述檢測單元 被配置為使用所述N個第二加法器的輸出作為具有為時間T2的時間分辨率 的虛擬串行輸出，并且每個周期Pl 4企測作為相位差數(shù)據(jù)的虛擬串行輸出和虛 擬串行輸入之間的相位差。
8、 如權利要求1所述的時鐘和數(shù)據(jù)恢復電路， 其中所述時鐘和數(shù)據(jù)恢復電路被包含在通信設備中。
9、 如權利要求8所述的時鐘和數(shù)據(jù)恢復電路，其中在符合USB 2.0標準的串行數(shù)據(jù)接口中使用所述時鐘和數(shù)據(jù)恢復電路。
10、 一種包括時鐘和數(shù)據(jù)恢復電路的通信設備， 所述時鐘和數(shù)據(jù)恢復電路包括時鐘輸出單元，被配置為輸出N個相位時鐘，每一個相位時鐘具有彼此 之間為時間T2的相位偏移，所述時間T2是通過將在給定頻率上接收機的參 考時鐘的周期Pl除以N而獲得的，其中N是等于或大于3的整數(shù)； 采樣單元，被配置為獲得每隔時間T2串行傳輸?shù)牟蓸訑?shù)據(jù)； 第一轉(zhuǎn)換單元，被配置為每周期Pl將采樣數(shù)據(jù)轉(zhuǎn)換成第一 N位的并行 數(shù)據(jù)；第二轉(zhuǎn)換單元，被配置為將第一 N位的并行數(shù)據(jù)轉(zhuǎn)換成指示在采樣數(shù)據(jù) 中的變化點的第二N位的并行數(shù)據(jù)；以及數(shù)據(jù)輸出單元，被配置為使用第二 N位的并行數(shù)據(jù)作為相位信息的輸入，并且輸出大致指示在采樣數(shù)據(jù)中的變化點的中央位置的第三N位的并行數(shù) 據(jù)，其中，在大致等于由第三N位的并行數(shù)據(jù)指示的中央位置的位置上的第 一 N位的并行數(shù)據(jù)的數(shù)據(jù)被確定為被恢復的數(shù)據(jù)。
全文摘要
提供一種時鐘和數(shù)據(jù)恢復電路，包括用于輸出N個相位時鐘的單元，每一個相位時鐘具有彼此之間為時間T2的相位偏移，所述時間T2是通過將時鐘周期P1除以N而獲得的；用于獲得每隔時間T2串行傳輸?shù)牟蓸訑?shù)據(jù)的單元；用于每周期P1將采樣數(shù)據(jù)轉(zhuǎn)換成第一N位的并行數(shù)據(jù)的單元；用于將第一N位的并行數(shù)據(jù)轉(zhuǎn)換成指示在采樣數(shù)據(jù)中的變化點的第二N位的并行數(shù)據(jù)的單元；以及用于使用第二N位的并行數(shù)據(jù)作為相位信息的輸入，并且輸出大致指示在變化點的中央位置的第三N位的并行數(shù)據(jù)的單元。N是大于2的整數(shù)，在等于由第三N位的并行數(shù)據(jù)指示的位置的位置上的第一N位的并行數(shù)據(jù)的數(shù)據(jù)被確定為恢復的數(shù)據(jù)。
文檔編號H03L7/099GK101267292SQ20081008534
公開日2008年9月17日 申請日期2008年3月14日 優(yōu)先權日2007年3月16日
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