專利名稱：電平位移電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路，更具體地說涉及電子電路的電平位移電路。
背景技術(shù)：
在電子電路中，利用電平位移器來將信號(hào)從一種電壓域轉(zhuǎn)換到另 一電壓域。例如，對(duì)于具有在較低電壓域中工作的電路和在較高電壓 域中工作的電路的電路，可以利用電平位移器，其中，所述電平位移 器用來跨電壓域轉(zhuǎn)換信號(hào)的電壓電平。
一些電平位移器需要額外電路和/或它們可以是大量電流泄露的 來源，尤其是在它們?nèi)鄙兕~外電路的情況下。
需要一種改進(jìn)的電平位移器。


通過參考附圖，可以更好地理解本發(fā)明，并且對(duì)本領(lǐng)域的技術(shù)人 員來說它的目標(biāo)、特征以及優(yōu)點(diǎn)將會(huì)是顯而易見的。
圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的包括電平位移電路的電路的一 個(gè)實(shí)施例的框圖。
圖2是根據(jù)本發(fā)明的一個(gè)實(shí)施例的包括電平位移電路的電路的一
個(gè)實(shí)施例的電路圖。
圖3示出了圖2的電路的時(shí)序圖的一個(gè)實(shí)施例。 圖4是根據(jù)本發(fā)明的一個(gè)實(shí)施例的包括電平位移電路的電路的一 個(gè)實(shí)施例的電路圖。
圖5示出了圖4的電路的時(shí)序圖的一個(gè)實(shí)施例。不同附圖中的相同附圖標(biāo)記的使用表示相同的項(xiàng)，除非另有說明。 圖中所示的特征不必按比例繪制。
具體實(shí)施例方式
下面闡述了用于執(zhí)行本發(fā)明的模式的詳細(xì)描述。該描述旨在對(duì)本 發(fā)明進(jìn)行說明，而不應(yīng)將其理解成是對(duì)本發(fā)明的限制。
圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的具有電平位移電路的電路的框
圖。電路101包括低電壓電路103和高電壓電路107。低電壓電路103 在低電壓域中操作，其中，由低電壓電源(LVdd)對(duì)該電路供電，并 且高電壓電路107在高電壓域中操作，其中，由高電壓電源(HVDD) 對(duì)該電路供電。與本實(shí)施例有關(guān)的名稱"高電壓"和"低電壓"用于 通過彼此相對(duì)的電壓電平來區(qū)分電源。
在一個(gè)實(shí)施例中，電路101是存儲(chǔ)系統(tǒng)的一部分，其中，高電壓 電路107包括存儲(chǔ)陣列(未示出)和相關(guān)電路(例如，讀出放大器和 解碼器)。在這樣的系統(tǒng)中，低電壓電路103包括存儲(chǔ)控制、地址以 及數(shù)據(jù)信號(hào)。在電路101包括存儲(chǔ)陣列的實(shí)施例中，利用電平位移電 路允許通過較高的電壓電源對(duì)陣列供電來改進(jìn)數(shù)據(jù)保留，同時(shí)允許相 鄰控制電路以來自低電壓電源的較低電壓操作以降低功率。在其它實(shí) 施例中，電路101可以是其它類型系統(tǒng)的一部分并且可以包括其它類 型的電路。
圖1包括在低電壓域(LVDD)操作的輸入信號(hào)IvL。在一個(gè)示例中，
信號(hào)在電壓域中操作，其中傳送信號(hào)的晶體管是以電壓域的電源電壓 電平為基準(zhǔn)。在一個(gè)實(shí)施例中，信號(hào)IvL是存儲(chǔ)器地址或者控制信號(hào)。 低電壓電路103包括用于生成在低電壓域LVDD中操作的數(shù)據(jù)信號(hào)DvL 的電路。將數(shù)據(jù)信號(hào)D^提供給電平位移電路105，該電平位移電路 105將DvL轉(zhuǎn)換至高電壓域(HVDD)并且鎖存該信號(hào)以生成被提供給
8高電壓電路107的信號(hào)Dvh。在一個(gè)實(shí)施例中，信號(hào)D孔是傳送待存儲(chǔ) 在電路107的存儲(chǔ)器陣列中的數(shù)據(jù)的數(shù)據(jù)信號(hào)。
電路107生成在高電壓域(VHdd)中操作的信號(hào)Ovh，該信號(hào)被 電平位移倒相器109電平位移以在低電壓域(LVDD)中操作。在一個(gè) 實(shí)施例中，LVdd是+0.8伏特并且HVdd是+1.0伏特。然而，在其它實(shí) 施例中這些電壓可以是其它的值。
圖2是電平位移電路105的一個(gè)實(shí)施例的電路圖。在所示的實(shí)施 例中，電平位移電路105包括兩個(gè)鎖存電路，即鎖存電路206和鎖存 電路208。在所示的實(shí)施例中，鎖存電路206是主鎖存電路并且鎖存電 路208是從鎖存電路。
鎖存電路206包括倒相器201、通過門(pass gate) 203、以及交 叉耦合倒相器205和207。鎖存電路206位于具有由低電壓電源LVDD 供電的倒相器201、 205以及207的低電壓(LVDD)域中。鎖存電路 206在其輸出(節(jié)點(diǎn)210)鎖存信號(hào)DvL的數(shù)據(jù)。鎖存電路206的輸出 端(節(jié)點(diǎn)210)被連接至鎖存電路208的輸入端。節(jié)點(diǎn)210在低電壓 (LVdd)域中操作。
電平位移鎖存電路208包括串行連接晶體管的電平位移堆棧209， 該晶體管包括P溝道MOSFET晶體管211和213以及N溝道(與P溝 道相反的導(dǎo)電型)MOSFET晶體管215和217。在其它的實(shí)施例中，可 以利用其它類型的晶體管。堆棧209位于高電壓(HVDD)域中，其中 晶體管211的源極(MOSFET的電流電極)連接至hvdd電源軌端子。 在圖2的實(shí)施例中，電平位移堆棧209作為時(shí)鐘電平位移器操作。
在所示的實(shí)施例中，節(jié)點(diǎn)210的鎖存的數(shù)據(jù)信號(hào)被連接至P溝道 晶體管211的柵極(MOSFET的控制電極)和N溝道晶體管217的柵 極。這允許在時(shí)鐘緣將O或者1寫入從鎖存電路。在一個(gè)實(shí)施例中，晶體管211的閾值電壓與晶體管213、 215以及 217的至少某些(或者一些實(shí)施例中所有)的閾值電壓(例如，200 mV) 相比較是處于較高的電平(例如，300 mV)。提供具有有較高閾值電 壓的P溝道晶體管的電平位移堆棧209在一些實(shí)施例中可以幫助在操 作期間降低通過堆棧209的漏電流，因?yàn)楫?dāng)節(jié)點(diǎn)210處于高電壓電平 時(shí)晶體管211更有可能處于非導(dǎo)電條件。因?yàn)楣?jié)點(diǎn)210在低電壓域操 作，如果晶體管211具有較低的閾值電壓，節(jié)點(diǎn)210的高電壓電平可 能不足以使晶體管211成為非導(dǎo)電。
鎖存電路208包括交叉耦合倒相器223和225的鎖存部分。鎖存 電路208還包括用于提供輸出Dvh的倒相器219，該輸出DvH是節(jié)點(diǎn) 210的信號(hào)的鎖存和轉(zhuǎn)換信號(hào)。倒相器225、 223以及219位于高電壓 (HVDD)域中，其中它們的電源軌端子連接至高電壓(HVdd)電源。
信號(hào)DvH在高電壓域中操作。
在所示的實(shí)施例中，晶體管215的柵極被耦接為接收"脈沖"時(shí) 鐘信號(hào)(PCLK)并且晶體管213的柵極被耦接為接收是PCLK信號(hào)的 倒相信號(hào)的互補(bǔ)脈沖時(shí)鐘條信號(hào)(PCLKB)。在所示的實(shí)施例中，電 路105包括脈沖發(fā)生器電路227，該脈沖發(fā)生器電路227從時(shí)鐘信號(hào) CLK生成脈沖時(shí)鐘信號(hào)PCLK和PCLKB。在所示的實(shí)施例中，時(shí)鐘信 號(hào)CLK和CLKB在低電壓域(LVDD)中操作并且時(shí)鐘信號(hào)PCLK和 PCLKB在高電壓域(HVDD)中操作。在一個(gè)實(shí)施例中，PCLK時(shí)鐘信 號(hào)的占空比小于CLK信號(hào)的占空比。而且在一些實(shí)施例中，信號(hào)PCLK 和PCLKB的脈沖的發(fā)生頻率是CLK信號(hào)的頻率的少數(shù)(例如，1/2， 1/3)。在一些實(shí)施例中，在從CLK信號(hào)產(chǎn)生PCLK和PCLKB信號(hào)期 間通過門控時(shí)鐘信號(hào)CLK減少PCLK和PCLKB信號(hào)的脈沖的發(fā)生(例 如，脈沖時(shí)鐘信號(hào)的頻率)。在一個(gè)實(shí)施例中，可以使用周期性地生 成的使能信號(hào)(未示出)來執(zhí)行該門控。然而，在其它實(shí)施例中，可 以通過其他方法完成PCLK和PCLKB信號(hào)的頻率降低。
10在其它實(shí)施例中，脈沖發(fā)生器電路227可以位于電路101的其它 部分中，包括未示出的部分。而且在其他實(shí)施例中，可以將PCLK和 PCLKB信號(hào)提供給其它電平位移電路(未示出)。
圖3是示出電路105的操作的一個(gè)實(shí)施例的時(shí)序圖。在圖3的實(shí) 施例中，對(duì)于至少在CLK信號(hào)變高之前的特定時(shí)間段(稱為"建立")， 信號(hào)D禮在節(jié)點(diǎn)210保留鎖存在一狀態(tài)。在一個(gè)實(shí)施例中，節(jié)點(diǎn)210 處的信號(hào)響應(yīng)于在CLK信號(hào)的先前時(shí)段CLK信號(hào)變低改變狀態(tài)。
在所示的實(shí)施例中，在時(shí)間307時(shí)CLK信號(hào)變高使PCLK信號(hào)在 隨后的時(shí)間變高。在一個(gè)實(shí)施例中，PCLK信號(hào)對(duì)于預(yù)定的長(zhǎng)度(圖3 中標(biāo)有的"At")變高。PCLK信號(hào)為高的時(shí)間被后來稱為PCLK信 號(hào)的"脈沖時(shí)間"。PCLKB信號(hào)是與PCLK信號(hào)的互補(bǔ)信號(hào)，其中"脈 沖時(shí)間"是PCLKB信號(hào)為低值時(shí)。在PCLK信號(hào)的脈沖時(shí)間期間，圖 2的晶體管213和215是導(dǎo)電的，使得信號(hào)DvH改變狀態(tài)以匹配節(jié)點(diǎn) 210的狀態(tài)(它是信號(hào)DvL的鎖存值)。當(dāng)PCLK信號(hào)在時(shí)間309轉(zhuǎn)換 回到低值時(shí)，DvH的值然后被鎖存在它的值。節(jié)點(diǎn)210處的信號(hào)保留在 它狀態(tài)下直到CLK電平變低之后。然后，允許節(jié)點(diǎn)210處的信號(hào)轉(zhuǎn)換 到下一狀態(tài)，用于傳送來自Dvl信號(hào)的數(shù)據(jù)的下一個(gè)位。
在所示的實(shí)施例中，節(jié)點(diǎn)210的信號(hào)的狀態(tài)在PCLK信號(hào)的脈沖 時(shí)間期間保持狀態(tài)，并且其值在該時(shí)間之后保持被鎖存為Dvh信號(hào)。 在PCLK的脈沖時(shí)間期間，晶體管213和215導(dǎo)電，使得DvH的邏輯 值受節(jié)點(diǎn)210處的電壓控制。當(dāng)PCLK和PCKLB信號(hào)在除脈沖時(shí)間之 外的時(shí)間時(shí)，倒相器219的輸入被與HVDD電源基準(zhǔn)端子和接地電源基 準(zhǔn)端子電隔離。由于在所示的實(shí)施例中，PCLK信號(hào)的脈沖時(shí)間比CLK 信號(hào)的相應(yīng)相位相對(duì)短，所以堆棧209可以導(dǎo)電的時(shí)間被最小化。因 此，也降低了電平位移堆棧209所消耗的功率的量。
11在PCLK信號(hào)的脈沖時(shí)間以比CLK信號(hào)的頻率小的頻率發(fā)生(例 如，其中PCLK信號(hào)關(guān)于時(shí)鐘信號(hào)被選通)的實(shí)施例中，由于PCLK 信號(hào)使得堆桟209的晶體管213和215以比CLK信號(hào)的間隔小的間隔 導(dǎo)電，所以可以節(jié)省更多的功率。
在一些實(shí)施例中，脈沖發(fā)生器電路227產(chǎn)生信號(hào)PCLK和PCLKB, 其具有獨(dú)立于CLK信號(hào)的占空比的"脈沖時(shí)間"。在這些實(shí)施例中， PCLK和PCLKB信號(hào)的脈沖時(shí)間是"固定的"并獨(dú)立于用來生成PCLK 和PCLKB信號(hào)的脈沖時(shí)間的CLK信號(hào)的相應(yīng)相位的持續(xù)時(shí)間。在一 個(gè)實(shí)施例中，固定的時(shí)間量將只長(zhǎng)到足夠使倒相器223和225切換狀 態(tài)的程度。用這樣的實(shí)施例，無論以什么頻率來使CLK信號(hào)工作，都 將使鎖存電路208的功率消耗最小化。在其它實(shí)施例中，PCLK和 PCLKB脈沖時(shí)鐘信號(hào)可以具有與CLK信號(hào)相同的頻率和/或占空比。
在其它實(shí)施例中，電路101可以具有其它結(jié)構(gòu)。例如，電平位移 電路105具有其它結(jié)構(gòu)。舉例來說，在一些實(shí)施例中位移電路105可 以不包括主鎖存電路206。此外，在其它實(shí)施例中，圖2中標(biāo)記為L(zhǎng)VDD 的電源軌可以處于比標(biāo)記為HVDD的電源軌高的電壓，使得位移電路 105可以用于將信號(hào)從高電壓域變換到低電壓域。此外，在其它實(shí)施例 中，電平位移鎖存電路208可以不包括倒相器219。另外，在其它實(shí)施 例中，可以通過其它方法來產(chǎn)生PCLK和PCLKB信號(hào)。
圖4是根據(jù)本發(fā)明另一實(shí)施例的電平位移電路的電路圖。圖4中 的電平位移電路401可以用來代替圖1中的電平位移電路105。在所示 的實(shí)施例中，電平位移電路401包括電平位移鎖存器408和多米諾電 路404。電路401還包括用于從CLK信號(hào)生成PCLKB信號(hào)的脈沖發(fā)生 器402和倒相器403。在圖4的實(shí)施例中，電路401不包括主鎖存器。 多米諾電路404包括由CLK信號(hào)來提供時(shí)鐘信號(hào)的多米諾電路。
電平位移鎖存器408包括具有輸入端以接收數(shù)據(jù)信號(hào)(Ddvl)的串聯(lián)晶體管的電平位移堆棧405。 Do禮信號(hào)在低電壓域(LVDD)中工 作。堆棧405包括晶體管407、 409和411。在一個(gè)實(shí)施例中，晶體管 409具有比晶體管407和411高的閾值電壓。如前所述，該較高的電壓
閾值可以由于DDVL信號(hào)在低電壓域工作這一事實(shí)而有利地降低通過堆
棧405的泄露電流，并且可以具有不足高的電壓電平，以便如果晶體 管409具有較低的閾值電壓則將其斷開。
堆棧405生成中間數(shù)據(jù)信號(hào)DIVH，該中間數(shù)據(jù)信號(hào)被鎖存器部分 413(交叉耦合倒相器415和417)鎖存并被倒相器419倒相以生成DDVH 信號(hào)。倒相器415、 417和419位于高電壓域(HVDD)，其中它們的電 源軌端子被耦接到高電壓電源(HVDD)。
圖5是示出了電路401的工作的一個(gè)實(shí)施例的時(shí)序圖。在圖5的 實(shí)施例中，由于先前存儲(chǔ)在鎖存器408中的值，D^h信號(hào)最初處于低
電壓電平(O狀態(tài))，且DDVH信號(hào)最初處于高電壓電平(1狀態(tài))。
信號(hào)DovL由于其在CLK信號(hào)的該時(shí)序周期中的級(jí)而處于低電壓電平。 在圖5的實(shí)施例中，在時(shí)刻501變?yōu)楦叩腃LK信號(hào)引起PCLK信號(hào)變 為高，這引起PCLKB信號(hào)變?yōu)榈?稱為脈沖時(shí)間503)。變?yōu)榈偷腜CLKB
信號(hào)引起D^H信號(hào)預(yù)充電至高值(l狀態(tài))，這將信號(hào)DDVH預(yù)充電至
低值。在時(shí)刻507， DovL信號(hào)每次處于其傳遞信息的周期。在所示的 實(shí)施例中，00孔信號(hào)在時(shí)刻507變?yōu)楦唠妷弘娖?l狀態(tài))以傳遞與1 狀態(tài)相關(guān)聯(lián)的信息。在時(shí)刻507變?yōu)楦唠妷弘娖降腄d^信號(hào)將Divh
拉到低電平(O狀態(tài))，這引起DDVH鎖存在高電壓電平(l狀態(tài))。
在時(shí)刻509，CLK信號(hào)躍遷至低電平。多米諾電路404的輸出(DDVL 信號(hào))響應(yīng)于CLK信號(hào)在該時(shí)刻躍遷至低電平而預(yù)充電至低電平。
在時(shí)刻510， CLK信號(hào)躍遷至高電平，引起PCLKB信號(hào)變?yōu)榈碗?br> 平，這從而將DwH信號(hào)預(yù)充電至高電平并將DDVH信號(hào)預(yù)充電至低電平。
在時(shí)刻511,信號(hào)DovL每次處于其傳遞信息的周期。由于Ddvl在紫隨時(shí)刻511之后處于傳遞與低電壓電平相關(guān)聯(lián)的信息的低電壓電平，所 以其引起DwH信號(hào)在緊隨時(shí)刻512之后保持高電壓電平，這引起DDVH
信號(hào)在緊隨時(shí)刻513之后保持低電壓電平。
通過圖4的實(shí)施例可以發(fā)生的一個(gè)優(yōu)點(diǎn)是晶體管407在數(shù)據(jù)被移 位通過堆棧405時(shí)不導(dǎo)電，從而降低功率消耗。
雖然圖2和圖4分別示出了電平位移鎖存電路的兩個(gè)實(shí)施例(鎖 存電路208和408)，但在其它實(shí)施例中，電平位移鎖存器可以具有其 它結(jié)構(gòu)。雖然圖2和圖4分別示出了時(shí)鐘電平位移器的兩個(gè)實(shí)施例(堆 棧209和405)，但在其它實(shí)施例中，時(shí)鐘電平位移器可以具有其它結(jié) 構(gòu)。
在一個(gè)實(shí)施例中， 一種電路包括時(shí)鐘電平位移器，該時(shí)鐘電平位 移器包括信號(hào)輸入端。該信號(hào)輸入端在第一電壓域內(nèi)工作。所述時(shí)鐘 電平位移器包括用于在第二電壓域內(nèi)工作的信號(hào)輸出端，所述第二電 壓域不同于第一電壓域。所述時(shí)鐘電平位移器包括用于接收時(shí)鐘信號(hào) 的時(shí)鐘輸入端。該電路包括耦接到時(shí)鐘電平位移器的輸出端的鎖存器。
在另一實(shí)施例中， 一種方法包括提供用于接收輸入信號(hào)的信號(hào)輸 入端。該輸入信號(hào)在第一電壓域中工作。該方法還包括提供一對(duì)串聯(lián) 耦接具有相反導(dǎo)電類型的晶體管。該對(duì)中的每個(gè)晶體管包括耦接到信 號(hào)輸入端的控制電極。該對(duì)具有相反導(dǎo)電類型的晶體管在信號(hào)輸出端 處提供輸出信號(hào)。該輸出信號(hào)在第二電壓域中工作。所述第二電壓域 不同于所述第一電壓域。該方法包括提供耦接到信號(hào)輸出端用于鎖存 輸出信號(hào)的鎖存器和提供P溝道晶體管，該P(yáng)溝道晶體管與所述對(duì)具 有相反導(dǎo)電類型的晶體管串聯(lián)耦接。所述P溝道晶體管具有用于接收 信號(hào)以使信號(hào)輸出端與第二電壓域的電源端子電隔離的控制電極。
在另一實(shí)施例中， 一種電平位移電路包括信號(hào)輸入端，用于接收第一電壓域中的信號(hào)；以及時(shí)鐘電平位移器，耦接到該信號(hào)輸入端 和用于接收電源電壓的電源端子，所述電源電壓不同于所述第一電壓 域。所述時(shí)鐘電平位移器包括用于提供輸出信號(hào)的信號(hào)輸出端和用于 接收時(shí)鐘信號(hào)的時(shí)鐘輸入端，所述時(shí)鐘信號(hào)用于使電源端子與信號(hào)輸 出端電隔離。
雖然已示出并描述了本發(fā)明的具體實(shí)施例，但本領(lǐng)域技術(shù)人員應(yīng) 認(rèn)識(shí)到，基于在此的教導(dǎo)，在不違背本發(fā)明及其更廣泛的方面的情況 下可以進(jìn)行進(jìn)一步的修改和變更，因此，隨附權(quán)利要求意欲在其范圍 內(nèi)涵蓋所有這樣的修改和變更，如同其在本發(fā)明的真正精神和范圍內(nèi) 一樣。
權(quán)利要求
1. 一種電路，包括時(shí)鐘電平位移器，其包括信號(hào)輸入端，所述信號(hào)輸入端用于在第一電壓域內(nèi)工作，所述時(shí)鐘電平位移器包括用于在與所述第一電壓域不同的第二電壓域內(nèi)工作的信號(hào)輸出端，其中，所述時(shí)鐘電平位移器包括用于接收時(shí)鐘信號(hào)的時(shí)鐘輸入端；鎖存器，耦接到所述時(shí)鐘電平位移器的輸出端。
2. 根據(jù)權(quán)利要求l的電路，其中，所述時(shí)鐘電平位移器還包括 串聯(lián)晶體管的電平位移堆棧，其中，所述串聯(lián)晶體管中的兩個(gè)具有相反的導(dǎo)電類型并包括耦接到所述信號(hào)輸入端的控制電極，所述電 平位移堆桟包括另外的串聯(lián)晶體管，所述另外的串聯(lián)晶體管包括耦接 到時(shí)鐘輸入端的控制電極。
3. 根據(jù)權(quán)利要求l的電路，其中，所述時(shí)鐘信號(hào)具有脈沖時(shí)間， 該脈沖時(shí)間的持續(xù)時(shí)間獨(dú)立于用來向所述信號(hào)輸入端提供信息的第二 時(shí)鐘信號(hào)的時(shí)鐘相位持續(xù)時(shí)間。
4. 根據(jù)權(quán)利要求l的電路，其中，所述時(shí)鐘信號(hào)具有脈沖時(shí)間，該脈沖時(shí)間的持續(xù)時(shí)間獨(dú)立于用來生成該脈沖時(shí)間的第二時(shí)鐘信號(hào)的 時(shí)鐘相位的持續(xù)時(shí)間。
5. 根據(jù)權(quán)利要求l的電路，其中，所述時(shí)鐘信號(hào)具有脈沖時(shí)間，該脈沖時(shí)間的持續(xù)時(shí)間比用來生成該脈沖時(shí)間的第二時(shí)鐘信號(hào)的時(shí)鐘 相位的持續(xù)時(shí)間短。
6. 根據(jù)權(quán)利要求l的電路，其中，所述時(shí)鐘信號(hào)具有脈沖時(shí)間，該脈沖時(shí)間的持續(xù)時(shí)間比用來向所述信號(hào)輸入端提供信息的第二時(shí)鐘 信號(hào)的時(shí)鐘相位持續(xù)時(shí)間短。
7. 根據(jù)權(quán)利要求l的電路，其中，所述時(shí)鐘信號(hào)的頻率小于用來 向所述信號(hào)輸入端提供信息的第二時(shí)鐘信號(hào)的頻率。
8. 根據(jù)權(quán)利要求1的電路，其中，所述時(shí)鐘信號(hào)的頻率小于用來 生成該時(shí)鐘信號(hào)的第二時(shí)鐘信號(hào)的頻率。
9. 根據(jù)權(quán)利要求l的電路，其中，所述時(shí)鐘電平位移器還包括-串聯(lián)晶體管的電平位移堆棧，其中，所述串聯(lián)晶體管的第一晶體管包括耦接到所述信號(hào)輸入端的控制電極并具有閾值電壓，該閾值電 壓在幅值上大于其余串聯(lián)晶體管中的至少一些的閾值電壓。
10. 根據(jù)權(quán)利要求9的電路，其中，所述第一晶體管是P溝道型 MOSFET。
11. 根據(jù)權(quán)利要求l的電路，還包括 鎖存電路，包括所述時(shí)鐘電平位移器和所述鎖存器； 主鎖存電路，具有耦接到所述信號(hào)輸入端的輸出端，其中，所述鎖存電路表征為主鎖存電路的從屬鎖存電路。
12. 根據(jù)權(quán)利要求l的電路，還包括第一導(dǎo)電類型的第一晶體管，包括耦接到所述第二電壓域的電源 端子的第一電流電極、耦接到所述信號(hào)輸入端的控制電極、以及第二 電流電極；第一導(dǎo)電類型的第二晶體管，具有耦接到所述第一晶體管的所述 第二電流電極的第一電流電極、用于接收所述時(shí)鐘信號(hào)的控制電極、 以及耦接到所述信號(hào)輸出端的第二電流電極；第二導(dǎo)電類型的第三晶體管，具有耦接到所述第二晶體管的所述 第二電流電極的第一電流電極、用于接收所述時(shí)鐘信號(hào)的相反信號(hào)的 控制電極、以及第二電流電極；以及第二導(dǎo)電類型的第四晶體管，具有耦接到所述第三晶體管的所述 第二電流電極的第一電流電極、耦接到所述信號(hào)輸入端的控制電極、 以及耦接到第二電源端子的第二電流電極。
13. 根據(jù)權(quán)利要求12的電路，其中，所述第一晶體管具有閾值電 壓，該閾值電壓在幅值上大于所述第三晶體管和所述第四晶體管中的 每一個(gè)的閾值電壓。
14. 一種方法，包括提供用于接收輸入信號(hào)的信號(hào)輸入端，所述輸入信號(hào)在第一電壓 域中工作；提供串聯(lián)耦接的具有相反導(dǎo)電類型的一對(duì)晶體管，所述一對(duì)晶體 管中的每一個(gè)包括耦接到所述信號(hào)輸入端的控制電極，所述的具有相 反導(dǎo)電類型的一對(duì)晶體管在信號(hào)輸出端處提供輸出信號(hào)，所述輸出信 號(hào)在第二電壓域中工作，其中，所述第二電壓域不同于所述第一電壓域；提供耦接到所述信號(hào)輸出端以便鎖存所述輸出信號(hào)的鎖存器；以及提供P溝道晶體管，其與所述的具有相反導(dǎo)電類型的一對(duì)晶體管 串聯(lián)地耦接，所述P溝道晶體管具有用于接收信號(hào)以使所述信號(hào)輸出 端與所述第二電壓域的電源端子電隔離的控制電極。
15. 根據(jù)權(quán)利要求14的方法，其中，所述的提供一對(duì)晶體管包括 提供所述一對(duì)晶體管的P溝道晶體管，該P(yáng)溝道晶體管的閾值電壓大 于所述一對(duì)晶體管的相應(yīng)N溝道晶體管的閾值電壓。
16. —種電平位移電路，包括信號(hào)輸入端，用于接收第一電壓域中的信號(hào)；以及 時(shí)鐘電平位移器，耦接到所述信號(hào)輸入端且耦接到用于接收與所 述第一電壓域不同的電源電壓的電源端子，所述時(shí)鐘電平位移器包括用于提供輸出信號(hào)的信號(hào)輸出端和用于接收時(shí)鐘信號(hào)的時(shí)鐘輸入端， 所述時(shí)鐘信號(hào)用于使所述電源端子與所述信號(hào)輸出端電隔離。
17. 根據(jù)權(quán)利要求16的電平位移電路，其中，配置所述電平位移 電路，使得對(duì)于用于控制流到所述信號(hào)輸入端的信息的第二時(shí)鐘信號(hào) 的一部分時(shí)鐘周期，所述時(shí)鐘信號(hào)使所述電源端子與所述信號(hào)輸出端 電隔離。
18. 根據(jù)權(quán)利要求16的電平位移電路，其中，所述時(shí)鐘電平位移器還包括第一導(dǎo)電類型的第一晶體管，包括耦接到所述電源端子的第一電 流電極、用于接收所述時(shí)鐘信號(hào)的控制電極、以及第二電流電極；第一導(dǎo)電類型的第二晶體管，包括耦接到所述第一晶體管的所述 第二電流電極的第一電流電極、耦接到所述信號(hào)輸入端的控制電極、 以及耦接到所述信號(hào)輸出端的第二電流電極；與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的第三晶體管，.包括耦 接到所述信號(hào)輸出端的第一電流電極、耦接到所述信號(hào)輸入端的控制 電極、以及耦接到第二電源端子的第二電流電極。
19. 根據(jù)權(quán)利要求18的電平位移電路，其中，所述第二晶體管是 P溝道晶體管并且其閾值電壓大于所述第三晶體管的閾值電壓。
20. 根據(jù)權(quán)利要求16的電平位移電路，其中，所述時(shí)鐘電平位移 器還包括第一導(dǎo)電類型的第一晶體管，包括耦接到所述電源端子的第一電 流電極、耦接到所述信號(hào)輸入端的控制電極、以及第二電流電極；第一導(dǎo)電類型的第二晶體管，包括耦接到所述第一晶體管的所述 第二電流電極的第一電流電極、耦接到所述時(shí)鐘信號(hào)的互補(bǔ)時(shí)鐘信號(hào) 的控制電極、以及耦接到所述信號(hào)輸出端的第二電流電極；與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的第三晶體管，包括耦接到所述信號(hào)輸出端的第一電流電極、耦接到所述時(shí)鐘信號(hào)的控制電 極、以及第二電流電極；第二導(dǎo)電類型的第四晶體管，包括耦接到所述第三晶體管的所述 第二電流電極的第一電流電極、耦接到所述信號(hào)輸入端的控制電極、 以及耦接到第二電源端子的第二電流電極。
21. 根據(jù)權(quán)利要求16的電平位移電路，還包括耦接到信號(hào)輸出端 以便鎖存所述信號(hào)輸出端的信號(hào)的鎖存器。
22. 根據(jù)權(quán)利要求16的電平位移電路，其中，所述電源電壓是比 所述第一電壓域的電壓高的電壓。
全文摘要
一種電平位移電路(105)，其具有在第一電壓域(LV_DD)中工作的信號(hào)輸入端和在第二電壓域(HV_DD)中工作的信號(hào)輸出端。在一些實(shí)施例中，所述電平位移電路包括時(shí)鐘電平位移器。在一些實(shí)施例中，所述電平位移電路包括鎖存經(jīng)轉(zhuǎn)換的輸出信號(hào)的電平位移鎖存器(208)。在一個(gè)示例中，所述電平位移鎖存器包括鎖存部分和晶體管堆棧(211、213、215、217)，其中一個(gè)晶體管具有耦接到時(shí)鐘輸入端的控制電極。
文檔編號(hào)H03K3/356GK101512900SQ200780032167
公開日2009年8月19日 申請(qǐng)日期2007年7月19日 優(yōu)先權(quán)日2006年8月31日
發(fā)明者喬治·P·霍克斯特拉, 哈姆德·格哈斯米, 馬切耶·馬闊斯基 申請(qǐng)人:飛思卡爾半導(dǎo)體公司