專利名稱：：用于帶寬受限的負(fù)載的三態(tài)驅(qū)動(dòng)器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及用于帶寬受限的負(fù)載的驅(qū)動(dòng)器電路，尤其涉及三態(tài)(tri-state)驅(qū)動(dòng)設(shè)備的使用以減少帶寬受限的負(fù)載中符號(hào)間干擾(ISI)的可能。
背景技術(shù)：
：當(dāng)包含或者為1或者為0的長串的數(shù)字?jǐn)?shù)據(jù)信號(hào)被通過長傳輸線發(fā)送時(shí)，與數(shù)據(jù)轉(zhuǎn)換(或者0—1或者1—0)相關(guān)的邊緣由于帶寬的限制和傳輸線的頻散變得嚴(yán)重失真。這種現(xiàn)象，被稱作符號(hào)間干擾(ISI)，使與這些長串相關(guān)聯(lián)的轉(zhuǎn)換邊緣從它們的理想時(shí)鐘位置移動(dòng)，因此干擾了接收器對(duì)數(shù)據(jù)的正確恢復(fù)。數(shù)據(jù)傳輸系統(tǒng)的設(shè)計(jì)者已經(jīng)使用系統(tǒng)方法，通過利用被稱為驅(qū)動(dòng)器電路中的"預(yù)加重"(pre-emphasis)的技術(shù)，來減輕ISI的問題。例如，在轉(zhuǎn)換到"o"電壓電平之前，傳輸線驅(qū)動(dòng)器維持不如額定"r電壓電平大的較低的電壓電平"r。以類似的方式，在轉(zhuǎn)換到"r電平電壓之前，傳輸線驅(qū)動(dòng)器維持較高的電壓電平"o"(與額定值相比)。這些被加重的轉(zhuǎn)換趨向?qū)υ陂L的高比特序列或長的低比特序列后的脈沖的預(yù)期的失真進(jìn)行補(bǔ)償。在典型的現(xiàn)有技術(shù)裝置中，這種加重由通過電阻器獲得電流來產(chǎn)生驅(qū)動(dòng)電壓而^皮提供。結(jié)果，與電平移動(dòng)1—o或o—i的位轉(zhuǎn)換相比，對(duì)于1—1或0—0的位轉(zhuǎn)換而言，驅(qū)動(dòng)減少的電流。雖然這種方法是有用的，但是這種方法需要相對(duì)高的功率并不適合如CMOS驅(qū)動(dòng)器的低功率的應(yīng)用。因此，這種技術(shù)中仍然需要一種裝置(arrangement),這種裝置解決關(guān)于高速CMOS傳輸系統(tǒng)的ISI，在高速CMOS傳輸系統(tǒng)中，預(yù)加重裝置需要太多的功率以致于無法應(yīng)用。發(fā)明概述現(xiàn)有技術(shù)中仍然存在的需求由本發(fā)明解決，本發(fā)明提供了一種較低功率的可替換的方法，通過使用在相似值的(like-valued)位的長串期間("長串"由系統(tǒng)設(shè)計(jì)者確定，并且實(shí)際上可以為如兩個(gè)相似值的位的"串"一樣短)轉(zhuǎn)換到高阻抗?fàn)顟B(tài)的三態(tài)驅(qū)動(dòng)器，以減少帶寬受限的負(fù)載中的ISI。依照本發(fā)明，三態(tài)驅(qū)動(dòng)信號(hào)被用于驅(qū)動(dòng)帶寬受限的負(fù)載(或信道)。在一種實(shí)施方式中，三態(tài)設(shè)備僅對(duì)數(shù)據(jù)流中的轉(zhuǎn)換期間的第一比特位驅(qū)動(dòng)負(fù)載(也就是"只觸發(fā)一次的"驅(qū)動(dòng)器)。一旦三態(tài)設(shè)備驅(qū)動(dòng)負(fù)載/信道，驅(qū)動(dòng)器就保持在三態(tài)^=莫式，直到比特流中出現(xiàn)了邏輯電平的下一個(gè)轉(zhuǎn)換為止。這種模式通過使三態(tài)設(shè)備截止用來產(chǎn)生驅(qū)動(dòng)信號(hào)的兩個(gè)MOS設(shè)備從而在這個(gè)節(jié)點(diǎn)轉(zhuǎn)換到高阻抗?fàn)顟B(tài)來實(shí)現(xiàn)。結(jié)果，對(duì)于每個(gè)隨后的數(shù)據(jù)位轉(zhuǎn)換，輸出驅(qū)動(dòng)信號(hào)將達(dá)到同樣的電勢(shì)，而不管前面0串或1串的長度如何。因此三態(tài)輸出驅(qū)動(dòng)信號(hào)的使用致使實(shí)質(zhì)上消除了符號(hào)間干擾的可能性。本發(fā)明的一個(gè)優(yōu)勢(shì)是三態(tài)驅(qū)動(dòng)器可被用作調(diào)制器的驅(qū)動(dòng)器，所述調(diào)制器例如運(yùn)行速度超過10Gb/s的馬赫-曾德爾(Mach-Zehnder)調(diào)制器(例如，電光調(diào)制器)。在本發(fā)明的另一實(shí)施方式中，三態(tài)驅(qū)動(dòng)器可^f皮配置為利用多個(gè)位(N個(gè))來驅(qū)動(dòng)信道，然后在N個(gè)相似值的位的串的傳輸之后保持在三態(tài)信號(hào)電平。負(fù)載可包括MOS設(shè)備，例如單對(duì)MOS晶體管(一個(gè)n溝道和一個(gè)p溝道)，或可選擇地MOS設(shè)備包括并聯(lián)排列的多個(gè)n溝道晶體管和/或布置為并聯(lián)排列的分離的多個(gè)p溝道晶體管。三態(tài)驅(qū)動(dòng)器自身可包括MOS設(shè)備，或如，如果需要，可包括任何其它合適的技術(shù)的設(shè)備，例如雙極技術(shù)的設(shè)備。在下面的討論過程期間，并參考附圖，本發(fā)明的不同的和其它的優(yōu)點(diǎn)和實(shí)施方式可變得明顯。附圖簡(jiǎn)述現(xiàn)在參考附圖，圖1包含現(xiàn)有技術(shù)CMOS驅(qū)動(dòng)器電路的示意圖；圖2包含本發(fā)明的三態(tài)驅(qū)動(dòng)電路的示意圖3是示例性的二進(jìn)制數(shù)據(jù)信號(hào)和根據(jù)本發(fā)明用作驅(qū)動(dòng)信號(hào)的相關(guān)聯(lián)的三態(tài)信號(hào)的時(shí)序圖4包含用于調(diào)制器裝置的現(xiàn)有技術(shù)CMOS驅(qū)動(dòng)電路的示意圖，其中CMOS驅(qū)動(dòng)電路向調(diào)制器裝置提供互補(bǔ)的輸入信號(hào)；的有害影響的"眼圖"；圖6包含根據(jù)本發(fā)明形成的、與調(diào)制器裝置一同使用的示例性的三態(tài)驅(qū)動(dòng)器電路的示意圖7是與圖6的驅(qū)動(dòng)器電路相關(guān)聯(lián)的"眼圖"，闡明了與三態(tài)驅(qū)動(dòng)信號(hào)的使用相關(guān)聯(lián)的ISI的減少；以及圖8是與本發(fā)明的可替換的實(shí)施方式相關(guān)聯(lián)的時(shí)序圖，其中在將驅(qū)動(dòng)器轉(zhuǎn)換到三態(tài)值之前允許相同邏輯值的兩個(gè)連續(xù)數(shù)據(jù)位。詳細(xì)描述圖1舉例說明示例性現(xiàn)有技術(shù)CMOS驅(qū)動(dòng)器電路，其包括p型MOS晶體管Ml和n型MOS晶體管M2，其中MOS晶體管Ml和M2的柵極6耦合在一起并接收進(jìn)來的數(shù)據(jù)信號(hào)DN。根據(jù)電流數(shù)據(jù)位是為"0"還是為"1",Ml或M2將被導(dǎo)通，在Ml的源極被耦合到M2的漏極的連接處提供輸入驅(qū)動(dòng)信號(hào)D。因?yàn)榫w管Ml和M2的柵極被耦合到一起并響應(yīng)于相同的輸入信號(hào)，輸出將必然成為互補(bǔ)的值。如所顯示的，Ml的漏極被耦合到電壓源Vdd,M2的源極被耦合到地，界定了對(duì)數(shù)據(jù)信號(hào)所提供的電壓擺動(dòng)(軌到軌)。應(yīng)理解，通常，驅(qū)動(dòng)器電路可包括并聯(lián)連接到一起的多個(gè)n溝道晶體管(例如M1)和/或并聯(lián)連接到一起的多個(gè)p溝道晶體管(例如M2)的形式的MOS設(shè)備。出于討論的目的，由輸入驅(qū)動(dòng)信號(hào)D驅(qū)動(dòng)的RC負(fù)載被顯示為包括以圖1所示的方式配置的第一電阻器3、電容器4和第二電阻器5。在這種情況下，輸出驅(qū)動(dòng)信號(hào)表示為SIG，處于第一電阻器3和電容器4之間的連接處。這個(gè)RC網(wǎng)絡(luò)的時(shí)間常數(shù)以常規(guī)的方式?jīng)Q定了信道的帶寬。如果輸入驅(qū)動(dòng)信號(hào)D的轉(zhuǎn)換速度(switchingspeed)不受這個(gè)RC時(shí)間常數(shù)的限制，則在位周期(bitperiod)期間，T和"0"的位值將有足夠的時(shí)間達(dá)到用于輸出驅(qū)動(dòng)信號(hào)SIG的電壓源的值(也就是，VDD，GND)。然而，如果進(jìn)來的信號(hào)DN的轉(zhuǎn)換速度(也就是，數(shù)據(jù)速率)大于RC負(fù)載/信道的帶寬，則輸出驅(qū)動(dòng)信號(hào)SIG將需要多于單個(gè)的位周期來達(dá)到其滿電壓源的值。因此，一個(gè)位的值將"溢出"到臨近的位周期里，導(dǎo)致輸出數(shù)據(jù)序列的值的拖尾效應(yīng)，并通常地在技術(shù)中被稱為"符號(hào)間千擾"或ISI。當(dāng)ISI出現(xiàn)時(shí)，振幅和相位抖動(dòng)出現(xiàn)并導(dǎo)致沿著信號(hào)路徑的傳輸錯(cuò)誤。圖2舉例說明根據(jù)本發(fā)明形成的示例性三態(tài)CMOS驅(qū)動(dòng)器電路10，其解決與現(xiàn)有技術(shù)電路中ISI相關(guān)聯(lián)的問題(相似的元件具有與圖1中的這些元件相同的參考數(shù)字)。三態(tài)驅(qū)動(dòng)器12，響應(yīng)于輸入數(shù)據(jù)信號(hào)D!n,被用來向MOS晶體管Ml和M2提供分離的柵極輸入。因此，與現(xiàn)有技術(shù)裝置不同，在本發(fā)明的裝置中，晶體管M1和M2的操作被分離地控制。特別地，來自三態(tài)驅(qū)動(dòng)器12的第一信號(hào)D1N纟皮用作控制p溝道設(shè)備M1的柵極輸入，以及來自三態(tài)驅(qū)動(dòng)器12分離的第二信號(hào)D0N被用作控制n溝道設(shè)備M2的柵極輸入。在三態(tài)驅(qū)動(dòng)器12的實(shí)現(xiàn)中，三態(tài)驅(qū)動(dòng)器12可包括MOS元件，或者可由與其它技術(shù)相關(guān)聯(lián)的設(shè)備形成，例如雙極設(shè)備。在本發(fā)明的一種實(shí)施方式中，在乂人邏輯"1"或邏輯"0"或者從邏輯"0"到邏輯'T，的轉(zhuǎn)換期間，三態(tài)驅(qū)動(dòng)器12將僅為一位(第一位)驅(qū)動(dòng)負(fù)載。例如，如果第一位是邏輯"1"，則三態(tài)驅(qū)動(dòng)器12將導(dǎo)通晶體管Ml,將節(jié)點(diǎn)D處的電壓提升到VDD電平(也就是，"高電平")。可選擇地，如果第一位是邏輯"0"，則三態(tài)驅(qū)動(dòng)器12將導(dǎo)通晶體管M2，將節(jié)點(diǎn)D處的電壓降低到GND電平(也就是，"低電平")。在第一次轉(zhuǎn)換之后，如果在DiN處的后序位具有相同的值，則三態(tài)驅(qū)動(dòng)器12將截止Ml和M2，導(dǎo)致在節(jié)點(diǎn)D的高阻抗。與輸出驅(qū)動(dòng)器信號(hào)SIG相關(guān)聯(lián)的電勢(shì)將保持在當(dāng)晶體管M1或M2中的一個(gè)導(dǎo)通時(shí)的轉(zhuǎn)換期間達(dá)到的電壓電平，將節(jié)點(diǎn)D拉到邏輯"1"電平或邏輯"0"電平。結(jié)果，信號(hào)SIG保持/維持在相同的值，在圖3中表示為Z。下面的真值表舉例說明與圖2的裝置中的各種元件相關(guān)聯(lián)的可能的值<table>tableseeoriginaldocumentpage8</column></row><table>圖3是顯示輸入數(shù)據(jù)位、出現(xiàn)在節(jié)點(diǎn)D的三態(tài)驅(qū)動(dòng)器信號(hào)和輸出驅(qū)動(dòng)信號(hào)SIG的位模式(bitpattern)的時(shí)序圖。在該示例性數(shù)據(jù)位模式中，對(duì)于四個(gè)數(shù)據(jù)位的序列(時(shí)隙4、5、6和7)呈現(xiàn)為邏輯"0"。對(duì)于模式中的第一位，三態(tài)驅(qū)動(dòng)器12將導(dǎo)通晶體管M2，并截止晶體管M1。根據(jù)本發(fā)明，當(dāng)期望傳輸值為"0"的第二數(shù)據(jù)位時(shí)(圖3中的時(shí)隙5)，三態(tài)驅(qū)動(dòng)器12將截止晶體管M2，將晶體管M1保持在其截止?fàn)顟B(tài)，并因此在節(jié)點(diǎn)D呈現(xiàn)高阻抗。這一行為有效地將節(jié)點(diǎn)D從電路的剩余部分?jǐn)嚅_(在時(shí)序圖中用"〃"符號(hào)表明)，以使輸入驅(qū)動(dòng)信號(hào)D保持在"三態(tài)"直到下一次轉(zhuǎn)換到邏輯"1"值為止，在本例中在時(shí)隙8處。在常規(guī)的現(xiàn)有技術(shù)裝置中，相似值的位的長串的出現(xiàn)造成了這樣一種情況相關(guān)聯(lián)的輸入晶體管(在本例中，晶體管M2)保持導(dǎo)通，從而允許越來越多的電流由負(fù)載獲得，在"0"串的這種情況下，造成了下沖情形(在圖3的時(shí)序圖中以D的虛線部分表示)，驅(qū)動(dòng)超出負(fù)供電軌(supplyrail)的低電平。因此，在時(shí)隙8(當(dāng)驅(qū)動(dòng)器需要移動(dòng)到VDD時(shí))，輸出驅(qū)動(dòng)信號(hào)SIG需要行進(jìn)一段較長的距離來到達(dá)它的滿VDD電勢(shì)。如根據(jù)圖3的虛線部分所示，由于輸出驅(qū)動(dòng)信號(hào)SIG從遠(yuǎn)低于GND的值開始移動(dòng)，這將花費(fèi)多于一個(gè)的位周期來到達(dá)期望的VDD值，導(dǎo)致ISI的產(chǎn)生。明顯地，相似值的位的串越長，產(chǎn)生的ISI的程度越大。因此，通過使用根據(jù)本發(fā)明的三態(tài)驅(qū)動(dòng)器12,通過使驅(qū)動(dòng)晶體管呈現(xiàn)"三態(tài)"直到數(shù)據(jù)位值中的下一次轉(zhuǎn)換，過調(diào)問題^支基本上減少。參考圖3，三態(tài)驅(qū)動(dòng)器12起著在時(shí)隙5、6和7期間截止晶體管Ml和M2的作用，因此不向負(fù)載提供任何額外的電流。然后SIG的值將自然衰減到與RC負(fù)載相關(guān)聯(lián)的值(如圖3中Z所示)，并保持在該值直到下一次邏輯值轉(zhuǎn)換為止。這個(gè)三態(tài)操作阻止了負(fù)載信號(hào)的下沖，并允許在在時(shí)隙8的轉(zhuǎn)換期間完全移動(dòng)到VDD。如上提到的，本發(fā)明的三態(tài)驅(qū)動(dòng)器裝置可與應(yīng)用于調(diào)制器的支路(arm)的輸入一同使用，例如高速馬赫-曾德爾調(diào)制器。圖4是常規(guī)的現(xiàn)有技術(shù)CMOS調(diào)制器驅(qū)動(dòng)器6的示意圖，驅(qū)動(dòng)信號(hào)Dw和DNw用來驅(qū)動(dòng)相關(guān)聯(lián)的調(diào)制器的分離的支路(這里DN表示D的反/補(bǔ))。到驅(qū)動(dòng)器6的輸入數(shù)據(jù)信號(hào)顯示為D和DN。如上討論的，輸出信號(hào)對(duì)SIG和SIGN在電阻器3和電容器4之間的連接處獲得。圖5包含一眼圖，闡明當(dāng)驅(qū)動(dòng)偽隨機(jī)的位序列時(shí)，對(duì)驅(qū)動(dòng)器6的在邏輯"1"電平和邏輯"0"電平之間的轉(zhuǎn)換。明顯的，在該圖中出現(xiàn)ISI，振幅和相位^扦動(dòng)導(dǎo)致不可接受的位錯(cuò)誤比率值。圖6舉例說明根據(jù)本發(fā)明形成的示例性三態(tài)CMOS驅(qū)動(dòng)器電路20,以向調(diào)制器提供互補(bǔ)的輸入信號(hào)，該驅(qū)動(dòng)器電路20作為圖4的裝置的改進(jìn)。與聯(lián)系圖2的如上討論的本發(fā)明的裝置類似，分離的輸入信號(hào)對(duì)被用于驅(qū)動(dòng)一對(duì)MOS晶體管的每個(gè)MOS晶體管，以使相似值的位的序列將導(dǎo)致三態(tài)驅(qū)動(dòng)器電路20截止所有晶體管Ml、M1N、M2和M2N，以便在節(jié)點(diǎn)D和DN產(chǎn)生高阻抗?fàn)顟B(tài)直到下一次數(shù)據(jù)位值轉(zhuǎn)換為止。與以上描述的9裝置一樣，在節(jié)點(diǎn)D和DN的高阻抗的出現(xiàn)阻止了相似值的位的長序列繼續(xù)汲取電流并造成下沖(在GND)和過調(diào)(在VDD)狀況。圖7是與這種裝置相關(guān)聯(lián)的眼圖，代表差分的輸出驅(qū)動(dòng)信號(hào)SIG和SIGN。當(dāng)與圖5的眼圖比較時(shí)，在ISI和振幅/相位抖動(dòng)方面的改進(jìn)是相當(dāng)大的。實(shí)際上，借助于使用根據(jù)本發(fā)明的三態(tài)輸出驅(qū)動(dòng)器，本質(zhì)上消除了振幅和相位抖動(dòng)。在本發(fā)明的可替換的實(shí)施方式中，如上所提到的，在轉(zhuǎn)變?yōu)橹虚g的三態(tài)值之前，可允許驅(qū)動(dòng)信號(hào)D傳輸一段較長的相似值的位的串。假定在轉(zhuǎn)變?yōu)槿龖B(tài)之前允許傳送兩個(gè)相似值的位，圖8的時(shí)序圖闡明了相關(guān)聯(lián)的驅(qū)動(dòng)信號(hào)D的值。對(duì)于不同類型的電路，使用N二2作為三態(tài)閾值是優(yōu)選的，通?？墒褂肗的任意合適的值。實(shí)際上，盡管這里舉例說明和描述了具體的實(shí)施例，但是本領(lǐng)域普通技術(shù)人員應(yīng)知道達(dá)到相同三態(tài)操作的才莫式的任何裝置都可替代所示的具體的實(shí)施方式。本申請(qǐng)旨在包含本發(fā)明的任何修改或變化。因此，打算這個(gè)發(fā)明僅由隨附到這里的權(quán)利要求和它的等效形式限制。權(quán)利要求1.一種驅(qū)動(dòng)器電路，其用于產(chǎn)生與帶寬受限的負(fù)載相關(guān)聯(lián)的輸出驅(qū)動(dòng)信號(hào)(SIG)，其中所述驅(qū)動(dòng)器電路被配置為減少符號(hào)間干擾的出現(xiàn)，所述驅(qū)動(dòng)器電路包括第一MOS設(shè)備，其響應(yīng)于第一控制信號(hào)，用于在從第一數(shù)據(jù)值到第二數(shù)據(jù)值的轉(zhuǎn)換期間，向所述帶寬受限的負(fù)載提供處于第一邏輯電平的驅(qū)動(dòng)輸入信號(hào)(D)；第二MOS設(shè)備，其為相反的傳導(dǎo)類型，并響應(yīng)于第二控制信號(hào)，用于在從所述第二數(shù)據(jù)值到所述第一數(shù)據(jù)值的轉(zhuǎn)換期間，向所述帶寬受限的負(fù)載提供處于第二、相反的邏輯電平的驅(qū)動(dòng)輸入信號(hào)(D)，所述第一MOS設(shè)備和所述第二MOS設(shè)備耦合到一起，以向所述帶寬受限的負(fù)載提供所述驅(qū)動(dòng)輸入信號(hào)，以產(chǎn)生所述輸出驅(qū)動(dòng)信號(hào)(SIG)；以及三態(tài)設(shè)備，其響應(yīng)于輸入數(shù)據(jù)信號(hào)，并分別向所述第一MOS設(shè)備和所述第二MOS設(shè)備提供所述第一控制信號(hào)和所述第二控制信號(hào)，所述三態(tài)設(shè)備被配置為在預(yù)定數(shù)量N個(gè)相似值的數(shù)據(jù)位的傳輸之后，使所述第一MOS設(shè)備和所述第二MOS設(shè)備截止，從而允許所述輸出驅(qū)動(dòng)信號(hào)(SIG)此后轉(zhuǎn)換到所述第一邏輯電平和所述第二邏輯電平中的一個(gè)，并減少在轉(zhuǎn)換期間的符號(hào)間干擾。2.如權(quán)利要求1所述的驅(qū)動(dòng)器電路，其中N二l。3.如權(quán)利要求1所述的驅(qū)動(dòng)器電路，其中N〉1。4.如權(quán)利要求1所迷的驅(qū)動(dòng)器電路，其中所述三態(tài)設(shè)備被配置使得在同一時(shí)刻所述第一MOS設(shè)備和所述第二MOS設(shè)備中至多只有一個(gè)導(dǎo)通。5.如權(quán)利要求1所述的驅(qū)動(dòng)器電路，其中所述三態(tài)設(shè)備是MOS技術(shù)設(shè)備。6.如權(quán)利要求1所述的驅(qū)動(dòng)器電路，其中所述三態(tài)設(shè)備是不同于MOS的技術(shù)的設(shè)備。7.如權(quán)利要求8所述的驅(qū)動(dòng)器電路，其中所述三態(tài)設(shè)備是雙極技術(shù)設(shè)備。8.如權(quán)利要求1所述的驅(qū)動(dòng)器電路，其中所述第一MOS設(shè)備包括多個(gè)并聯(lián)連4妻的MOS晶體管。9.如權(quán)利要求1所述的驅(qū)動(dòng)器電路，其中所述第二MOS設(shè)備包括多個(gè)并聯(lián)連接的MOS晶體管。10.如權(quán)利要求1所述的驅(qū)動(dòng)器電路，其中所述第一MOS設(shè)備包括單個(gè)MOS晶體管，并且所述第二MOS設(shè)備包括單個(gè)MOS晶體管。全文摘要一種CMOS驅(qū)動(dòng)器電路，其被配置為在傳輸預(yù)定數(shù)量的相似值的數(shù)據(jù)位后，提供三態(tài)條件，減少沿著傳輸信道的符號(hào)間干擾(ISI)的出現(xiàn)。在傳輸信道為帶寬受限的情況下，三態(tài)技術(shù)的使用允許在指定的位周期期間完全轉(zhuǎn)換到供電軌。文檔編號(hào)H03K19/0185GK101467351SQ200780021721公開日2009年6月24日申請(qǐng)日期2007年6月7日優(yōu)先權(quán)日2006年6月14日發(fā)明者卡爾潘都·夏斯特里申請(qǐng)人:斯歐普迪克爾股份有限公司