專利名稱：Dll電路和具有該電路的半導體設備的制作方法
DLL電路和具有該電路的半導體設備
獄領域
本發(fā)明涉及一種DLL (延遲鎖存環(huán))電路，尤其涉及一種產生具有相對于外 部時鐘信號預定的時間差的內部信號的DLL電路和具有該DLL電路的半導體設 備(例如同步半導體設備)。 相關現(xiàn)有技術
背景駄
近來，作為高速同步半導^^儲設備的DDR-SDRAM(雙f^率-同步動態(tài)隨 機存取存儲器)l,泛了解。當在DDR-SDRAM中執(zhí)衍賣操作時，作為輸鳩 出數據的DQ信號的每一邊緣時序和用于確定捕獲輸A^出,時序的DQS信 號需要被控制為相對于外部參考時鐘具有精確的相位。因此，用于fflii相位控制 產生DQS和DQ信號的DLL電路以該參考時鐘信號為基礎(例如，參見 JP-2003-91331).
用在常規(guī)的同步半導^^儲設備中的通用DLL電路具有，例如如圖10所示 的配置。在圖10戶麻出的DLL電路中，外部參考時鐘信號CLKffiii輸入電路 101輸入到延遲電路102，并艦根據由E^控制電路104提供的控制信號C的 延遲時間而被延遲。來自延遲電路102的信號D作為內部時鐘信號CLK0 Mil 緩沖器105被輸入給DQ輸出電路107和DQS輸出電路108 。 DQ信號由DQ輸 出電路107產生，DQS信號由輸出電路108產生，使f辨皮輸出到外部。其間， 內部時鐘信號CLKO也被輸A^合具有與DQ輸出電路107和DQS輸出電路108 同樣傳輸特性的偽輸出電路106，并且具有與DQ和DQS信號同樣相位的反饋 時鐘信號RCLK被輸出。在相位比較電路103中，參考時鐘信號CLK和反饋時 爭中信號RCLK的相位被比較，并且艦控制電路104在該兩個相位相等的方向 上受到控制。這樣的配置允許獲得與參考時鐘信號CLK保持穩(wěn)定同步的DQ和 DQS信號。
但是，/A^卜部輸入到DLL電路的參考時鐘信號CLK并非一直具有正常的波 形，并且假定在一定時序發(fā)生抖動。圖11示出了圖10的DLL電路的工作波形， 其處于這樣一個狀態(tài)，即抖動發(fā)生在參考時鐘信號CLK中。如圖11所示，參考 時鐘信號CLK的上升時間在第四周期EiH時間為A，使得周期與周期之間的抖 動發(fā)生在預定的周期和隨后的周期之間的周期偏移中。在此影響下，同樣的延遲 時間A被傳送至信號D1、內部時鐘信號CLKO、 DQS和DQ信號的上升時間。 因此，難題在于由于時間A的量而用于捕獲輸A/^出數據的有效窗口的大小減 小了，相應地，數據鎖存失敗的可能性增大了。

發(fā)明內容
本發(fā)明的一個目的^f共一種DLL電路，當在產生與參考時鐘信號同步的
預定信號時發(fā)生抖動的情形下，能夠防止源于該邊沿時m扁移的數據鎖存，。
本發(fā)明的一個方面是一種鎖存電路，包括鵬電路，來自外部的參考時鐘 信號輸入到其中，iM遲電路輸出第一延遲時鐘信號，該第一延遲時鐘信號iiil 以根據第一控制信號選擇的延遲時間延遲戶腿參考時鐘信號而獲得，并且該延遲 電路輸出第二Mifi時鐘信號，該第二艦時鐘信號M31以根據第二控制信號選擇
的延遲時間延遲戶;M參考時鐘信號而獲得；插值電路，其插itFf^第一延遲時鐘
信號和所述第二延遲時鐘信號之間的相位差以輸出內部時鐘信號；輸出電路，其 利用作為時序參考的所述內部時鐘信號而產生預定信號，并輸出其到外部；偽輸
出電路，其具有與戶;M輸出電路同樣的傳辦寺性，戶誠內部時鐘信號輸入到其中， 并且該偽輸出電路輸出具有與戶;M預定信號相同相位的反饋時鐘信號;相位比較
電路，其比^^述參考時鐘信號的相位與戶腿反饋時鐘信號的相位；第一延遲控
制電路，，戶;M相位比較電路中比較的兩個相位彼此相等的方向上控制所述第 一控制信號；以及第二延遲控制電路，雜戶;^相位比較電路中比較的兩個相位 彼此相等的方向上控制戶;M第二控制信號，其中所述第二艦時鐘信號受到控制 使得其延遲時間其大于量等于戶;M參考時鐘信號一個周期的量。
根據本發(fā)明的DLL電路，當產生與該參考時鐘信號同步的預定信號時，通
過由該延遲電路延遲該參考時鐘信號而獲得彼此具有一個周期的延遲時間差值 的兩個Eia時鐘信號，其間的相位差值| 入，并且aii與i，出電路具有同樣 傳輸特性的偽輸出電路而獲得反饋時鐘信號。然后，比較該參考時鐘信號和該反
饋時鐘信號的相位，根據該比較結果控制第一禾瞎二控制信號增大或減小以便提 供給該延遲電路。艦4頓這樣的配置，即使在某個時亥贓該參考時鐘信號中發(fā) 生抖動，并且其邊沿時間變得不同時，該抖動在不同的時亥蟛響該兩個延遲時鐘
信號。因此，iliffl入該兩個Eifi時鐘信號，相應于抖動的該時間差值M^至'J一
半，能夠有效地防止M鎖存勉。
在本發(fā)明的dll電路中，戶艦延遲電路可以包括多個以多級連接的延遲 元件；第一選擇器，其用于響應于戶腿第一控制信號選擇性地切換到戶腿多個延
遲元件的多個抽頭的連接；以及第二選擇器，其用于響應于戶;M第二控審瞻號選 擇性地切換到戶腿多個延遲元件的多個抽頭的連接。
在本發(fā)明的dll電路中，戶;f^延遲電路可以包括第一延遲電路，戶腿參
考時鐘信號輸入到其中，織一M電路輸出戶;M第一艦時鐘信號，該第一延 遲時鐘信號通過以根據第一控制信號選擇的延遲時間延遲所述參考時鐘信號而
獲得；以麟二延遲電路，戶;f^第一艦時鐘信號輸入到其中，該第二延遲電路 輸出戶; ^第二延遲時鐘信號，該第二延遲時鐘信號M:以根據第二控制信號選擇
的延遲時間延遲M^第一延遲時鐘信號而獲得。
在本發(fā)明的dll電路中，戶腿第一艦電路可以包括多個以多級連接的
延遲元件，和用于響應于戶;f^第一控制信號選擇性地切換到連接戶服多個延遲元 件的多個抽頭的選擇器，并且戶;M第二延遲電路包括多個以多級連接的延遲元 件，和用于響應于戶腐第二控制信號選擇性地切換到連接戶腿多個延遲元件的多 個抽頭的選擇器。
在本發(fā)明的dll電路中，戶;M^i值電路可以控制根據戶;M第一延遲時鐘信 號和所述第二EM時鐘信號而從輸出結點引出的電流，并JB作以平均戶;M第一 延遲時鐘信號的邊沿時間和戶;M第二延遲時鐘信號的邊沿時間。
在本發(fā)明的dll電路中，戶;f^t值電路可以包括第一插值單元，用于插
入所述第一延遲時鐘信號和所述第二延遲信號的上升沿之間的時間差值;第二插
值單元，用于插入^M第一EiK時鐘信號和所述第二延遲信號下降沿之間的時間
差值；和多路復用器，用于混合并輸出戶;M第一插值單元和戶腐第二插值單元的 輸出信號。
本發(fā)明的半導體設備可以包括戶，dll電路。
在本發(fā)明的半導體設備中，由戶;M輸出電路產生的預定信號是包括存儲器陣
列的輸A/tf出^的信號，并且是確定捕獲iMA/ir出,時刻的信號。
在本發(fā)明的半導體設備中，在戶脫存儲器陣列的自動更新中，戶;M第一延遲 時鐘信號的延遲時間和戶腿第二艦時鐘信號的艦時間分別受至糊整。
本發(fā)明的半導體還可以包括當接通電源時控制鎖存操作的鎖，制裝置，其 控制鎖存操作從所述第一延遲時鐘信號的延遲時間和所述第二延時時鐘信號的 艦時間彼此相等的狀態(tài)開始，并且在以等于0M參考時鐘信號的一個周期的量 強制增大所述第二鵬時鐘信號的艦時間之后，切換到正常相位控制。
如上所述，根據本發(fā)明，當禾傭參考時鐘信號執(zhí)行相位控制時，具有一個周 期的延遲時間差值的兩個延遲信號被插入。并且當在某個周期包括抖動的該參考 時鐘信號被輸入時，對于該兩個鵬時鐘信號該抖動出現(xiàn)在不同的周期。因此， 源于出現(xiàn)在插入信號的抖動的時間差值與原始參考時鐘信號相比能夠M^—半。 因此，在輸出的預定信號中，相應于抖動發(fā)生的有效窗口的^^量也能夠^1>到 一半，使得1^鎖存 的可能性^>，并且改善了可靠性。


考慮結合附圖的下述描述，本發(fā)明的JdM其他的目的和特征在下文中將更
充足地顯現(xiàn)，其中一個實施例aa示例的方式示出，其中
圖1是示出本發(fā)明實施方式的DLL電路配置的框圖2是示出圖1的DLL電路的工作波形的圖3是示出延遲電路的配置的框圖； 圖4是示出插值電路的配置的框圖5A和5B是解釋第一插值單元鎖存操作的波形亂
圖6是示出該實施方式的DLL電路的鎖存操作步驟的操作流程圖7是示出插值電路的切換單元的酉虛實施例的圖8是示出該實施方式的DLL電路的修改配置的框圖； 圖9是示出該實施方式的DLL電路的修改中的包括第一和第二延遲電路的 塊的配置的框圖10是示出常規(guī)DLL電路的配置的框圖； 圖11是示出圖10的DLL電路的工作波形的圖。
本發(fā)明的詳細描述
以下將參考附圖描述本發(fā)明的 實施方式。在該實施方式中，本發(fā)明的半
導體設備例如用于作為具有產生DQS和DQ信號的DLL電路的同步半導體設備 的DDR-SDRAM。該實施方式的配置和工作以下將利用圖1到7進行描述。
圖1是示出該實施方式的DLL電路配置的框圖。圖1中示出的DLL電路包 括輸入電路11、延遲電路12、插值電路13、 DQ輸出電路14、 DQS輸出電路 15、偽輸出電路16、相位比較電路17、第一延遲控制電路18和第二延遲控制電 路19，并具有產生應DDR-SDRAM中的輸A^T出自所需的DQ和DQS信號 的功能。
在上述配置中，來自外部的參考時鐘信號CLK由輸入電路11緩沖，其后輸 入到延遲電路12。延遲電路12輸出通過將參考時鐘信號CLK延遲兩個不同的 延遲時間而分別獲得的延遲的時鐘信號D1和D2(下文簡化為"信號D1和D2")。 延遲電路12具有多級皿元件，其傳送il^入參考時鐘信號CLK，并且根據由 第一延遲控制電路18銜共的控制信號CI來，控制一個信號D1使被延遲第一延 遲時間，同時，根據第二延遲控制電路19提供的控制信號C2來控制另一個信 號D2使被延遲第二 時間。
此處，圖1的DLL電路的工作波形示于圖2.。如圖2所示，利用具有恒定 周期tCK的參考時鐘信號CLK作為參考，信號D1延遲在一個周期之內，與信 號D1相比D2被多艦一個周肌因此，如果參考時鐘信號CLK保持精準的相 位，那么信號Dl和D2也在相位上彼此相等。
在圖1中，從延遲電路12輸出的兩個信號Dl和D2都被輸入到插值電路13。 插值電路13插入該兩個信號Dl和D2，并輸出插值的信號作為內部時鐘信號 CLK0。因此，內部時鐘信號CLKO具有ilii平均信號Dl和D2的邊沿時間的方 式獲得其邊沿時間。內部時鐘信號CLKO被分別輸入到DQ輸出電路14和DQS 輸出電路15，并產生使用內部時鐘信號CLKO作為時序參考的DQS和DQ信號 并將其提供到DLL電路的外部。在圖2中，DQS和DQ信號的邊沿在同一時間 改變。但是，假定在本實施方式中使用電源同步系統(tǒng)，DQ信號被鎖存在如此狀 態(tài)，即存儲器控制器以tCK/4樹立DQS信號的相位。
進而，內部時鐘信號CLK0也被輸入到偽輸出電路16。偽輸出電路16是具 有與DQ輸出電路14和DQS輸出電路15同樣傳輸瞎性的電路，輸出與DQ和 DQS信號具有同樣相位的反饋時鐘信號RCLK。因此，DQ禾口DQS信號的輸出 相位隨著作為比較目標的反饋時鐘信號RCLK而變。
來自外部的參考時鐘信號CLK以及來自偽輸出電路16的反饋時鐘信號
RCLK都被輸入至湘位比較電路17中，相位因此被比較以輸出指示比較結果的 相位比較信號P。相位比較信號P是用于確定反饋時鐘信號RCLK的相位相對于 參考時鐘信號CLK的相位是否處于超前狀態(tài)或皿狀態(tài)的信號。相位比較信號 P被輸入到第一延，制電路18和第二延遲控制電路19中，其中根據比較結果 進行控制。艮P，當確定反饋時鐘信號RCLK的相鵬前時，信號C1和C2改變 以增大，時間。同時當確定反饋時鐘信號RCLK延遲時，信號C1和C2改變 以減小該延遲時間。
第一延ifij空制電路18和第二鄉(xiāng)控制電路19是用于響應于相位比較信號P 而控制信號C1和C2的增加和減小的電路。特別地，能夠響應于相位比較信號P 的向上或向下計數的計數l^皮用作第一和第二延遲控制電路18， 19的每一個。 在此情形下，控制信號Cl和C2相應于計數器的計數值。用于在反饋時鐘信號 RCLK的上升沿鎖存參考時鐘信號CLK的D觸發(fā)電路Mffi作相位比較電路17。 因此，當鎖存信號為低時，反饋時鐘信號RCLK超前，使得延遲時間增大。而 當鎖存信號為高時，反饋時鐘信號RCLK延遲，使得Eia言號減小。
通過在DLL電路中的預定時間間隔執(zhí)行，的控制，參考時鐘信號CLK和 反饋時鐘信號RCLK的相位申魁空制為彼此相等。因此，作為最對空制目標的DQ 信號和DQS信號每一個的相位等于參考時鐘信號CLK相位的狀態(tài)被保持。既然 在本實施方式中具有彼此差一個周期的不同時序的兩個信號Dl和D2被插值， 那么當抖動出現(xiàn)在參考時鐘信號CLK時，能夠有效防_± 鎖存嫩。即如圖 2所示，如果抖動(周期到周期的抖動)出現(xiàn)在參考時鐘信號CLK的時間Tl的 周期上，那么上升時間因此被艦時間A，抖動影響后一個周期的信號D1，同 時影響兩個周期后的信號D2。在iMli值兩個信號Dl和D2而獲得的內部時鐘 信號CLK0中，出現(xiàn)在一個周期后和兩個周期后的抖動的上升時間都IK遲時間 △1/2。因此，DQ和DQS信號以同樣的方式動作，抖動的影響M^、到一半，使得 鎖存失敗的可能性減小。
接下來，圖1的艦電路12的配置將用圖3來描述。圖3示出的艦電路 12包括2N個以多級連接的反相器31 (1到2N)、第一選擇器32和第二選擇器 33。反相器31 (1到2N)中的每一對形成EiR元件，并且輸入時鐘信號CLKI 的延遲時間倉巨夠根據N級延遲元件的抽頭的N+1個位置而增加或減小。因此，
N+l個抽頭被連接至l傑一選擇器32和第二選擇器33，并且需要的抽頭倉,響應 于控制信號Cl和C2而切換。由于來自第一反相器31(1)的輸入時鐘信號CLKI M每一級的延遲元件被延遲共同的延遲時間t0，因此每一個具有從0到Nt0 范圍內的t0時間間隔的延遲時間的信號D1和D2能夠被選擇性地從第一和第二 選擇器32和33輸出。
例如，當兩個控制信號Cl和C2都是n位計數值，可 擇的抽頭的最大數 量為2n，并且因此使用圖3中的用于連接2M級延遲元件的配置。希望根據每 一延遲元件的單元延遲時間適當地確定數量N級g元件，以及確定響應于預 定數量周期的需要的延遲時間。
此外，盡管能夠M變動控制信號Cl和C2而調整的MB時間具有相鄰抽頭 之間的時間間隔，但是微調整電路也可以被樹共用于微調整。例如，微調整電路 可以配置為，相應于第一選擇器32的相鄰抽頭而抽取兩個信號，并用需要的內 部分頻比插值該兩個信號。同樣的微調整電路也可以提供給第二選擇器33。用 這種方式，M結合該微調整電路與延遲電路12，利用N級延遲元件該延遲時 間可以在寬的范圍內調整，并且同時延遲時間能夠由該微調整電路進行微調。
接下來，插值電路13的配置將利用圖4來描述。如圖4中示出的插值電路 13具有這樣的配置，即其中第一插值電路41和第二插值電路42被平行設置， 并且Mf共輸入側開關單元43和輸出側多路復用器44。在圖4中，開關單元43 響應于DLL電路的操作狀態(tài)切換從延遲電路12輸出的信號Dl和D2，并輸出 信號D1'和D2'。執(zhí)行控制使得在通常的相位控制中，輸入信號D1連接到輸出 信號D1'，并且輸入信號D2連接至撇出信號D2，，同時，在鎖存操作中被切換 到不同的狀態(tài)。鎖存操作和開關單元43的配置的細節(jié)將在以后描述。
信號Dl鄰D2，ilii開關單元43輸入到第一插值單元41 ，信號Dl鄰D2，通 過反相器64和65被反相并輸入到第二插值電路42。因此，第一插值單元41工 作以插值信號Dl鄰D2，的上升沿，并且第二插值單元42工作以插值該信號Dl， 和D2'的下降沿。在第二插值單元42中的經過反相的信號艦輸出側反相器(未 示出)返回到原始相位。在圖4中，僅僅示出第一插值單元41的電路配置。然 而，由于第二插值單元42具有與第一插值單元41同樣的配置，因此下述的第一 插值單元41的描述也可應用至f燥二插值單元42。
在圖4的第一插值單元41中，包括NMOS晶體管55和56的第一級聯(lián)電路
和包括NMOS晶體管57和58的第二級聯(lián)電路被并聯(lián)在結點ND1和地之間，并 且該結點ND1艦反相器61連接到多路翻器44。信號D1，艦反相器51和 52應用到NMOS晶體管56的門極，信號D2'M31反相器53和54應用到NMOS 晶體管58的門極。NMOS晶體管55和57的每一門極由包括電流源62和NMOS 晶體管63的恒流電路偏置。NAND電路59的輸出應用到連接在電源和結點ND1 之間的PMOS晶體管60的門極。
禾l傭圖5A和5B的、 描述圖4的第一插值單元41的操作。圖5A示出兩 個信號D1鄰D2'同時上升的狀態(tài)。在信號D1鄰D2'為低的狀態(tài)中，NMOS晶 體管56和58變?yōu)榻刂共⑶业谝缓偷诙壜?lián)電路都不導通。此時，NAND電路 59的輸出變低使得PMOS晶體管60維持導通，結點ND1被充電至高。在此狀 態(tài)下，當信號Dl鄰D2'同時上升，NMOS晶體管56和58導通并且NAND電 路59的輸出變?yōu)楦呤沟肞MOS晶體管60截止。因此，電mM該兩個級聯(lián)電 路從結點ND1引出，結點ND1的電壓電平以一定的斜率逐漸減小。如圖5A所 示，當經過時間Ta，該電壓電平達到反相器61的閾值電壓Va，并且在后級到結 點ND1的Eifi時間Tb之后內部時鐘信號CLK0從低上升到高。
同時，圖5B示出這樣一種狀態(tài)，即在信號D1'上升之后，信號D2'延遲時間 △T上升。在信號Dl，為高和信號D2，為低的狀態(tài)中，恵OS晶體管60變?yōu)榻刂梗?麗OS晶體管56變?yōu)閷?，并且雨OS晶體管58變?yōu)閙ih。因此，從結點 ND1弓l出的電流僅僅艦第一級聯(lián)電路流動，不M31第二級聯(lián)電路流動。如圖 5B所示，從結點ND1引出的電流減小到與圖5A相比的一半，相應地在AT期 間的電壓電平的斜率變得平緩，使得達到閾值電壓Va的時間拉長到時間 Ta+AT/2。在另一方面，由于維持延遲時間Tb，因此圖5B中的內部時鐘信號CLKO 與圖5A相比的上升延遲了AT/2。因此，兩個信號D1鄰D2，的上升沿之間的時 間差值被插值在內部時鐘信號CLK0上升的時刻，使得Mil平均該兩個信號獲得 上升時刻。
在圖4中，考慮到兩個信號D1鄰D2'的下降沿，由圖4的第二插值單元42 執(zhí)行上面描述的同樣操作的插值。然后，第一和第二插值單元41和42的輸出被 分別輸入給多路復用器44，并且考慮到兩個信號D1鄰D2，的上升和下降沿，內 部時鐘信號CLK0能夠M:混合相應的輸出信號獲得，其中相應輸出信號的時間
差值被插值。
在這樣一種狀態(tài)下，即圖2戶;f^的具有一個周期的時間,的兩個信號Dl
和D2被產生，并且由于抖動的影響，時間差值A的波動在一個邊沿發(fā)生，當利 用4柳戰(zhàn)配置的DLL電路時，該時間難M該插值電路13能被減小一半到 時間差值A/2。這樣的操作被應用不考慮信號Dl和D2中的一個是否超前另一 個，也不考慮該邊沿是否^i:升或下降沿。這時，當利用DQ和DQS信號輸入 或輸出M時，如果抖動發(fā)生在參考時鐘信號CLK中，那么能夠獲得具有足夠 大小的有效窗口以減小 鎖存失敗的可能性。
接下來，利用圖6和7描述該實施方式的DLL電路的鎖存操作。由于當DLL 電路導通時相{述制處于不穩(wěn)定的狀態(tài)中，因此相位需要fflil重置該DLL電路 而被鎖存。在該實施方式中，為對蟲設置作為控制目標的信號D1和D2的每一 個而執(zhí)行鎖存操作。圖6是示出鎖存操作步驟的操作流程圖。首先，DLL ffl 命令被AA^卜部輸入，使得鎖存操作開始(步驟Sl)。在此時刻，開關單元43的 狀態(tài)受到控制使得信號D1輸出為信號D1'，并且信號D2輸出為信號D2'(步驟 S2)。
此處，開關單元43的配置實施例示于圖7。如圖7示出的開關單元43包括 三態(tài)反相器71， 72和反相器73， 74， 75。為了具有彼此相反的相位，三態(tài)反相 器71 (信號D1輸入到其中)和三態(tài)反相器72 (輸入信號D2到其中)由樹共到 開關單元43的開雜制信號OL控制。當開關控制信號饑為低時，三態(tài)反相 器71變?yōu)閷?，三態(tài)反相器72變?yōu)楦咦?，因此信號D1輸出為信號D1'，信號 D2輸出為信號D2'。這響應于步驟S2的控制狀態(tài)。反之，當開關控制信號OL 為高時，三態(tài)反相器71變?yōu)楦咦?，三態(tài)反相器72變?yōu)閷?，因此僅僅信號D2 輸出作為信號D1鄰D2'。
在圖6中，M為第一和第二延遲控制電路18和19設定同樣的計數值，彼 此相等的控制信號Cl和C2被^i共給延遲電路12 (步驟S3)，并且信號Dl和 D2具有相同時序的邊沿。在此狀態(tài)下，ilil相位比較電路17執(zhí)行控制，使得夕卜 部參考時鐘信號CLK和反饋時鐘信號RCLK處于同步狀態(tài)以鎖存該相位(步驟 S4)。
在這一點上，開關控制信號OL變高并且開關單元43的狀態(tài)被切換到信號 D2輸出為信號D1鄰D2'的狀態(tài)(步驟S5)。在此瞎形下，插值電路13利用同 一信號D2執(zhí)行插值操作。然后，第一^S控制電路18的控制信號C1維持在固
定的狀態(tài)，并鄉(xiāng)二延遲控制電路19的控制信號C2被強帝啦制為增大。盡管
在步驟S6中相位停止鎖存，但是當控制信號C2的增大量變得等于一個周期時， 在隨后的上升沿參考時鐘信號CLK和反饋時鐘信號RCLK處于同步狀態(tài)，該相 位被鎖存(步驟S7)。
在這一點上，開幾制信號饑再次返回到低，并且開關單元43的狀態(tài)被切 換到信號D1輸出為信號D1'、同時信號D2輸出為信號D2'的狀態(tài)(步驟S8)。 因此，插值電路13禾傭兩個信號D1鄰D2'執(zhí)《預常的插值操作(步驟S9)，輸 出上述的內部時鐘信號CLKO。
一旦鎖存操作被執(zhí)行，那么只要DDR-SDRAM的操作繼續(xù)，就不需要新的 鎖存操作。同時，當DDR-SDRAM重新導通，或者從功率斷時莫式返回時，執(zhí) 行新的鎖存操作。此外， 一旦鎖存操作完成，由于信號Dl和D2的相位隨時間 推移而變動，因此控制信號Cl和C2需要ilil以預定時間間隔調整該相位而被 更新。
相應于比較電路17的比較結果的相位調整被執(zhí)行，例如，在10個周期中大 約1次。在許多情形下，由于源于溫度或電源波動而導致的延遲時間的波動對兩 個信號D1和D2具有相同禾號的影響，因此，該相位能夠il31J空制以與戶欣相 位相等的方向上的相同量來增大或減小兩個控制信號Cl和C2而被調整。但是， 當經過相對長的時間，就需要考慮信號Dl和D2之間的相Xt波動，所以需要通 過以預定的時序調，制信號Cl和C2單獨地增大或減小。
例如，這樣的相位調整在自動更新的時刻執(zhí)行，其中該用于存儲器陣列的自 動更新被周期性地執(zhí)行。特別地，當自動Mf 命令發(fā)出，圖4的開關單元43受 到控制使得信號D1輸出為信號D1鄰D2'兩者，并且信號D1的延遲時間ffl31相 位比較電路17的操作而被調整。然后，圖4的開關單元43受到控制使得信號 D2輸出為信號Dl鄰D2'兩者，并且信號Dl的延遲時間ffi3i相位比較電路17 的操作而被調整。在DDR-SDRAM中，由于當執(zhí)行自動更新時數據沒WlfA/ 輸出，因此發(fā)生于調整的相位中的抖動不會導致故障。'
接下來，將描述該實施方式的DLL電路的修改。圖8是示出該修改的DLL 電路的配置的框圖，在圖8的DLL電路中，輸入電路ll、插值電路13， DQ輸 出電路14， DQS輸出電路15、偽輸出電路16、相位比較電路17、第一延遲控 制電路18和第二延遲控制電路19中的每一個都具有與圖1的每一具有相同數字
的元件相同的配置，所以在此省略描述。同時，如圖8所示的DLL電路與相應 于圖1的延遲電路不同在圖8中Hi乓的是第一鵬電路12a和第二艦電路12b。
在圖9中，示出包括第一和第二延遲電路12a和12b的塊的配置。第一延遲 電路12a包括由2Na個在多級中連接的反相器81 (i到2Na)構成的Na級EM 元件和連接到Na+l個抽頭的選擇器82。進而，第二延遲電路12b包括由2Nb 個在多級中連接的反相器91 (l到2Nb)構成的Nb級延遲元件和連接到Nb+l 個抽頭的選擇器92。在多級中連接的該延遲元件和選麟82和92的功能與圖3 的情形相同。根據g時間的調整范圍可以自由地調整相應的級數Na和Nb， 并且數字Na和Nb能被設置為不同的數字或相同的數字。
在第一延遲電路12a中，輸入時鐘信號CLKI被輸入至第一反相器81 (1)， /Ait擇器82輸出信號Dl o輸出信號Dl被輸入至插值電路13并被輸入至第二 延遲電路12b的第一反相器91 (1)。在第二延遲電路12b中，信號D2從選擇器 92輸出，并被輸入至插值電路13。以這種方式，fet匕修改中，信號D2的傳輸 路徑包括信號Dl的傳輸路徑。因此，信號Dl的延遲時間根據^f共給第一延遲 電路12a的控制信號Cl而確定，并且信號D2的延遲時間根據掛共給第一延遲 電路12a的控制信號Cl以及掛共給第二延遲電路12b的控制信號C2而確定。
該修改中的DLL電路的工作波形與圖2的工作波形相同。M3liOT該修改 的配置，盡管與圖1的結構相比需要大的電路尺寸，但是改善了源于^it波動或 對以的延遲時間波動的響應。也就是說，當該相位的一個調整中的延遲時間的波 動量dt存在時，獲得延遲時間的波動，其是用于僅僅由控制信號Cl控制的信號 Dl的最大值dt，并且其是用于由控帝賠號Cl和C2控制的信號D2的最大值2dt。 因此，獲得用于內部時鐘信號CLK0的波動量，其是由該插值平均的最大值1.5dt， 使得DLL電路會,跟隨源于，波動^^似的延遲時間盼決速波動。
盡管本發(fā)明已經基于該實施方式而被詳細描述，但是本發(fā)明不限于，的實 施方式，并且各種變化禾,改能夠在不偏離本發(fā)明主旨和范圍的鵬下作出。盡 管示出了本發(fā)明應用的作為半導體的DDR-SDRAM的例子，但是本發(fā)明可以廣 泛地應用于其它的半導體。進而，盡管在該例子中DQ和DQS信號用于與參考 時鐘同步，但是本發(fā)明可以廣泛地應用于各種需要與參考時鐘同步的信號。
本發(fā)明不限于上述的實施方式，不背離本發(fā)明范圍的各種變化和修改都是可 能的。
本申請基于2006年3月9日提交的日本專利申請2006-064935號，其全部內 容在此引入作為參考。
權利要求
1.一種DLL電路，包括延遲電路，來自外部的參考時鐘信號輸入到其中，該延遲電路輸出第一延遲時鐘信號，該第一延遲時鐘信號通過以根據第一控制信號選擇的延遲時間延遲所述參考時鐘信號而獲得，并且該延遲電路輸出第二延遲時鐘信號，該第二延遲時鐘信號通過以根據第二控制信號選擇的延遲時間延遲所述參考時鐘信號而獲得；插值電路，其插值所述第一延遲時鐘信號和所述第二延遲時鐘信號之間的相位差以輸出內部時鐘信號；輸出電路，其利用作為時序參考的所述內部時鐘信號而產生預定信號，并輸出所述預定信號到外部；偽輸出電路，其具有與所述輸出電路同樣的傳輸特性，所述內部時鐘信號輸入到其中，并且該偽輸出電路輸出具有與所述預定信號相同相位的反饋時鐘信號；相位比較電路，其比較所述參考時鐘信號的相位與所述反饋時鐘信號的相位；第一延遲控制電路，其在所述相位比較電路中比較的兩個相位彼此相等的方向上控制所述第一控制信號；以及第二延遲控制電路，其在所述相位比較電路中比較的兩個相位彼此相等的方向上控制所述第二控制信號，其中所述第二延遲時鐘信號受到控制使得其延遲時間以等于所述參考時鐘信號一個周期的量大于所述第一延遲時鐘信號的延遲時間。
2. 根據權利要求1的DLL電路，其中所:^延遲電路包括多個以多級連接的^m元件；第一選擇器，其用于響應于戶;^第一控制信號選擇性地切換到所述多個延遲元件的多個抽頭的連接；以及第二選擇器，其用于響應于所述第二控制信號選擇性地切換到所述多個延遲 元件的多個抽頭的連接。
3. 根據權利要求1的DLL電路，其中戶脫延遲電路包括 第一延遲電路，戶脫參考時鐘信號輸入至唭中，該第一鵬電路輸出戶腿第一延遲時鐘信號，該第一延遲時鐘信號M;以根據第一控制信號選擇的延遲時間 延遲戶;M參考時鐘信號而獲得；以及 第二延遲電路，戶;M第一延遲時鐘信號輸入至唭中，該第二鵬電路輸出所述第二EiR時鐘信號,該第二延遲時鐘信號ffiil以根據第二控制信號選擇的Mifi時間延遲戶;M第一MM時鐘信號而獲得。
4. 根據權利要求3的DLL電路，其中戶腿第一艦電S跑括多個以多級連接的延遲元件，和用于響應于戶;fMB—控制信號選擇性地切換到戶腿多個延遲元 件的多個抽頭連接的選擇器，并且其中所述第二延遲電路包括多個以多級連接的延遲元件，和用于響應于 所述第二控制信號選擇性地切換到戶腿多個延遲元件的多個抽頭連接的選擇器。
5. 根據權利要求i的DLL電路，其中戶;Mi值電路控制根據戶腿第一艦時鐘信號和所述第二延遲時鐘信號而流31;人輸出結點拉出的電流，并且進行操作 以平均戶;M第一延遲時鐘信號的邊沿時間和戶腿第二延遲時鐘信號的邊沿時間。
6. 根據權禾腰求5的DLL電路，其中戶腿插值電路包括 第一插值單元，用于插{1^述第一》時鐘信號和所述第二延遲信號的上升沿之間的時間差值；第二插值單元，用于插JI^述第一Mifi時鐘信號和戶;M第二，信號下降沿之間的時間差值；禾口多路M器，用于混合并輸出所述第一插值單元和戶;M第二插值單元的輸出信號。
7. —種半導體設備，包括根據權利要求1所述的DLL電路。
8. 根據權利要求7的半導體設備，其中由戶誠輸出電路產生的預定信號是包括存儲器陣列的輸A^I出數據的信號，并且是確定捕獲i^rA^出數據時刻 的信號。
9. 根據權利要求8的半導體設備，其中在該存儲器陣列的自動更新中，所 述第一延遲時鐘信號的延遲時間和所述第二延遲時鐘信號的延遲時間分別受到 調整。
10. 根據權利要求7的半導體設備，還包括當接通電源時控制鎖存操作從鎖存控制體，其控制鎖存操作在戶脫第一延遲時鐘信號的延遲時間和戶;M第二延 遲時鐘信號的艦時間彼此相等的狀態(tài)，并且在以等于戶脫參考時鐘信號的一個 周期的量強審贈大所述第二延遲時鐘信號的延遲時間之后，切換到正常相位控 制。
全文摘要
一種DLL電路，包括延遲電路，其輸出第一和第二經過延遲的時鐘信號，該時鐘信號通過根據控制信號選擇的延遲時間延遲參考時鐘信號而獲得；插值電路，其插值經過延遲的時鐘信號之間的相差以輸出內部時鐘信號；輸出電路，其產生預定的信號；偽輸出電路，其具有與輸出電路同樣的傳輸特性，并輸出與該預定信號具有相同相位的反饋時鐘信號；相位比較電路，其比較參考時鐘信號與反饋時鐘信號的相位；延遲控制電路，其在兩個相位都相等的方向上控制該控制信號；其中，第二延遲時鐘信號的延遲時間比第一延遲時鐘信號大等于該參考時鐘信號一個周期的值。
文檔編號H03K5/135GK101106374SQ20071014219
公開日2008年1月16日 申請日期2007年3月7日 優(yōu)先權日2006年3月9日
發(fā)明者高井康浩 申請人:爾必達存儲器股份有限公司