專利名稱：半導(dǎo)體設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有用來(lái)加速驅(qū)動(dòng)的裝置的半導(dǎo)體設(shè)備(或者說(shuō)本發(fā)明屬于半導(dǎo)體設(shè)備領(lǐng)域)。
背景技術(shù)：
用于固態(tài)成像設(shè)備(CMOS圖像傳感器、CCD)、存儲(chǔ)設(shè)備(SRAM、DRAM、ROM、快閃存儲(chǔ)器等)、可編程邏輯陣列(PLA)等的大多數(shù)控制信號(hào)從分布參數(shù)電路形成，并且驅(qū)動(dòng)電路的位置由于其排列結(jié)構(gòu)而通常限于控制信號(hào)線的端。因此，在分布參數(shù)電路的驅(qū)動(dòng)中，控制信號(hào)延遲時(shí)間的差異顯著?？傮w上，驅(qū)動(dòng)電路具有用來(lái)尋址的地址解碼器部分。固態(tài)成像設(shè)備經(jīng)常具有選擇操作模式的邏輯電路。如圖23所示，當(dāng)分布參數(shù)電路的負(fù)載1015通過(guò)布置在分布參數(shù)電路兩端的驅(qū)動(dòng)電路1020和1020驅(qū)動(dòng)時(shí)，信號(hào)傳輸為高速，但是需要將解碼器1021和邏輯電路1022布置在兩端，致使需要大面積。此外，在兩端布線相同的信號(hào)線，這導(dǎo)致導(dǎo)線數(shù)目和功耗增加。另一方面，如圖24所示，當(dāng)分布參數(shù)電路的負(fù)載1015通過(guò)驅(qū)動(dòng)電路1020從一側(cè)驅(qū)動(dòng)時(shí)(例如，參見JP-A-2003-143485(專利文獻(xiàn)1))，可以大大地減小電路面積，但是在驅(qū)動(dòng)電路1020連接的相對(duì)側(cè)上的負(fù)載1015中的信號(hào)延遲顯著，這導(dǎo)致劣化電路性能。

發(fā)明內(nèi)容
在從兩端驅(qū)動(dòng)分布常數(shù)負(fù)載的兩端上的驅(qū)動(dòng)中，實(shí)現(xiàn)了高速信號(hào)傳輸，但是存在大尺寸地址解碼器和邏輯電路導(dǎo)致面積顯著增大的缺點(diǎn)。此外，在兩端布線相同的信號(hào)線，這導(dǎo)致導(dǎo)線數(shù)目和功耗增加的問(wèn)題。另一方面，在一側(cè)上的驅(qū)動(dòng)中延遲時(shí)間顯著，這導(dǎo)致電路性能劣化的問(wèn)題。
由此，希望有效地減小電路尺寸，以降低用來(lái)加速信號(hào)傳輸?shù)碾娐分械难舆t差異。
本發(fā)明的實(shí)施例是一種半導(dǎo)體設(shè)備，具有可操作來(lái)驅(qū)動(dòng)具有延遲的電路的驅(qū)動(dòng)電路，該半導(dǎo)體設(shè)備包括輔助驅(qū)動(dòng)電路，可操作來(lái)加速驅(qū)動(dòng)電路的驅(qū)動(dòng)，接收驅(qū)動(dòng)電路的驅(qū)動(dòng)信號(hào)作為輸入信號(hào)。
在本發(fā)明的實(shí)施例中，該驅(qū)動(dòng)電路可以被布置在具有延遲的電路的一側(cè)，并且加速該驅(qū)動(dòng)電路的驅(qū)動(dòng)的輔助驅(qū)動(dòng)電路能夠被布置在具有延遲的電路的另一側(cè)。因此，驅(qū)動(dòng)電路的面積減小并且輔助驅(qū)動(dòng)電路加速驅(qū)動(dòng)電路的驅(qū)動(dòng)，允許具有延遲的電路實(shí)施高速驅(qū)動(dòng)。
根據(jù)本發(fā)明的實(shí)施例，布置輔助驅(qū)動(dòng)電路，其加速驅(qū)動(dòng)電路的驅(qū)動(dòng)并接收驅(qū)動(dòng)電路的驅(qū)動(dòng)信號(hào)作為輸入信號(hào)。因此，可以獲得下面的優(yōu)點(diǎn)，即通過(guò)輔助驅(qū)動(dòng)電路加速驅(qū)動(dòng)電路的驅(qū)動(dòng)，以實(shí)施具有延遲的電路的高速驅(qū)動(dòng)。此外，不需要在電路的兩端布置大尺寸驅(qū)動(dòng)電路來(lái)高速驅(qū)動(dòng)該電路，在電路的一端提供大尺寸面積的驅(qū)動(dòng)電路則足夠。因此，可以顯著地減小電路尺寸。如上所述，根據(jù)本發(fā)明的實(shí)施例，可以同時(shí)實(shí)現(xiàn)高速驅(qū)動(dòng)和減小電路尺寸。


圖1示出了描繪本發(fā)明實(shí)施例的方塊圖；圖2示出了描繪根據(jù)本發(fā)明實(shí)施例的輔助驅(qū)動(dòng)電路的操作的時(shí)序圖；圖3A示出了描繪輔助驅(qū)動(dòng)電路的示例性結(jié)構(gòu)的方塊圖，圖3B示出了輔助驅(qū)動(dòng)電路的時(shí)序圖；圖4A和4B示出了描繪輔助驅(qū)動(dòng)電路的示例性結(jié)構(gòu)的方塊圖；圖5A和5B示出了描繪輔助驅(qū)動(dòng)電路的示例性結(jié)構(gòu)的方塊圖；圖6A和6B示出了描繪輔助驅(qū)動(dòng)電路的示例性結(jié)構(gòu)的方塊圖；圖7A示出了描繪輔助驅(qū)動(dòng)電路的示例性結(jié)構(gòu)的方塊圖，圖7B示出了描繪輔助驅(qū)動(dòng)電路的上升沿的時(shí)序圖；圖8A示出了描繪輔助驅(qū)動(dòng)電路的示例性結(jié)構(gòu)的方塊圖，圖8B示出了描繪輔助驅(qū)動(dòng)電路的下降沿的時(shí)序圖；圖9A和9B示出了描繪輔助驅(qū)動(dòng)電路的示例性結(jié)構(gòu)的方塊圖；圖10示出了描繪本發(fā)明實(shí)施例的方塊圖；圖11示出了描繪圖10中示出的輔助驅(qū)動(dòng)電路的操作的時(shí)序圖；圖12示出了描繪本發(fā)明實(shí)施例的方塊圖和描繪輔助驅(qū)動(dòng)電路的操作的時(shí)序圖；圖13示出了描繪本發(fā)明實(shí)施例的方塊圖和描繪輔助驅(qū)動(dòng)電路的操作的時(shí)序圖；圖14示出了描繪本發(fā)明實(shí)施例的方塊圖和描繪輔助驅(qū)動(dòng)電路的操作的時(shí)序圖；圖15示出了描繪本發(fā)明實(shí)施例的方塊圖；圖16示出了描繪圖15中示出的結(jié)構(gòu)的基本部分的電路圖；圖17示出了描繪圖15中示出的輔助驅(qū)動(dòng)電路的操作的時(shí)序圖；圖18示出了描繪根據(jù)本發(fā)明的實(shí)施例和過(guò)去技術(shù)的分布參數(shù)電路的負(fù)載的位置和驅(qū)動(dòng)時(shí)間之間關(guān)系的圖；圖19示出了描繪根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備應(yīng)用到固態(tài)成像設(shè)備的例子的方塊圖；圖20示出了描繪示例性像素部分的電路圖；圖21示出了描繪根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備應(yīng)用到存儲(chǔ)設(shè)備的例子的方塊圖；圖22示出了描繪根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備應(yīng)用到可編程邏輯陣列的例子的方塊圖；圖23示出了描繪在過(guò)去的技術(shù)中在兩端上驅(qū)動(dòng)的結(jié)構(gòu)的方塊圖；以及圖24示出了描繪在過(guò)去的技術(shù)中在一側(cè)上驅(qū)動(dòng)的結(jié)構(gòu)的方塊圖。
具體實(shí)施例方式
將參考圖1中示出的方塊圖描述本發(fā)明的實(shí)施例。
如圖1所示，半導(dǎo)體設(shè)備1具有電路10(例如，分布參數(shù)電路)?？刹僮鱽?lái)驅(qū)動(dòng)電路10的驅(qū)動(dòng)電路20連接到電路的一端，可操作來(lái)加速驅(qū)動(dòng)電路20的驅(qū)動(dòng)的輔助驅(qū)動(dòng)電路30連接到電路10的另一端，該輔助驅(qū)動(dòng)電路30接收驅(qū)動(dòng)電路20的驅(qū)動(dòng)信號(hào)作為輸入信號(hào)。作為一個(gè)例子，輔助驅(qū)動(dòng)電路30在由具有邏輯閾值Vtha的邏輯形成的電平感測(cè)電路(NOT(非)元件的一個(gè))處接收電路10的驅(qū)動(dòng)信號(hào)作為輸入信號(hào)，電平感測(cè)電路的輸出信號(hào)和使能信號(hào)進(jìn)入NAND(與非)電路，并且NAND電路的輸出信號(hào)進(jìn)入MOS晶體管的柵極，使其轉(zhuǎn)變到ON(導(dǎo)通)狀態(tài)以升高驅(qū)動(dòng)。此外，輔助驅(qū)動(dòng)電路30在由具有邏輯閾值Vthb的邏輯形成的電平感測(cè)電路(另一個(gè)NOT元件)處接收電路10的驅(qū)動(dòng)信號(hào)作為輸入信號(hào)，電平感測(cè)電路的輸出信號(hào)和使能信號(hào)進(jìn)入NOR(或非)電路，并且NOR電路的輸出信號(hào)進(jìn)入MOS晶體管的柵極，使其轉(zhuǎn)變到ON狀態(tài)以下降驅(qū)動(dòng)。這里，輔助驅(qū)動(dòng)電路30連接到電路的一端，但是其可以連接到電路中的任何位置，或者可以布置多個(gè)輔助驅(qū)動(dòng)電路。將在之后詳細(xì)地描述這些實(shí)施例。
作為例子，解碼器21通過(guò)邏輯電路22連接到驅(qū)動(dòng)電路20。該輔助驅(qū)動(dòng)電路30監(jiān)測(cè)控制信號(hào)線(電路10的負(fù)載)11的信號(hào)電平。當(dāng)確認(rèn)轉(zhuǎn)變時(shí)，其開始驅(qū)動(dòng)控制信號(hào)線11。由于該控制信號(hào)線11是觸發(fā)器，所以不需要解碼器和邏輯電路。在該例子中，作為驅(qū)動(dòng)電路20的觸發(fā)器的使能信號(hào)是用于輔助驅(qū)動(dòng)電路30的激活信號(hào)。示出的輔助驅(qū)動(dòng)電路30的電路結(jié)構(gòu)是例子。這種接收驅(qū)動(dòng)信號(hào)作為輸入信號(hào)的電路結(jié)構(gòu)足以加速驅(qū)動(dòng)電路20的驅(qū)動(dòng)。
接下來(lái)，圖2示出了描繪當(dāng)通過(guò)解碼器21和邏輯電路22選擇電路10時(shí)執(zhí)行的輔助驅(qū)動(dòng)電路30的操作的時(shí)序圖。這里，使能信號(hào)是驅(qū)動(dòng)電路20的觸發(fā)信號(hào)。SIGL、SIGM和SIGR分別是電路10的左端、中心和右端的電壓。TRGr和TRGf是輔助驅(qū)動(dòng)電路30的內(nèi)信號(hào)的電壓。Vtha和Vthb是接收控制信號(hào)線11作為輸入的邏輯電路的邏輯閾值。
如圖2所示，當(dāng)使能信號(hào)轉(zhuǎn)變?yōu)楦邥r(shí)，驅(qū)動(dòng)電路20將控制信號(hào)線11轉(zhuǎn)變?yōu)楦唠娖?。在這時(shí)，該驅(qū)動(dòng)在左端(左端的電壓SIGL)快速上升，而因?yàn)榉植嫉暮愣ㄘ?fù)載，該驅(qū)動(dòng)在中心(在中心的電壓SIGM)和在右端(在右端的電壓SIGR)緩慢上升。當(dāng)在右端的信號(hào)(在右端的電壓SIGR)超過(guò)邏輯閾值Vtha時(shí)，輔助驅(qū)動(dòng)電路30的內(nèi)信號(hào)TRGr改變。由于使能信號(hào)為高，所以輔助驅(qū)動(dòng)電路30向控制信號(hào)線11提供高電平，以加速上升信號(hào)轉(zhuǎn)變。另外，使能信號(hào)轉(zhuǎn)變?yōu)楦?，并由此提供輔助驅(qū)動(dòng)電路30的低電平的晶體管被強(qiáng)制失效。
當(dāng)使能信號(hào)轉(zhuǎn)變?yōu)榈蜁r(shí)，該低電平從左端傳播，并且，在右端，該電平類似地緩慢改變。在這時(shí)，提供輔助驅(qū)動(dòng)電路30的高電平的晶體管通過(guò)使能信號(hào)被強(qiáng)制失效。當(dāng)右端的電壓SIGR超過(guò)Vthb時(shí)，輔助驅(qū)動(dòng)電路30的內(nèi)信號(hào)TRGf變化，并且輔助驅(qū)動(dòng)電路30向控制信號(hào)線11提供低電平。由此，加速下降信號(hào)轉(zhuǎn)變。
具有輔助驅(qū)動(dòng)電路30的控制信號(hào)線11作為輸入的邏輯在高電平和在低電平可以共享同一電路。然而，分離允許每個(gè)邏輯電平設(shè)為不同，使驅(qū)動(dòng)器能夠更有效地加速驅(qū)動(dòng)。例如，在上升沿驅(qū)動(dòng)的加速中，邏輯閾值Vtha設(shè)為低，在下降沿驅(qū)動(dòng)的加速中，邏輯閾值Vthb設(shè)為高，由此，驅(qū)動(dòng)輔助驅(qū)動(dòng)電路30的時(shí)序在每個(gè)電平加速。之后將詳細(xì)描述該例子的描述。
此外，不僅可以為高電平和低電平布置輔助驅(qū)動(dòng)電路，也可以為多個(gè)給定電壓源布置輔助驅(qū)動(dòng)電路。例如，當(dāng)提供四種類型的電壓時(shí)，可以為它們中的兩種類型的電壓布置加速驅(qū)動(dòng)器。由此，可以增大電路面積的效率。之后將詳細(xì)地描述該例子的說(shuō)明。
接下來(lái)，將詳細(xì)地描述輔助驅(qū)動(dòng)電路30。在下面的描述中，該電路10認(rèn)為是分布參數(shù)電路。
圖3A示出了接收被驅(qū)動(dòng)信號(hào)自身來(lái)作為用于加速的輸入的輔助驅(qū)動(dòng)電路301的結(jié)構(gòu)，圖3B示出了描繪輔助驅(qū)動(dòng)電路301的時(shí)序圖。
如圖3A和3B所示，輸入IN從低電平向高電平改變，由此驅(qū)動(dòng)電路20驅(qū)動(dòng)分布參數(shù)電路SIG。
當(dāng)分布參數(shù)電路SIG具有負(fù)載15時(shí)，在如虛線表示的信號(hào)轉(zhuǎn)變中出現(xiàn)延遲。當(dāng)通過(guò)輔助驅(qū)動(dòng)電路的激活信號(hào)ACLE激活輔助驅(qū)動(dòng)電路30時(shí)，其切換輔助驅(qū)動(dòng)電路30的激活/滅活，在分布參數(shù)電路SIG超過(guò)邏輯閾值Vth時(shí)，輔助驅(qū)動(dòng)電路30的內(nèi)信號(hào)的電壓TRG改變，并且然后輔助驅(qū)動(dòng)電路30驅(qū)動(dòng)分布參數(shù)電路SIG。由此，可以獲得優(yōu)點(diǎn)加速分布參數(shù)電路SIG的信號(hào)轉(zhuǎn)變。
圖4A和4B示出了描繪加速上升沿的示例性輔助驅(qū)動(dòng)電路的方塊圖，圖5A和5B示出了描繪加速下降沿的示例性輔助驅(qū)動(dòng)電路的方塊圖，而圖6A和6B示出了描繪加速上升沿和下降沿二者的示例性輔助驅(qū)動(dòng)電路的方塊圖。
如圖4A所示，加速上升沿的輔助驅(qū)動(dòng)電路301使用AND(與)邏輯，其配置有AND電路和MOS晶體管，其中該AND電路接收具有來(lái)自電路的輸入信號(hào)SIG的NOT元件的輸出信號(hào)和輔助驅(qū)動(dòng)電路的激活信號(hào)ACLE作為輸入，在該MOS晶體管中輸出信號(hào)輸入到柵極。
如圖4B所示，加速上升沿的輔助驅(qū)動(dòng)電路302配置為，具有來(lái)自電路的輸入信號(hào)SIG作為輸入的NOT元件串聯(lián)連接到NOT電路，該輸出信號(hào)輸入到第一MOS晶體管的柵極，輔助驅(qū)動(dòng)電路的激活信號(hào)ACLE輸入到NOT電路，其輸出信號(hào)輸入到與第一MOS晶體管串聯(lián)的第二MOS晶體管的柵極，并且第一MOS晶體管連接到輸入信號(hào)線。
如圖5A所示，加速下降沿的輔助驅(qū)動(dòng)電路303使用NAND邏輯，其配置有由NAND電路和MOS晶體管，其中，該NAND電路接收具有來(lái)自電路的輸入信號(hào)SIG的NOT元件的輸出信號(hào)和輔助驅(qū)動(dòng)電路的激活信號(hào)ACLE作為輸入，并且在該MOS晶體管中輸出信號(hào)輸入到柵極，以及MOS晶體管中的一個(gè)連接到輸入信號(hào)線側(cè)而另一個(gè)接地。
如圖5B所示，加速下降沿的輔助驅(qū)動(dòng)電路304被配置為，其中，具有來(lái)自電路的輸入信號(hào)SIG的NOT元件串聯(lián)到NOT電路，該輸出信號(hào)輸入到第一MOS晶體管的柵極，輔助驅(qū)動(dòng)電路的激活信號(hào)ACLE輸入到NOT電路，其輸出信號(hào)輸入到與第一MOS晶體管串聯(lián)的第二MOS晶體管的柵極，第一MOS晶體管連接到輸入信號(hào)線，而第二MOS晶體管接地。
如圖6A所示，輔助驅(qū)動(dòng)電路305包括具有一個(gè)邏輯閾值Vth的電平感測(cè)電路，輔助驅(qū)動(dòng)電路305驅(qū)動(dòng)上升沿和下降沿二者。該輔助驅(qū)動(dòng)電路305具有在圖4A中描繪的輔助驅(qū)動(dòng)電路301和在圖5A中描繪的輔助驅(qū)動(dòng)電路303的組合功能，配置來(lái)共享由NOT元件形成的電平感測(cè)電路。
如圖6B所示，輔助驅(qū)動(dòng)電路306包括具有一個(gè)邏輯閾值Vth的電平感測(cè)電路，輔助驅(qū)動(dòng)電路306驅(qū)動(dòng)上升沿和下降沿。該輔助驅(qū)動(dòng)電路306具有在圖4B中描繪的輔助驅(qū)動(dòng)電路302和在圖5B中描繪的輔助驅(qū)動(dòng)電路304的組合功能，配置來(lái)共享由NOT元件形成的電平感測(cè)電路。
接下來(lái)，將描述決定上升沿和下降沿的時(shí)序的邏輯閾值Vth。
例如，在輔助驅(qū)動(dòng)電路30支持上升沿的驅(qū)動(dòng)的情況下，圖7A示出了將邏輯電路的邏輯閾值Vtha設(shè)置為低的結(jié)構(gòu)，該邏輯電路接收輔助驅(qū)動(dòng)電路30的驅(qū)動(dòng)信號(hào)作為輸入；圖7B示出了時(shí)序圖。該邏輯閾值Vtha是比通常低的邏輯閾值。例如，其設(shè)置為比地電平(低電平)和高電平的中間電平更低。另外，虛線示出了沒有輔助驅(qū)動(dòng)電路的情況。
如圖7A和7B所示，輸入IN從低電平向高電平變化，以通過(guò)驅(qū)動(dòng)電路20驅(qū)動(dòng)分布參數(shù)電路。當(dāng)分布參數(shù)電路具有負(fù)載15時(shí)，該信號(hào)轉(zhuǎn)變循跡由虛線表示的緩慢上升沿，并產(chǎn)生延遲。當(dāng)通過(guò)切換輔助驅(qū)動(dòng)電路30的激活/滅活的輔助驅(qū)動(dòng)電路的激活信號(hào)ACLE激活輔助驅(qū)動(dòng)電路30時(shí)，輔助驅(qū)動(dòng)電路30的內(nèi)信號(hào)的電壓TRG在分布參數(shù)電路的電壓SIG超過(guò)邏輯閾值Vtha時(shí)改變，并且輔助驅(qū)動(dòng)電路30改變分布參數(shù)電路的電壓SIG。該邏輯閾值Vtha設(shè)為低，也就是，其設(shè)定為接近低電平的值，由此可以加速分布參數(shù)電路的電壓SIG的上升沿。從而，可以獲得如下優(yōu)點(diǎn)加速了分布參數(shù)電路的電壓SIG的轉(zhuǎn)變。
如上所述，降低邏輯閾值Vtha，以在通過(guò)驅(qū)動(dòng)電路在上升沿驅(qū)動(dòng)的分布參數(shù)電路的電壓SIG中在時(shí)間上更早的點(diǎn)獲得改變，并且可以獲得如下優(yōu)點(diǎn)加速分布參數(shù)電路的電壓SIG的轉(zhuǎn)變。
例如，在輔助驅(qū)動(dòng)電路30支持下降沿的驅(qū)動(dòng)的情況下，圖8A示出了將邏輯電路的邏輯閾值Vthb設(shè)置為高的結(jié)構(gòu)，該邏輯電路具有輔助驅(qū)動(dòng)電路30的驅(qū)動(dòng)信號(hào)作為輸入，圖8B示出了時(shí)序圖。該邏輯閾值Vthb是比通常更高的邏輯閾值，例如，其設(shè)置為比地電平(低電平)和高電平之間的中間電平更高。另外，虛線示出了沒有輔助驅(qū)動(dòng)電路的情況。
如圖8A和8B所示，輸入IN從高電平向低電平變化，以通過(guò)驅(qū)動(dòng)電路20停止分布參數(shù)電路。當(dāng)分布參數(shù)電路具有負(fù)載15時(shí)，該信號(hào)轉(zhuǎn)變循跡由虛線表示的緩慢下降沿，并產(chǎn)生延遲。當(dāng)通過(guò)切換輔助驅(qū)動(dòng)電路30的激活/滅活的輔助驅(qū)動(dòng)電路的激活信號(hào)ACLE激活輔助驅(qū)動(dòng)電路30時(shí)，輔助驅(qū)動(dòng)電路30的內(nèi)信號(hào)的電壓TRG在分布參數(shù)電路的電壓SIG等于邏輯閾值Vthb或更低時(shí)改變，并且輔助驅(qū)動(dòng)電路30改變分布參數(shù)電路的電壓SIG。該邏輯閾值Vthb設(shè)為更高，也就是，其設(shè)定為接近高電平的值，由此可以加速分布參數(shù)電路的電壓SIG的下降沿。從而，可以獲得如下優(yōu)點(diǎn)加速了分布參數(shù)電路的電壓SIG的轉(zhuǎn)變。
如上所述，邏輯閾值Vthb設(shè)置為更高，以在通過(guò)驅(qū)動(dòng)電路在下降沿驅(qū)動(dòng)的分布參數(shù)電路的電壓SIG中在時(shí)間上更早的點(diǎn)獲得改變，由此可以加速輔助驅(qū)動(dòng)電路30操作的開始。
接下來(lái)，圖9A和9B示出了向支持上升沿的邏輯閾值Vtha和支持下降沿的邏輯閾值Vthb提供不同電壓的示例性電路。優(yōu)選的是，將Vtha設(shè)定為比Vthb更低的電壓，將Vtha設(shè)定為接近低電平的電壓，并將Vthb設(shè)定為接近高電平的電壓，由此可以組合在圖7A、7B、8A和8B中描述的結(jié)構(gòu)的操作。
如圖9A所示，輔助驅(qū)動(dòng)電路307具有兩個(gè)邏輯閾值Vtha和邏輯閾值Vthb，包括具有邏輯閾值Vtha的電平感測(cè)電路，并包括具有邏輯閾值Vthb的電平感測(cè)電路，其中上升沿和下降沿二者被驅(qū)動(dòng)。更具體地，輔助驅(qū)動(dòng)電路307具有圖4A描述的輔助驅(qū)動(dòng)電路301和圖5A描述的輔助驅(qū)動(dòng)電路303的組合功能。
如圖9B所示，輔助驅(qū)動(dòng)電路308具有兩個(gè)邏輯閾值Vtha和邏輯閾值Vthb，包括具有邏輯閾值Vtha的電平感測(cè)電路，并包括具有邏輯閾值Vthb的電平感測(cè)電路，其中上升沿和下降沿二者被驅(qū)動(dòng)。更具體地，輔助驅(qū)動(dòng)電路308具有圖4B描述的輔助驅(qū)動(dòng)電路302和圖5B描述的輔助驅(qū)動(dòng)電路304的組合功能。
如上所述，為支持上升沿的邏輯閾值Vtha和支持下降沿的邏輯閾值Vthb提供不同的電壓，由此可以分離地設(shè)置邏輯閾值Vtha和邏輯閾值Vthb。因此，上升沿和下降沿二者均可以高速驅(qū)動(dòng)。
接下來(lái)，將參考圖10示出的電路圖和圖11示出的時(shí)序圖，描述具有輔助驅(qū)動(dòng)電路的半導(dǎo)體設(shè)備，其中，多個(gè)電壓提供給驅(qū)動(dòng)電路，并且輔助驅(qū)動(dòng)電路根據(jù)由該電壓驅(qū)動(dòng)的單個(gè)或多個(gè)驅(qū)動(dòng)器進(jìn)行加速。
如圖10所示，半導(dǎo)體設(shè)備2具有帶有負(fù)載15的電路10(例如，分布參數(shù)電路)。驅(qū)動(dòng)該電路10的驅(qū)動(dòng)電路20連接到該電路的一端，并且當(dāng)輔助驅(qū)動(dòng)電路接收驅(qū)動(dòng)電路20的驅(qū)動(dòng)信號(hào)作為輸入信號(hào)時(shí)，加速驅(qū)動(dòng)電路20的驅(qū)動(dòng)的多個(gè)輔助驅(qū)動(dòng)電路30-1、30-2和30-3連接到電路10的另一端。對(duì)于輔助驅(qū)動(dòng)電路30-1到30-3，可以采用具有圖4A到6B和圖9A和9B中描述的電路結(jié)構(gòu)的輔助驅(qū)動(dòng)電路。此外，作為例子，解碼器21(例如，地址解碼器)通過(guò)邏輯電路22連接到驅(qū)動(dòng)電路20。
由于驅(qū)動(dòng)電路在V0、V1、V2、V3、V4和V5六種類型的電壓下驅(qū)動(dòng)負(fù)載15，該驅(qū)動(dòng)電路20被提供有多個(gè)電壓DRVE0到DRVE5。然后，僅當(dāng)驅(qū)動(dòng)電路20提供在電壓V0、V2和V5時(shí)，通過(guò)輔助驅(qū)動(dòng)電路30-1、30-2和30-3加速該驅(qū)動(dòng)。
如圖11所示，當(dāng)按電壓DRVE0(V0)、DRVE3(V3)、DRVE1(V1)、DRVE4(V4)、DRVE2(V2)和DRVE5(V5)的順序分離地驅(qū)動(dòng)該負(fù)載時(shí)，僅在以輔助驅(qū)動(dòng)電路的激活信號(hào)ACLEi(ACLE0、ACLE2和ACLE5)的適當(dāng)時(shí)序激活輔助驅(qū)動(dòng)電路30的情況下，在信號(hào)線(例如，分布參數(shù)電路的控制線)電壓SIG上升沿或下降沿的驅(qū)動(dòng)中，該輔助驅(qū)動(dòng)電路30反映內(nèi)信號(hào)的電壓TRGi(TRG0、TRG2和TRG5)的轉(zhuǎn)變。
當(dāng)輔助驅(qū)動(dòng)電路30被激活時(shí)，內(nèi)信號(hào)的電壓TRGi(TRG0、TRG2和TRG5)信號(hào)是由實(shí)線表示的。由于如虛線表示的信號(hào)線的負(fù)載，在沒有輔助驅(qū)動(dòng)電路的電壓驅(qū)動(dòng)中延遲顯著。然而，在具有輔助驅(qū)動(dòng)電路30的電壓驅(qū)動(dòng)中，通過(guò)邏輯閾值Vthi(Vth0、Vth2和Vth5)感測(cè)信號(hào)線電壓SIG的變化，并且加速信號(hào)線電壓SIG的轉(zhuǎn)變。更具體地，加速驅(qū)動(dòng)。
如上所述，輔助驅(qū)動(dòng)電路關(guān)于驅(qū)動(dòng)負(fù)載的具體電壓進(jìn)行操作，由此，例如，特別是僅當(dāng)電路的性能受延遲影響時(shí)，輔助驅(qū)動(dòng)電路被激活。以不同于這種驅(qū)動(dòng)的正常方式執(zhí)行該驅(qū)動(dòng)，由此輔助驅(qū)動(dòng)電路可以根據(jù)電路的性質(zhì)和性能靈活地安裝，并且可以有效地減少電路面積。
在上面的描述中，如圖12所示，描述了如下構(gòu)造，其中，除了驅(qū)動(dòng)電路(分布參數(shù)電路)10的驅(qū)動(dòng)電路20之外，還有輔助驅(qū)動(dòng)電路30布置在分布參數(shù)電路10的右端。在該構(gòu)造中，當(dāng)由解碼器21和邏輯電路22產(chǎn)生的信號(hào)通過(guò)驅(qū)動(dòng)電路20傳播過(guò)分布參數(shù)電路10的負(fù)載15時(shí)，靠近驅(qū)動(dòng)電路20的負(fù)載15L的電壓SIGL高速變化，但是在分布參數(shù)電路10的中間的負(fù)載15M的電壓SIGM和在右端的負(fù)載15R的電壓SIMR可能產(chǎn)生延遲。
然后，參考圖13將描述示例性結(jié)構(gòu)，在該結(jié)構(gòu)中，在分布參數(shù)電路10的中間點(diǎn)和驅(qū)動(dòng)電路20的相對(duì)側(cè)的多個(gè)點(diǎn)上提供輔助驅(qū)動(dòng)電路30。
如圖13所示，在半導(dǎo)體設(shè)備3中，當(dāng)驅(qū)動(dòng)電路的驅(qū)動(dòng)信號(hào)DRVE輸入到驅(qū)動(dòng)電路20時(shí)，在分布參數(shù)電路10左端的負(fù)載15L的電壓SIGL上升。然后，在分布參數(shù)電路10左端驅(qū)動(dòng)的信號(hào)傳播過(guò)分布參數(shù)電路10。當(dāng)在中間點(diǎn)的負(fù)載15M的電壓SIGM超過(guò)邏輯閾值Vth時(shí)，激活輔助驅(qū)動(dòng)電路30-M，并且電壓SIGM變化，以加速中間點(diǎn)的負(fù)載15M的驅(qū)動(dòng)。當(dāng)在分布參數(shù)電路10右端的負(fù)載15R的電壓SIGR超過(guò)邏輯閾值Vth時(shí)，類似地激活輔助驅(qū)動(dòng)電路30-R，并且電壓SIGL變化，以加速右端的負(fù)載15R的驅(qū)動(dòng)。
在半導(dǎo)體設(shè)備3中，輔助驅(qū)動(dòng)電路30-M提供在分布參數(shù)電路10的中間點(diǎn)，但是多個(gè)輔助驅(qū)動(dòng)電路可以提供在分布參數(shù)電路10的給定點(diǎn)。具體地，例如，當(dāng)分布參數(shù)電路10非常長(zhǎng)時(shí)，以預(yù)定的間隔布置多個(gè)輔助驅(qū)動(dòng)電路對(duì)于高速驅(qū)動(dòng)很有效。
在多點(diǎn)上提供輔助驅(qū)動(dòng)電路30的構(gòu)造中，加速了分布參數(shù)電路10的驅(qū)動(dòng)。由于輔助驅(qū)動(dòng)電路30可以省略提供給驅(qū)動(dòng)電路20的解碼器和邏輯電路，所以減小了電路尺寸以減少電路面積。另外，可以在分布參數(shù)電路10中的給定點(diǎn)提供多個(gè)輔助驅(qū)動(dòng)電路，并由此可實(shí)行高速驅(qū)動(dòng)。
輔助驅(qū)動(dòng)電路的激活信號(hào)ACLE可以與通過(guò)該輔助驅(qū)動(dòng)電路加速的驅(qū)動(dòng)電路的驅(qū)動(dòng)信號(hào)相同。參考圖14中示出的方塊圖和時(shí)序圖將描述這種情況的示例性結(jié)構(gòu)。
如圖14所示，在半導(dǎo)體設(shè)備4中，提供具有負(fù)載15的電路10(例如，分布參數(shù)電路)。驅(qū)動(dòng)電路10的驅(qū)動(dòng)電路20連接到電路的一端，并且輔助驅(qū)動(dòng)電路接收驅(qū)動(dòng)電路20的驅(qū)動(dòng)信號(hào)作為輸入信號(hào)，加速驅(qū)動(dòng)電路20的驅(qū)動(dòng)的輔助驅(qū)動(dòng)電路30連接到電路10的另一端。對(duì)于輔助驅(qū)動(dòng)電路30，可以采用具有圖4A到6B和圖9A和9B中描述的電路結(jié)構(gòu)的輔助驅(qū)動(dòng)電路。此外，作為例子，解碼器(地址解碼器)21通過(guò)邏輯電路22連接到驅(qū)動(dòng)電路20。
向輔助驅(qū)動(dòng)電路30施加激活信號(hào)ACLE，其切換激活還是滅活輔助驅(qū)動(dòng)電路30。該激活信號(hào)ACLE可以與驅(qū)動(dòng)電路20的驅(qū)動(dòng)信號(hào)DRVE相同。因此，在輸入驅(qū)動(dòng)信號(hào)DRVE的同時(shí)激活輔助驅(qū)動(dòng)電路30。
如上所述，驅(qū)動(dòng)電路20和輔助驅(qū)動(dòng)電路30的控制信號(hào)是公共的，由此可以減少控制信號(hào)的數(shù)目，并且可以實(shí)現(xiàn)控制時(shí)序簡(jiǎn)化和簡(jiǎn)化電路控制。
加速上述驅(qū)動(dòng)的輔助驅(qū)動(dòng)電路監(jiān)測(cè)在一側(cè)驅(qū)動(dòng)的分布參數(shù)電路的負(fù)載的信號(hào)轉(zhuǎn)變，并自發(fā)地加速該驅(qū)動(dòng)。省略了大部分地址解碼器和邏輯電路，并且可以用小面積實(shí)現(xiàn)以接近兩端驅(qū)動(dòng)的速度來(lái)驅(qū)動(dòng)。然而，在像CMOS圖像傳感器一樣需要在脈沖的下降沿設(shè)定緩沖電壓的情況下，有時(shí)難以設(shè)計(jì)多個(gè)閾值邏輯。
例如，在負(fù)電壓驅(qū)動(dòng)中，在需要以從-1V到3.3V來(lái)驅(qū)動(dòng)布置在固態(tài)成像設(shè)備的單位像素中的轉(zhuǎn)移晶體管的柵極的固態(tài)成像設(shè)備中，在其從3.3V下降到-1V時(shí)，該柵極有時(shí)通過(guò)0V驅(qū)動(dòng)。參考圖15中示出的方塊圖、圖16中示出的電路圖和圖17中示出的時(shí)序圖，描述實(shí)施其的示例性結(jié)構(gòu)。
如圖15所示，在半導(dǎo)體設(shè)備5中，提供具有負(fù)載15的電路10(例如，分布參數(shù)電路)。驅(qū)動(dòng)電路10的驅(qū)動(dòng)電路20連接到電路的一端，并且輔助驅(qū)動(dòng)電路接收驅(qū)動(dòng)電路20的驅(qū)動(dòng)信號(hào)作為輸入信號(hào)，加速驅(qū)動(dòng)電路20的驅(qū)動(dòng)的輔助驅(qū)動(dòng)電路30連接到電路10的另一端。輔助驅(qū)動(dòng)電路30監(jiān)測(cè)電路10的負(fù)載15的信號(hào)轉(zhuǎn)變，輔助驅(qū)動(dòng)電路30包括由具有邏輯閾值的邏輯形成的電平感測(cè)電路31，臨時(shí)存儲(chǔ)加速驅(qū)動(dòng)狀態(tài)的標(biāo)志存儲(chǔ)器40，其中，電平感測(cè)電路31和標(biāo)志存儲(chǔ)器40的每個(gè)輸出用來(lái)確定驅(qū)動(dòng)，以驅(qū)動(dòng)負(fù)載15。此外，例如，解碼器21通過(guò)邏輯電路22連接到驅(qū)動(dòng)電路20。
在半導(dǎo)體設(shè)備5中，監(jiān)測(cè)通過(guò)驅(qū)動(dòng)電路20改變的分布參數(shù)電路的負(fù)載15的信號(hào)電平，并且當(dāng)發(fā)生轉(zhuǎn)變時(shí)輔助驅(qū)動(dòng)電路30加速該驅(qū)動(dòng)。在這時(shí)，標(biāo)志存儲(chǔ)器40存儲(chǔ)驅(qū)動(dòng)發(fā)生的事件。下降沿的驅(qū)動(dòng)根據(jù)標(biāo)志存儲(chǔ)器40的狀態(tài)確定，并通過(guò)輔助驅(qū)動(dòng)電路30驅(qū)動(dòng)?？梢灶嵉股仙睾拖陆笛夭僮鞯拇涡?。
接下來(lái)，將參考圖16描述輔助驅(qū)動(dòng)電路30的示例性電路，并且將參考圖17示出的時(shí)序圖描述輔助驅(qū)動(dòng)電路30的操作。另外，圖17的虛線示出了沒有輔助驅(qū)動(dòng)電路的情形。
如圖16和17所示，輔助驅(qū)動(dòng)電路30與圖1和9中描述的輔助驅(qū)動(dòng)電路相同。與沒有輔助驅(qū)動(dòng)電路的情形相比，對(duì)于分布參數(shù)電路的負(fù)載的電壓SIG，在上升沿超過(guò)一定電平的時(shí)候，例如，其超過(guò)邏輯閾值Vth的時(shí)候，輔助驅(qū)動(dòng)電路30用于加速用于加速該驅(qū)動(dòng)的電壓SIG的上升沿。在這時(shí)，標(biāo)志存儲(chǔ)器40存儲(chǔ)該驅(qū)動(dòng)狀態(tài)，并且中間電壓Vmid由XPmid提供，該XPmid向過(guò)渡電壓的驅(qū)動(dòng)器45提供緩存電壓。在截止(off)電壓的Vss提供給XPlow的時(shí)刻復(fù)位標(biāo)志存儲(chǔ)器40，并且電平感測(cè)電路31自動(dòng)地下降到OFF(截止)狀態(tài)，以結(jié)束脈沖驅(qū)動(dòng)的序列。圖中的Flg表示標(biāo)志存儲(chǔ)器40的輸出電壓。此外，輔助驅(qū)動(dòng)電路30具有在負(fù)載下降時(shí)臨時(shí)存儲(chǔ)預(yù)定電壓的過(guò)渡電壓的驅(qū)動(dòng)器45，然后當(dāng)下降時(shí)向其提供中間電壓。
在半導(dǎo)體設(shè)備5中，集中注意信號(hào)線，該信號(hào)線在需要提供緩沖電勢(shì)之前剛好變化到高電平。當(dāng)輔助驅(qū)動(dòng)電路30加速該高電平驅(qū)動(dòng)時(shí)，寫入標(biāo)志存儲(chǔ)器40，然后確定提供緩沖電壓。當(dāng)?shù)碗娖津?qū)動(dòng)通過(guò)緩沖電壓加速時(shí)，該標(biāo)志存儲(chǔ)器40復(fù)位，并且該狀態(tài)返回到原始狀態(tài)。更具體地，由于在上升沿的一個(gè)邏輯閾值Vth被設(shè)置，以自動(dòng)地設(shè)置該條件來(lái)產(chǎn)生下降沿，所以不需要在下降沿設(shè)置邏輯閾值。如上所述，通過(guò)減小面積可以獲得封裝密度的優(yōu)點(diǎn)，同時(shí)實(shí)現(xiàn)接近兩端驅(qū)動(dòng)的驅(qū)動(dòng)特性。
接下來(lái)，參考圖18，將描述在通過(guò)圖1描述的半導(dǎo)體設(shè)備1加速驅(qū)動(dòng)的結(jié)構(gòu)中、以及圖23和24中描述的過(guò)去技術(shù)中的兩端驅(qū)動(dòng)的結(jié)構(gòu)和一側(cè)驅(qū)動(dòng)的結(jié)構(gòu)中，驅(qū)動(dòng)分布參數(shù)電路的仿真結(jié)果。在圖18中，垂直線代表驅(qū)動(dòng)時(shí)間，水平線代表分布參數(shù)電路中負(fù)載的位置。另外，在每個(gè)半導(dǎo)體設(shè)備中分布參數(shù)電路負(fù)載的數(shù)目是1024個(gè)負(fù)載。在一側(cè)的驅(qū)動(dòng)中，驅(qū)動(dòng)電路布置在分布參數(shù)電路的左側(cè)。在兩端驅(qū)動(dòng)中，驅(qū)動(dòng)電路布置在分布參數(shù)電路的兩端。在根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備(加速驅(qū)動(dòng))中，驅(qū)動(dòng)電路布置在分布參數(shù)電路的左側(cè)，并且輔助驅(qū)動(dòng)電路連接在分布參數(shù)電路的右側(cè)上。另外，驅(qū)動(dòng)晶體管的尺寸全部是相同的。
如圖18所示，在一側(cè)驅(qū)動(dòng)的半導(dǎo)體設(shè)備中，延遲時(shí)間在與驅(qū)動(dòng)電路分離的位置上顯著延長(zhǎng)，而在具有輔助驅(qū)動(dòng)電路的半導(dǎo)體設(shè)備中，其具有接近兩端上的驅(qū)動(dòng)的延遲特性，并且該驅(qū)動(dòng)比一側(cè)上的驅(qū)動(dòng)更顯著加速。此外，在兩端上的驅(qū)動(dòng)中電路面積減小的優(yōu)勢(shì)如上所述。如上所述，布置輔助驅(qū)動(dòng)電路的結(jié)構(gòu)對(duì)于有效減小電路尺寸和對(duì)于降低加速電路中延遲的差異是顯著有效的。
接下來(lái)，參考圖19示出的方塊圖和圖20示出的放大圖，將描述根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備為固態(tài)成像設(shè)備的示例性結(jié)構(gòu)。在圖19中，作為例子，示出了MOS圖像傳感器。
如圖19所示，在半導(dǎo)體設(shè)備(固態(tài)成像設(shè)備)6中，像素51在垂直方向(x方向)和水平方向(y方向)布置成二維矩陣。像素行中的每個(gè)像素51通過(guò)控制信號(hào)線52連接和控制。
MOS圖像傳感器具有像素陣列50，其中包括光電轉(zhuǎn)換元件的像素51布置成二維矩陣；以及作為外圍電路的、驅(qū)動(dòng)控制信號(hào)線52的驅(qū)動(dòng)電路20、控制驅(qū)動(dòng)電路20的邏輯電路61、垂直掃描電路62、時(shí)序產(chǎn)生電路(未示出)和水平掃描電路63。對(duì)于MOS圖像傳感器，以驅(qū)動(dòng)信號(hào)作為輸入信號(hào)加速該驅(qū)動(dòng)的輔助驅(qū)動(dòng)電路30連接到連接控制信號(hào)線52的邏輯電路61的相對(duì)側(cè)。例如，對(duì)于控制信號(hào)線52，存在轉(zhuǎn)換控制線112、復(fù)位控制線113和選擇控制線114。因此，輔助驅(qū)動(dòng)電路30連接到每個(gè)轉(zhuǎn)換控制線112、復(fù)位控制線113和選擇控制線114。
在該結(jié)構(gòu)中，由垂直掃描電路62和邏輯電路61選擇的行通過(guò)驅(qū)動(dòng)電路20從一側(cè)驅(qū)動(dòng)。由于輔助驅(qū)動(dòng)電路30布置在相對(duì)側(cè)，可以加速對(duì)通過(guò)驅(qū)動(dòng)電路20驅(qū)動(dòng)的行的控制信號(hào)線(水平信號(hào)線)52的驅(qū)動(dòng)。
此外，輸出信號(hào)線111導(dǎo)線連接到關(guān)于像素陣列部分50中像素51形成的矩陣陣列的每列。而且，提供復(fù)位電壓的復(fù)位線115導(dǎo)線連接到每個(gè)像素51。
參考圖20示出的放大圖，將描述像素51的示例性電路結(jié)構(gòu)。該示例性電路的單位像素具有光電轉(zhuǎn)換元件、光電二極管511，例如，構(gòu)造包括例如傳遞晶體管512、復(fù)位晶體管513、放大晶體管514和選擇晶體管515的四個(gè)晶體管的像素電路。這里，例如，N溝道MOS晶體管用作傳遞晶體管512、復(fù)位晶體管513、放大晶體管514和選擇晶體管515。
傳遞晶體管512連接在光電二極管511的陰極和浮置(floating)擴(kuò)散部分516之間，該浮置擴(kuò)散部分516是電荷電壓轉(zhuǎn)換部分，其中傳遞脈沖TRG施加到柵極(控制電極)以傳遞信號(hào)電荷(此處為電子)，該信號(hào)電荷通過(guò)光電二極管511光電轉(zhuǎn)換，并在此存儲(chǔ)到浮置擴(kuò)散部分516。
在復(fù)位晶體管513中，漏極連接到復(fù)位線115，并且源極連接到浮置擴(kuò)散部分561，其中在信號(hào)電荷從光電二極管511向浮置擴(kuò)散部分516傳遞之前，復(fù)位脈沖RST施加到柵極，以將浮置擴(kuò)散部分516的電勢(shì)復(fù)位到復(fù)位電壓Vrst。
在放大晶體管514中，柵極連接到浮置擴(kuò)散部分516，并且漏極連接到像素源Vdd，其中輸出被復(fù)位晶體管513復(fù)位之后的浮置擴(kuò)散部分516的電勢(shì)作為復(fù)位電平，并且輸出信號(hào)電荷已經(jīng)被傳遞晶體管512所傳遞至的浮置擴(kuò)散部分516的電勢(shì)作為信號(hào)電平。
例如，在選擇晶體管515中，漏極連接到放大晶體管514的源極，并且源極連接到輸出信號(hào)線111，其中選擇脈沖SEL施加到柵極以轉(zhuǎn)變成ON狀態(tài)，并將像素51轉(zhuǎn)變到選擇狀態(tài)，并且從放大晶體管514輸出的信號(hào)輸出到輸出信號(hào)線111。另外，對(duì)于選擇晶體管515，可以采用選擇晶體管515連接在像素源Vdd和放大晶體管514的漏極之間的結(jié)構(gòu)。
此外，返回到圖19，將繼續(xù)該描述。配置驅(qū)動(dòng)電路20，以執(zhí)行讀取在像素陣列部分11的讀取行中每個(gè)像素51的信號(hào)的讀取操作。
垂直掃描電路62由移位寄存器或地址解碼器構(gòu)成，例如，其中適當(dāng)?shù)禺a(chǎn)生復(fù)位脈沖RST、傳遞脈沖TRG和選擇脈沖SEL，以垂直地(按垂直方向)以行為單位掃描電子快門行和讀取行中像素陣列部分10的每個(gè)像素51，同時(shí)，進(jìn)行電子快門操作，以在關(guān)于電子快門行的行中掠過(guò)像素51的信號(hào)。然后，在通過(guò)驅(qū)動(dòng)電路20進(jìn)行讀取掃描之前，在與快門速度相對(duì)應(yīng)的時(shí)間期間對(duì)相同行(電子快門行)進(jìn)行電子快門操作。
水平掃描電路63構(gòu)成有移位寄存器或地址解碼器，例如，其水平掃描像素陣列部分10的每個(gè)像素列。
根據(jù)半導(dǎo)體設(shè)備6(固態(tài)成像設(shè)備)，輔助驅(qū)動(dòng)電路30布置在控制信號(hào)線52的驅(qū)動(dòng)電路20的相對(duì)側(cè)，由此，在布置輔助驅(qū)動(dòng)電路30的一側(cè)上，垂直掃描電路和邏輯電路的位置可以省略。因此，可以獲得減小電路面積的優(yōu)點(diǎn)，也可以通過(guò)輔助驅(qū)動(dòng)電路30加速驅(qū)動(dòng)速度，并且可以均勻化該加速水平信號(hào)線的延遲分布，有助于改進(jìn)固態(tài)成像設(shè)備的性能。不僅在CMOS圖像傳感器中、而且在CCD的水平信號(hào)線的驅(qū)動(dòng)中，類似的結(jié)構(gòu)可以獲得類似的優(yōu)點(diǎn)。
接下來(lái)，參考圖21示出的方塊圖，將描述根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備為存儲(chǔ)設(shè)備的示例性構(gòu)造。在圖21中，作為例子，示出了動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)。
如圖21所示，半導(dǎo)體設(shè)備(存儲(chǔ)設(shè)備)7具有陣列，其中具有單個(gè)晶體管和單個(gè)電容的存儲(chǔ)器元件在陣列中垂直和水平排列。字選擇電路71選擇字選擇線72，并且該線通過(guò)驅(qū)動(dòng)電路20驅(qū)動(dòng)，以在預(yù)定存儲(chǔ)元件73中寫或讀數(shù)據(jù)。
在連接關(guān)于字選擇線72的驅(qū)動(dòng)電路20的相對(duì)側(cè)端上布置輔助驅(qū)動(dòng)電路30。例如，對(duì)于輔助驅(qū)動(dòng)電路30，可以使用在圖4A到6B和圖9A和9B中描述的結(jié)構(gòu)中的輔助驅(qū)動(dòng)電路。在存儲(chǔ)元件73中，字選擇線72連接到MOS晶體管74的柵極，位線75連接到MOS晶體管的一側(cè)，并且電容76連接到另一側(cè)。在存儲(chǔ)設(shè)備7中，輔助驅(qū)動(dòng)電路30加速字選擇線72的驅(qū)動(dòng)。
在寫操作中，電壓施加到選擇行的字選擇線72，數(shù)據(jù)傳到對(duì)應(yīng)的位線75，然后選擇該行，以向MOS晶體管74的柵極提供電壓。由此，信息存儲(chǔ)在單元的電容76中，在該單元中MOS晶體管74的源極和漏極導(dǎo)通。
在讀操作中，首先，將位線75設(shè)定為與預(yù)充電電源線(未示出)相同的電壓。預(yù)充電電源線的電壓設(shè)置為感測(cè)放大器的閾值電壓。隨后，預(yù)充電開關(guān)斷開，在位線75中預(yù)充電的電壓保持一段時(shí)間。然后，選擇字選擇線72以施加電壓。由此，MOS晶體管74的源極和漏極導(dǎo)通，以將電容76中的信息傳到位線75。由于位線75具有預(yù)充電電壓，當(dāng)電容76具有電荷時(shí)，其變?yōu)槌^(guò)閾值電壓的電壓值，而當(dāng)其沒有電荷時(shí)變?yōu)榈陀陂撝惦妷旱碾妷褐?。這里，電壓施加到感測(cè)放大器的控制端，以激活感測(cè)放大器，并且位線75的電壓值變化成與關(guān)于閾值電壓的“1”和“0”相對(duì)應(yīng)的電壓。在這時(shí)，相同的數(shù)據(jù)再次存儲(chǔ)在存儲(chǔ)單元的電容76中。最后，列選擇開關(guān)轉(zhuǎn)變到ON狀態(tài)，以在位線75中輸出信息。
根據(jù)半導(dǎo)體設(shè)備7(存儲(chǔ)設(shè)備)，輔助驅(qū)動(dòng)電路30布置在字選擇線72的驅(qū)動(dòng)電路20的相對(duì)側(cè)，由此，在布置輔助驅(qū)動(dòng)電路30的一側(cè)上可以省略字選擇電路71。因此，可以獲得電路面積減小的優(yōu)勢(shì)，還可以通過(guò)輔助驅(qū)動(dòng)電路30加速驅(qū)動(dòng)速度，并可以使加速的水平信號(hào)線的延遲分布均勻化，有助于改進(jìn)存儲(chǔ)設(shè)備的讀速率和寫速率。
接下來(lái)，參考圖22示出的方塊圖，將描述根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備為存儲(chǔ)設(shè)備的示例性結(jié)構(gòu)。在圖22中，作為例子，示出了由動(dòng)態(tài)邏輯電路形成的PLA(可編程邏輯陣列)構(gòu)造的可編程邏輯陣列。
如圖22所示，半導(dǎo)體設(shè)備(可編程邏輯陣列)8是由動(dòng)態(tài)邏輯電路形成的PLA(可編程邏輯陣列)。要考慮的是，當(dāng)通過(guò)驅(qū)動(dòng)信號(hào)DRVE滅活驅(qū)動(dòng)電路20時(shí)，驅(qū)動(dòng)電路20將所有的輸出轉(zhuǎn)變到低電平。在通過(guò)PRE信號(hào)預(yù)充電之后，當(dāng)來(lái)自邏輯電路22的輸入在前一級(jí)確定時(shí)，驅(qū)動(dòng)電路20被驅(qū)動(dòng)電路20的驅(qū)動(dòng)信號(hào)DRVE激活。當(dāng)輔助驅(qū)動(dòng)電路30被輔助驅(qū)動(dòng)電路30的激活信號(hào)ACLE激活時(shí)，在上升沿的轉(zhuǎn)變可以被加速。
根據(jù)半導(dǎo)體設(shè)備(可編程邏輯陣列)8，可編程邏輯陣列的驅(qū)動(dòng)可以被加速。具體地，因?yàn)椋捎谶壿嬤\(yùn)算流程因而總體上難以形成在兩端上驅(qū)動(dòng)的結(jié)構(gòu)，所以半導(dǎo)體設(shè)備提供了加速分布參數(shù)電路形成的信號(hào)線的優(yōu)點(diǎn)。
根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體設(shè)備用來(lái)減小面積，還用于對(duì)具有分布參數(shù)電路作為負(fù)載的控制信號(hào)線的驅(qū)動(dòng)電路進(jìn)行加速，包括固態(tài)成像設(shè)備，諸如CMOS圖像傳感器和電荷耦合器件(CCD)；存儲(chǔ)設(shè)備，諸如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)、靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)、只讀存儲(chǔ)器(ROM)、和非易失性存儲(chǔ)器；以及可編程邏輯陣列，諸如PLA。
本領(lǐng)域的技術(shù)人員應(yīng)該理解，在所附權(quán)利要求或其等同范圍內(nèi)，根據(jù)設(shè)計(jì)需要和其它因素，可以進(jìn)行各種修改、結(jié)合、子結(jié)合和改變。
相關(guān)申請(qǐng)的交叉參考本發(fā)明包含涉及2006年2月27日在日本專利局提交的日本專利申請(qǐng)JP2006-049730的主題，其全部?jī)?nèi)容并入這里作為引用。
權(quán)利要求
1.一種半導(dǎo)體設(shè)備，具有可操作來(lái)驅(qū)動(dòng)具有延遲的電路的驅(qū)動(dòng)電路，所述半導(dǎo)體設(shè)備包括輔助驅(qū)動(dòng)電路，可操作來(lái)加速所述驅(qū)動(dòng)電路的驅(qū)動(dòng)，其接收所述驅(qū)動(dòng)電路的驅(qū)動(dòng)信號(hào)作為輸入信號(hào)。
2.根據(jù)權(quán)利要求1的半導(dǎo)體設(shè)備，其中，所述輸入信號(hào)是檢測(cè)轉(zhuǎn)變電平的信號(hào)。
3.根據(jù)權(quán)利要求1的半導(dǎo)體設(shè)備，其中，在邏輯電路的邏輯閾值中，在上升沿的驅(qū)動(dòng)閾值低于在下降沿的驅(qū)動(dòng)閾值，其中所述邏輯電路接收輸入信號(hào)，該輸入信號(hào)是已經(jīng)驅(qū)動(dòng)所述驅(qū)動(dòng)電路的信號(hào)。
4.根據(jù)權(quán)利要求1的半導(dǎo)體設(shè)備，包括所述輔助驅(qū)動(dòng)電路，可操作來(lái)響應(yīng)于單個(gè)驅(qū)動(dòng)或多個(gè)驅(qū)動(dòng)而加速，所述驅(qū)動(dòng)由所述驅(qū)動(dòng)電路驅(qū)動(dòng)，該驅(qū)動(dòng)電路被提供多個(gè)電壓，并且所述驅(qū)動(dòng)由該電壓驅(qū)動(dòng)。
5.根據(jù)權(quán)利要求1的半導(dǎo)體設(shè)備，包括在所述電路中的給定點(diǎn)的單個(gè)輔助驅(qū)動(dòng)電路或多個(gè)輔助驅(qū)動(dòng)電路。
6.根據(jù)權(quán)利要求1的半導(dǎo)體設(shè)備，其中，切換所述輔助驅(qū)動(dòng)電路的激活/滅活的激活信號(hào)與所述驅(qū)動(dòng)電路的驅(qū)動(dòng)信號(hào)相同。
7.根據(jù)權(quán)利要求1的半導(dǎo)體設(shè)備，其中，所述輔助驅(qū)動(dòng)電路包括電平感測(cè)電路，可操作來(lái)監(jiān)測(cè)所述電路的電路負(fù)載的信號(hào)轉(zhuǎn)變；以及標(biāo)志存儲(chǔ)器，可操作來(lái)臨時(shí)存儲(chǔ)加速驅(qū)動(dòng)的狀態(tài)，其中，所述電平感測(cè)電路和所述標(biāo)志存儲(chǔ)器的每個(gè)輸出用來(lái)確定驅(qū)動(dòng)，以驅(qū)動(dòng)所述電路負(fù)載。
8.根據(jù)權(quán)利要求1的半導(dǎo)體設(shè)備，其中，所述半導(dǎo)體設(shè)備為具有所述輔助驅(qū)動(dòng)電路的固態(tài)成像設(shè)備。
9.根據(jù)權(quán)利要求1的半導(dǎo)體設(shè)備，其中，所述半導(dǎo)體設(shè)備為具有所述輔助驅(qū)動(dòng)電路的存儲(chǔ)設(shè)備。
10.根據(jù)權(quán)利要求1的半導(dǎo)體設(shè)備，其中，所述半導(dǎo)體設(shè)備為具有所述輔助驅(qū)動(dòng)電路的可編程邏輯陣列。
全文摘要
提供一種半導(dǎo)體設(shè)備，其具有可操作來(lái)驅(qū)動(dòng)具有延遲的電路的驅(qū)動(dòng)電路，該半導(dǎo)體設(shè)備包括可操作來(lái)加速該驅(qū)動(dòng)電路的驅(qū)動(dòng)的輔助驅(qū)動(dòng)電路，其接收驅(qū)動(dòng)電路的驅(qū)動(dòng)信號(hào)作為輸入信號(hào)。
文檔編號(hào)H03K5/14GK101060594SQ200710103590
公開日2007年10月24日 申請(qǐng)日期2007年2月27日 優(yōu)先權(quán)日2006年2月27日
發(fā)明者大池佑輔 申請(qǐng)人:索尼株式會(huì)社