專利名稱：：具可變延遲時鐘的時鐘產生裝置及其方法
技術領域：
：本發(fā)明涉及一種時鐘產生裝置及其方法，特別涉及一種具有一可變延遲時鐘的時鐘產生裝置及其方法。
背景技術：
：對于時鐘產生器而言，延遲鎖定回路(delaylockloop,DLL)是一現(xiàn)有技術。圖1是現(xiàn)有N級延遲鎖定回路100的功能方塊圖。該N級延遲鎖定回路IOO包含一壓控延遲線(voltage-controlleddelayline,VCDL)110、一相位沖企測器(phasedetector,PD)120及一回3各濾波器(loopfiIter,LF)130。壓控延遲線110更包含N個可變延遲單元(variabledelaycell)lll一l、111_2.....Ill—N等。壓控延遲線110接收一輸入時鐘CLK-IN及一源自于回路濾波器130的控制電壓Vc,并產生N個輸出時鐘CLK—1、CLK一2、...、CLK—N。輸出時鐘CLK_1是可變延遲單元111—1的輸出，輸出時鐘CLK_2是可變延遲單元111—2的輸出，依此類推。所有N個可變延遲單元實質上是由相同的電路所建構而成；因此，N個可變延遲單元實質上具有相同的延遲量?？勺冄舆t單元111-N可藉由相位檢測器120來對其輸出時鐘CLK—N與輸入時鐘CLK_IN的相位來進行比較，以產生用于表示輸入時鐘CLK—IN與輸出時鐘CLK-N間的相位關系的一相位誤差信號PE。由相位檢測器120所產生的相位誤差信號PE,是藉由回路濾波器130予以進行濾波以產生控制電壓Vc，該控制電壓Vc控制壓控延遲線110中的每一可變延遲單元的延遲。在穩(wěn)態(tài)下，產生一穩(wěn)定的控制電壓Vc以使得輸出時鐘CLK-N對準(align)該輸入時鐘CLK-IN;相位誤差信號PE實質上是零，同時也意味對于控制電壓Vc無須作更進一步的改變。令輸入時鐘CLK-IN的周期為T。在穩(wěn)態(tài)下，每一可變延遲單元111—1、111—2.....111-N皆具有一延遲量T/N,以使得輸出時鐘CLK—N對準輸入時鐘CLK—IN。在許多應用中，一相位反相運算(圖1未示)是施行在該最后一級可變延遲單元以產生一額外180°相移(即T/2的延遲)，在此情形中，每一可變延遲單元111—1、111_2、…、lll-N在穩(wěn)態(tài)下皆具有一T/(2N)的延遲量。一時鐘多路復用器(clock咖ltiplexer)常被置于一延遲鎖定回路中以產生一可變相位(或稱為可變延遲)時鐘。圖2中例示一使用N級延遲鎖定回路100所結構而成的時鐘產生系統(tǒng)200及一時鐘多路復用器220。圖1中，N級延遲鎖定回路IOO接收一輸入時鐘CLK—IN,并產生N個輸出時鐘CLK—1、CLK-2.....CLK—N。時鐘多路復用器220接收源自于N級延遲鎖定回路100的N個輸出時鐘CLK-1、CLK—2.....CLK—N，并依據(jù)一時鐘選擇信號PHASE—SELECT來產生一時鐘產生系統(tǒng)200的輸出時鐘CUC—OUT。該輸出時鐘CLK-OUT是依據(jù)時鐘選擇信號PHASE—SELECT來從該N個輸出時鐘CLK—1、CLK-2、…、CLK—N中所選出。雖然現(xiàn)有時鐘產生系統(tǒng)200可產生一符合要求的相位(或稱延遲量)，但仍存在著兩個問題。第一個問題是需要一時鐘多路復用器。在集成電路上實現(xiàn)一高頻時鐘多路復用器十分困難，當具大輸入數(shù)目時更甚。第二個問題是延遲量的分辨率端視延遲緩沖器的級數(shù)而定。一般而言，一N級延遲鎖定回路(具前述所提及的在最后一級可變延遲單元的輸出端進行相位反相運作)能在相位延遲量上提供一具(180/N)。的分辨率。例如，為達相位延遲量具10°的分辨率，則須采用18級的延遲鎖定回路。因此，在相位延遲上使用延遲鎖定回路來產生一具高分辨率的可變延遲時鐘是不實際的。
發(fā)明內容本發(fā)明的目的之一是提供一種時鐘產生裝置與其方法，以解決上述問題。本發(fā)明的目的之一是提供一種時鐘產生裝置與其方法，其能在一輸入數(shù)目不多的時鐘多路復用器下產生一符合要求的相位。本發(fā)明的目的之一是提供一種時鐘產生裝置與其方法，該時鐘產生裝置與其方法具有高分辨率的可變延遲時鐘。本發(fā)明的實施例揭露另一種用于產生一輸出時鐘的方法。該方法包含下列步驟接收一相位變化信號及N個輸入時鐘，其中，N〉l;個別根據(jù)N個相位偏移信號來延遲該N個輸入時鐘以產生N個中間時鐘；根據(jù)一有限狀態(tài)信號來從該N個中間時鐘中選擇一個時鐘來作為該輸出時鐘；及依據(jù)該相位變化信號及該N個中間時鐘以產生該有限狀態(tài)信號及該N個相位偏移信號。本發(fā)明的實施例揭露另一種時鐘產生裝置。該時鐘產生裝置包含N個可變延遲時鐘電路，每一可變延遲時鐘電路根據(jù)一相對應的相位偏移信號來對一相對應的輸入時鐘進行延遲以產生一相對應的中間時鐘，其中，N>1;一時鐘多路復用器，根據(jù)一有限狀態(tài)信號來從該N個中間時鐘中選出一中間時鐘為一輸出時鐘；及一有限狀態(tài)機，用于接收一相位變化信號及該N個中間時鐘，并產生該有限狀態(tài)信號及該N個相位偏移信號。圖1是現(xiàn)有N級延遲鎖定時鐘回路(DLL)的功能方塊圖；圖2是現(xiàn)有時鐘產生系統(tǒng)的功能方塊圖3是本發(fā)明的時鐘產生裝置的延遲時鐘合成器(DLCS)的一實施例示意圖4是圖3中的相位檢測器(PD)的一實施例示意圖；圖5是產生相位偏差信號P0的一實施例示意圖；圖6是在不同PHA-OS數(shù)值下的時序圖7是本發(fā)明的時鐘產生裝置的可變延遲時鐘合成器的示意圖8是在STATE-0及POX-I/4下的一實施例時序圖9是本發(fā)明的有限狀態(tài)機(FSM)的一實施例示意圖；及圖10是本發(fā)明的交越檢測器(crossoverdetector)的一實施例示意圖。附圖符號說明100:現(xiàn)有N級延遲鎖定時鐘回路110、340、340—0、340—1:壓控延遲線111_1-111—N:可變延遲單元120、310、400:相位檢測器130、330、330—0、330—1:回路濾波器200:現(xiàn)有時鐘產生系統(tǒng)220:相位選擇器300、300-0、300-1:延遲鎖定時鐘合成器320、320—0、320—1:加總電路410:相位頻率4企測器412、414:數(shù)據(jù)觸發(fā)器416、1050:與門420:電荷泵422:電5克源424:第一開關426:第二開關428:電流槽500、520-1-520—K、920:數(shù)字/模擬轉換器510:編碼器530:加總單元700:可變延遲時鐘合成器710:有限狀態(tài)機720:多路復用器910:累加器930:交越檢測器940:觸發(fā)器950:邏輯反相器960:第一多路復用器970:第二多路復用器1030:第二觸發(fā)器1040:異或門1050:與門1060:第一觸發(fā)器1080:絕對值運算器1090:比較器CLK_IN:輸入時鐘CLK_INB:反相輸入時鐘CLL1-CLK-N、CLK一OUT:輸出時鐘CLK_OUT0:第一輸出時鐘CLK-0UT1:第二輸出時鐘PE0:第一相位誤差信號PE1:第二相位誤差信號PE，經(jīng)修正的相位誤差信號PEO，經(jīng)修正的第一相位誤差信號PE1，經(jīng)修正的第二相位誤差信號P0、POO、POl、P0,-P0"相位偏移信號UP、DN、RESET、Sl、S2、OS-GT—TH、XO:還輯信號STATE:有限狀態(tài)信號PE:相位誤差信號PHA_CH:相位變化信號POX:相位偏移變數(shù)Vc:控制電壓VcO:第一控制電壓Vcl:第二控制電壓PHA_TH:臨限值T:時鐘周期PHA—OS:整數(shù)PHASE-SELECT:時鐘選擇信號P,-PK:三元碼具體實施例方式圖3是本發(fā)明的時鐘產生裝置。該時鐘產生裝置是一延遲時鐘合成器(delayclocksynthesizer,DLCS)。在一實施例中，延遲鎖定時鐘合成器300接收一輸入時鐘CLK_IN及一相位偏移信號P0，并產生一輸出時鐘CLK-OUT,其中，輸出時鐘CLK-OUT具有一與輸入時鐘CLK-IN有關的一相位偏移量(offset),且該相位偏移量由相位偏移信號P0所控制。延遲鎖定時鐘合成器300包含一相位檢測器(Phasedetector)310、一加總電路(summingcircuit)320、一回路濾波器(Loopfilter)330及一壓控延遲線(Voltagecontrolleddelayline,VCDL)340。壓控延遲線340接收輸入時鐘CLK—IN,并藉由源自回路濾波器330的一控制電壓Ve作為控制信號來控制輸入時鐘CLK—IN的延遲量，以產生輸出時鐘CLK—0UT。相位^r測器310對輸出時鐘CLK—OUT的相位與該輸入時鐘CLK-IN的相位進行比較，并產生一用于表示輸入時鐘CLK_IN與輸出時鐘CLK-0UT間的相位差的一相位誤差信號PE。相位誤差信號PE通過加總電路320與相位偏移信號P0進行加總，并產生一經(jīng)修正的相位誤差信號PE，。經(jīng)修正的相位誤差信號PE，通過回路濾波器330來予以進行濾波，以產生作為控制信號的控制電壓Ve。在閉回路狀態(tài)下，輸出時鐘CULOUT的相位被調整以建立了與輸入時鐘CLK—IN間的特定的關系。在穩(wěn)態(tài)下，輸出時鐘CLK—OUT的相位與輸入時鐘CLK_IN的相位具有一特定的數(shù)值關系，以便相位誤差信號PE通過相位偏移信號PO作補償(offset)。總而言之，該經(jīng)修正的相位誤差信號PE，實際上是零，亦明白指出輸出時鐘CLK—OUT的相位無須再作改變。一實施例中，回路濾波器330包含有一電容。所述的壓控延遲線340是可調延遲電路(Adjustabledelaycircuit)的一實施例，本領域普通技術人員可利用其它任一適用的可調延遲電路來取代延遲鎖定時鐘合成器300中的壓控延遲線340，接受回路濾波器330的控制來延遲輸入時鐘CLK—IN，以產生輸出時鐘CLK—0UT。在一較佳實施例中，相位誤差信號PE與相位偏移信號P0兩者皆是電流型態(tài)信號。這里，相位誤差信號PE與相位偏移信號P0可無須通過加總電路320來加總產生該經(jīng)修正的相位誤差信號PE，。亦即，該加總電路320是一節(jié)點，以將相位誤差信號PE與相位偏移信號P0直接耦接合成為該經(jīng)修正的相位誤差信號PE'。在一較佳實施例中，相位檢測器310被實作為一線性相位檢測器(Linearphasedetector)。在每次進行相位比較時，相位檢測器310產生一脈沖(Pulse),該脈沖的振幅(Magnitude)固定，然，該脈沖的寬度是可變的，該脈沖的寬度與輸入時鐘CLK_IN與輸出時鐘CLK_0UT間的相位誤差成比例。該脈沖的極性指出輸入時鐘CLK—IN與輸出時鐘CLK—OUT間的時序關系。舉例來說，若輸出時鐘CLK-OUT早于輸入時鐘CUC-IN，則該脈沖的正負極性符號是一正值；若輸出時鐘CLK-OUT晚于輸入時鐘CLK—IN，則該脈沖的極性是一負值。在一較佳實施例中，該脈沖被實作為一電子電流脈沖(electricalcurrentpulse)。圖4是圖3中的相位檢測器310的一具體實施例。這里，相位檢測器400包含一相位頻率檢測器(phase-frequencydetector)410及一電荷泵(chargepumpcircuit)420。電荷泵420接收輸入時鐘CLK—IN(即圖3的延遲鎖定時鐘合成器300的輸入時鐘CLK_IN)及輸出時鐘CLK-0UT(即圖3的延遲鎖定時鐘合成器300的輸出時鐘CLK—OUT)，并產生二邏輯信號UP、DN。一實施例中，相位頻率檢測器410包含二數(shù)據(jù)觸發(fā)器(dataflip-flop)"2、4"及一與門(ANDgate)416。每一數(shù)據(jù)觸發(fā)器具有四個端點輸入端D、時鐘觸發(fā)端、重置端(reset)R及輸出端Q。相位頻率檢測器是熟悉此領域技術者所知悉，故這里不再贅述。電荷泵420包含一電流值為I的電流源(currentsource)422、一由邏輯信號UP所控制的第一開關424、一由邏輯信號DN所控制的第二開關426及一電流值為I的電流槽(currentsink)428。電荷泵亦為熟悉此領域技術者所知悉，故這里不再贅述。若輸出時鐘CLK_0UT的時序是以一t值領先輸入時鐘CLK-IN，則相位誤差信號PE中產生一振幅為I且寬度為t的正向電流脈沖；若輸出時鐘CLK_0UT是以一t值落后輸入時鐘CLK_IN，則相位誤差信號PE中產生一振幅為I且寬度為t的負向電流脈沖。一實施例中，相位偏移信號P0是藉由一數(shù)字/模擬轉換器(Digital-to-analogconverter)而產生。圖5例示4吏用一數(shù)字/才莫擬轉換器500來產生相位補償信號P0的一具體實施例。這里，是以一整數(shù)PHA-OS來表示相位偏移量，其中BPHA_0S《K,且K是一正整數(shù)。一編碼器(Encoder)510將整數(shù)PHA-0S轉換成K個三元碼P、、P2.....PK,每一三元碼具有1、0及1等三種可能數(shù)值。編碼器510是在令所有K個三元碼的總和等于整數(shù)PHA—OS的情境下運作。每一三元碼(P,、P2、…或Pk)通過一三元數(shù)字/模擬轉換器(520—1、520—2、…或520—K)而被轉換成一模擬信號。舉例來說，三元碼P'被三元數(shù)字/模擬轉換器520—1接收及轉換，三元碼P2被三元數(shù)字/模擬轉換器520—2接收及轉換，依此類推。所有三元數(shù)字/模擬轉換器(520_1、520—2、...、520-K)的輸出通過一加總單元530而進行加總，并產生相位偏移信號PO。在一較佳的實施例中，所有三元數(shù)字/模擬轉換器(520_1-520—10是電流模式(Current-mode)的數(shù)字/模擬轉換器，且其輸出可無須使用加總單元530而可被直接合并以產生相位偏移信號PO。請注意，其也能在不悖離本發(fā)明精神下去使用另一編碼器，來將整數(shù)PHA一0S轉換成多個二元碼，其中，每一二元碼具有兩種數(shù)值，即-1及1;也能在不悖離本發(fā)明精神下去使用另種編碼器，來將整數(shù)PHA_0S轉換成二元碼與三元碼的組合。請繼續(xù)參考圖5。在一較佳實施例中，每一三元數(shù)字/模擬轉換器("0一1、52(L2.....530-K)可由一對應的電荷泵電路來施作，其中，該對應的電荷泵電路與圖4中的電荷泵420相似。每一三位碼(P,、P2.....或Pk等)是以兩邏輯信號來表示(詳見圖4中的UP及DN):—是用于控制一第一開關(詳見圖4中的第一開關424),且另一是用于控制一第二開關(詳見圖4中的第二開關426);其中，該第一開關用于使能對應的電荷泵以供給電流，而該第二開關用于使能對應的電荷泵以汲取電流。舉例來說，當三元碼為1時(UP=1及DN-O),對應的電荷泵供給一往外流的電流；當三元碼為-1時(l/P-0及DN=1),對應的電荷泵汲取一往內流的電流；當三元碼為0時(UP=0及DN=0)，對應的電荷泵則被禁能(disable)。在一具體實施例中，每一三元數(shù)字/模擬轉換器(520-1、520—2.....530_K)由其對應的電荷泵所施作，且源自每一之三元數(shù)字/模擬轉換器的電流輸出是(l)若三元碼是l時，則為J;(2)若三元碼是-1時，則為-J;及(3)若三元碼是0時，則為零。因此，用于表示相位偏移信號PO的輸出電流的組合值(resultantvalue)是(PHA_OS).J。在此，請參閱圖3。在穩(wěn)態(tài)下，相位誤差信號PE信號則通過相位偏移信號PO信號而予以補償(offset)，換言之，即其時間均值(time-averages)(或稱時間積分(time-integrals))必須相同，但正負號卻相反。倘若令輸入時鐘CLK—IN與輸出時鐘CLK-OUT間的時序差為t,則在穩(wěn)、態(tài)下，依電荷守恒原貝寸(principleofchargeconservation)可4f到下列關系式t.1=(PHA一0S).j'T或<formula>formulaseeoriginaldocumentpage12</formula>這里，I是該相位檢測器400(詳見圖4)中的電荷泵420的電流振幅；J源自于產生相位偏移信號P0的每一三元數(shù)字/模擬轉換器的電荷泵的電流振幅；PHA—0S是一整數(shù)，用于控制該相位偏移信號P0的生成；T是輸入時鐘CLK_IN的周期。T.PHA—OS.J/I是在圖5實施例中圖3的相位偏移信號P0的數(shù)值。這里，可藉由選擇一合適的整數(shù)PHA—OS來建立一輸入時鐘CLK—IN與輸出時鐘CLK-OUT間的所欲達成的相位差。舉例來說，倘若令PHA—OS為介于-4與4之間的一整數(shù)(即，當圖5中的K為4時)。并且，令J為1/8，那么，在穩(wěn)態(tài)下，介于輸入時鐘CLK—IN與輸出時鐘CLK—OUT間的時序差(timingdifference)將會是T.(PHA-0S)/8。圖6顯示出在數(shù)種不同PHA—0S數(shù)值下的時序圖。如此，為了在延遲中實現(xiàn)高分辨率，只須選擇一較大的數(shù)值K即可。在所揭示的一實施例中，由于介于輸入時鐘CLK—IN與輸出時鐘CLK—OUT間的相位偏移量(phaseoffset)被限制于[-T,T];由此，由一相位檢測器所檢測而得知一介于相同頻率間的兩時鐘的相位差將不能比時鐘周期來得大。因此，(PHA_0S).J/I需被限制在[-l,l]，以確保穩(wěn)態(tài)下經(jīng)修正的相位誤差信號PE，-O能被達到。從而，延遲鎖定時鐘合成器300所產生的相位偏移量(offset)亦將被限制于卜T，T]。在一些應用里，其需以一超過一完整時鐘周期的相位偏移量(offset)來延遲一時鐘。尤對一鎖相環(huán)(Phase-LockLoop,PLL)的應用，相位偏移量(offset)應不受限制。這里，相較于絕對相位偏移量，周期間的相位變化量的具體說明更為合宜。當使用一三元碼信號型態(tài)的相位變化信號PHA-CH指出從上一時鐘周期所累增的相位改變量，取代使用PHA-OS信號來指出一絕對相位偏移量。此三元相位變化信號PHA—CH具三種可能值Q、1及-1。PHA—CH-0意指無相位變化(從上一時鐘周期);PHA—CH=1意指須進一步的相位延遲；及PHA-CH--1意指須進一步的相位超前。此絕對相位偏移量是該相位變化信號PHA-CH的累計總和，所以是不受限制的。一實施例中，是使用一雙重可變延遲時鐘電路(dualvariabledelayclockcircuit,dualVDCC)結構的時鐘產生系統(tǒng)來產生一具無相位偏移量限制的時鐘。所述的雙重可變延遲時鐘電路結構包含兩個可變延遲時鐘電路；在任何操作時間下，該二可變延遲時鐘電路其中之一是在主動(active)狀態(tài)，而另一可變延遲時鐘電路是在預備(stand-by)狀態(tài)。在預備狀態(tài)下的可變延遲時鐘電路用于產生該時鐘產生系統(tǒng)的一預備時鐘，同時，在主動狀態(tài)下的可變延遲時鐘電路用于產生該時鐘產生系統(tǒng)的一最終的輸出時鐘。介于該最終的輸出時鐘及該預備時鐘間初始的相位差是180°。對于該主動狀態(tài)的可變延遲時鐘電路而言，是通過一相位偏移信號的控制來調整該最終的輸出時鐘的相位。當該最終的輸出時鐘的相位被調整至相位偏移為180°的程度時，則兩個可變延遲時鐘電路的角色將會被互換。亦即，當現(xiàn)行的預備狀態(tài)的可變延遲時鐘電路接替用于產生該最終的輸出時鐘的角色時，另一可變延遲時鐘電路進入預備狀態(tài)。每當該兩個可變延遲時鐘電路角色互換時，就能有效地對該最終的輸出時鐘的相位偏移量范圍延展180°。如此，該最終的輸出時鐘的相位偏移量即可不受限制。圖7顯示時鐘產生裝置，該時鐘產生裝置是一可變延遲時鐘合成器700?？勺冄舆t時鐘合成器700使用雙重延遲鎖定時鐘合成器(dualdelaylockclocksynthesizer,dualDLCS)結構來達到無限制的相位偏移量。按，所述的延遲鎖定時鐘合成器是前段所述的可變延遲時鐘電路的一范例。圖7中，可變延遲時鐘合成器700包含二延遲鎖定時鐘合成器300_0及300-1、一多路復用器720及一有限狀態(tài)機(Finitestatemachine,FSM)710。延遲鎖定時鐘合成器(DLCS)300-0、300-1由與圖3中所示的延遲鎖定時鐘合成器300相同的電路所建構而成。延遲鎖定時鐘合成器300-0接收一輸入時鐘CLK-IN及一第一相位偏移信號POO，并產生一第一輸出時鐘CLK-OUTO,其中第一輸出時鐘CLK-OUTO具一與輸入時鐘CLK—IN有關的相位偏移量，且該偏移量由第一相位偏移信號POO所決定。延遲鎖定時鐘合成器300_1接收一反相輸入時鐘CLK-INB(即與輸入時鐘CLK—IN的相位相差180°)及一第二相位偏移信號POl,并產生一第二輸出時鐘CLK_OUTl,其中，該第二輸出時鐘CLK-OUT1具有一與輸入時鐘CLK—INB有關的相位偏移，且該偏移量由第二相位偏移信號P01所決定。多路復用器720接收該源自延遲鎖定時鐘合成器300-0的第一輸出時鐘CLK-OUT0與該源自延遲鎖定時鐘合成器300-1的第二輸出時鐘CLK_0UT1,并依據(jù)一有限狀態(tài)信號STATE以產生該最終的輸出時鐘CLK—0UT。當有限狀態(tài)信號STATE為0時，則選擇第一輸出時鐘CLK—OUT0為該最終的輸出時鐘；反之，則選擇第二輸出時鐘CLK-OUTl。有限狀態(tài)機710接收源自延遲鎖定時鐘合成器300_0的第一輸出時鐘CLK—OUT0、源自延遲鎖定時鐘合成器300-1的第二輸出時鐘CLK—0UT1及一相位變化信號PHA-CH,并產生第一相位偏移信號POO以控制延遲鎖定時鐘合成器300_0的相位、第二相位偏移信號POl以控制延遲鎖定時鐘合成器300-1的相位及有限狀態(tài)信號STATE以決定選擇哪一個延遲鎖定時鐘合成器來產生最終的輸出時鐘CLK—OUT。換言之，第一輸出時鐘信號CLK-OUT0與第二輸出時鐘信號CLK-OUTl是可變延遲時鐘合成器700的中間時鐘，而由多路復用器72G從第一輸出時鐘信號CLK_OUT0與第二輸出時鐘信號CLK-OUTl等二中間時鐘中，選4奪其中的一中間時鐘來作為可變延遲時鐘合成器700的輸出時鐘CLK—OUT。以下以一實施例說明可變延遲時鐘合成器700的基本運作原理。相位變化信號PHA-CH是一三元信號，其可能的三種信號為0、1及-1。當相位變化信號PHA_CH為非零值時，一相位延遲或一相位提前便會被予以執(zhí)行。在有限狀態(tài)機710內部具有用于儲存一相位偏移變量POX的可逆計數(shù)器(叩/downcounter)。當相位變化信號PHA-CH為1時，相位偏移變量POX則被增加；當相位變化信號PHA-CH為-1時，相位偏移變數(shù)POX則會被減少。當另一延遲鎖定時鐘合成器在預備狀態(tài)下時，現(xiàn)行被用于產生最終的輸出時鐘CLK-0UT的延遲鎖定時鐘合成器則會在主動狀態(tài)下。對于處于主動狀態(tài)下的延遲鎖定時鐘合成器而言，是將相對應的相位偏移信號指定為相位偏移變數(shù)POX的值。對于處于預備(stand-by)狀態(tài)下的延遲鎖定時鐘合成器而言，是將該相對應的相位偏移信號指定為一預定值，例如，將相位偏移信號指定為0。舉例來說，當有限狀態(tài)信號STATE為0時，延遲鎖定時鐘合成器300—0處于主動狀態(tài)，此時是將第一相位偏移信號POO指定為相位偏移變數(shù)POX的值；同時，延遲鎖定時鐘合成器300—1處于預備(stand-by)狀態(tài)，此時是將第二相位偏移信號P01的值指定為0。當有限狀態(tài)信號STATE為1時，延遲鎖定時鐘合成器300-1處于主動狀態(tài)，此時是將第二相位偏移信號P01指定為相位偏移變數(shù)POX的值；同時，延遲鎖定時鐘合成器300—0處于預備(stand-by)狀態(tài)，此時是指派第一相位偏移信號POO的值為0。每一延遲鎖定時鐘合成器電路工作在一閉回路狀態(tài)下，并通過相對應的相位偏移信號來抵消相位誤差信號。舉例來說，當有限狀態(tài)信號STATE為0時，相位誤差信號PEO的值將轉變(settle)為相位偏移變數(shù)POX,且相位誤差信號PEl將轉變(settle)為0。從而，第一輸出時鐘CLK—OUTO具有一由相位偏移變量POX所決定的相位偏移量(有關于輸入時鐘CLK_IN),且第二輸出時鐘CLK—0UT1的相位與反相輸入時鐘CLK—INB的相位相同。這里，源自主動狀態(tài)的延遲鎖定時鐘合成器的輸出時鐘相位因相位偏移變量POX的增加或減少而被提前或延遲，同時，預備狀態(tài)的延遲定時鐘合成器將產生一與其相對應的輸入時鐘同相位的輸出時鐘。圖8是有限狀態(tài)信號STATE-O及相位偏移變量POX-I/4時的時序圖；圖中顯示出相對于輸入時鐘CLK-IN，第二輸出時鐘CLK—OUT1具有180'的延遲(即T/2),且第一輸出時鐘CLK-OUTO具有90°的延遲(即T/4)。若相位偏移變量POX的振幅達到1/2，則自主動狀態(tài)的延遲鎖定時鐘合成器的相位延遲或相位提前亦會達到1/2。此種狀況下，會檢測到一般被稱為交越狀態(tài)(crossover)的狀況，例如，在進行第一輸出時鐘CIJLOUTO與第二輸出時鐘CLK-0UT1間的相位比較時，第一輸出時鐘CLK—OUTO與第二輸出時鐘CLK—0UT1將在主動狀態(tài)的延遲鎖定時鐘合成器的相位延遲/提前達到172的瞬間彼此相互對齊(a1ign)。在此情形下，有限狀態(tài)機710觸發(fā)(togg1e)有限狀態(tài)信號STATE的邏輯值改變，并將相位偏移變量P0X、第一相位偏移信號POO及第二相位偏移信號P01重設為0。圖9是有限狀態(tài)機710的一實施例。在此實施例中，有限狀態(tài)機710包含一累加器(accumulator)910、一數(shù)字/模擬轉換器920、一交越檢測器(crossoverdetector)930、一觸發(fā)器(flip-flop)940、一邏輯反相器(logicalinverter)950、一第一多路復用器960及一第二多路復用器970。累加器910是一可逆計數(shù)器，其接收相位變化信號PHA_CH。累加器910對相位變化信號PHA—CH作計數(shù)(countup)、倒數(shù)(countdown)及維持原值。累加器910的輸出是一整數(shù)PHA-0S,可通過數(shù)字/模擬轉換器920來轉換成相位偏移變數(shù)P0X,較佳的實施是一電流型態(tài)信號；其中數(shù)字/模擬轉換器920的較佳實施可為顯示于圖5中的數(shù)字/模擬轉換器500。交越檢測器930接收源自延遲鎖定時鐘合成器300—0的第一輸出時鐘CLK-OUT0及源自延遲鎖定時鐘合成器300-1的第一輸出時鐘CLK_0UT1，并產生一數(shù)字邏輯信號RESET,其中數(shù)字邏輯信號RESET被用于重設累加器910中的計數(shù)器，及用于觸發(fā)觸發(fā)器940。交越檢測器930檢測輸出時鐘CLK-OUT0與CLL0UT1的交越狀態(tài)。一旦交越狀態(tài)被;險測到，邏輯信號RESET便被啟動(asserted)以重設累加器910中的計數(shù)器數(shù)值。同時，觸發(fā)器940輸出因邏輯信號RESET的觸發(fā)而被激發(fā)，其中，邏輯信號RESET是藉由反相器950作為一反相反饋至觸發(fā)器940。觸發(fā)器940的輸出(即有限狀態(tài)信號STATE)用于決定選擇哪一個延遲鎖定時鐘合成器來產生最終的輸出時鐘CLK-OUT。當有限狀態(tài)信號STATE為0時，選擇延遲鎖定時鐘合成器300—0;這里情形下，相位偏移變量POX通過多路復用器960而被指定為第一相位偏移信號P00。當有限狀態(tài)信號STATE為l時，則選擇延遲鎖定時鐘合成器300-1;這里情形下，相位偏移變量POX通過多路復用器970而被指定為第二相位偏移信號POl，且第一相位偏移信號POO通過多路復用器960而被指定為0。圖10是交越檢測器930的一實施例示意圖。交越檢測器930包含一第一觸發(fā)器1060、一第二觸發(fā)器1030、一異或門(XORgate)1040、一與門(ANDgate)1050、一絕對值運算器(absolutevalueoperator)潔0及一比較器(Comparator)1090。觸發(fā)器1060以第二輸出時鐘CLK—0UT1取樣第一輸出時鐘CLK-OUT0，以產生一邏輯信號Sl,其中，邏輯信號SI更通過觸發(fā)器1030來進行取樣，以產生一邏輯信號S2。當交越狀態(tài)發(fā)生時，即第一輸出時鐘CLK—OUT0對齊(align)于第二輸出時鐘CLK—0UT1時，邏輯信號Sl將會與邏輯信號S2反相。邏輯信號XO將會被啟動(asserted)，其中邏輯信號X0是通過邏輯門1040來對邏輯信號S1與邏輯信號S2進行互斥或運算(XORoperation)而得。然，熟悉此領域技術者都知曉，當?shù)谝惠敵鲂盘朇LK_OUT0與第二輸出信號CLK-0UT1間相位相差180°時，邏輯信號X0便會被啟動(asserted)。一較佳實施例，為避免誤判交越狀態(tài)，則需更進一步使用與門1050與邏輯信號0S-GT—TH來確認邏輯信號X0是否符合要求，其中邏輯信號0S_GT_TH僅當相位偏移變量PHA-0S的絕對值大于預定臨限值(predeterminedthreshold)PHA一TH時才會被啟動(asserted)。纟色對值運算器1080與比較器1090被用于產生邏輯信號0S-GT-TH,其中，邏輯信號OS-GT-TH用于表示相位偏移變量PHA—OS的絕對值是否超過臨限值PHA-TH。圖9的實施例中，使用一交越檢測器930來決定一交越狀態(tài)，并據(jù)此啟動邏輯信號RESET與觸發(fā)有限狀態(tài)信號STATE的邏輯值改變。在另一具體實施例中，交越檢測器的功能可由一算法來完成，無須一個真正的硬件電路。舉例來說，在一未使用顯式(explicit)交越檢測器電路的實施例中，當有限狀態(tài)機710內部的相位偏移變量PHA-0S符合18(T的相位偏移量時，便觸發(fā)邏輯信號RESET。舉例來說，當PHA-OSJ/I等于1/2或(-1/2)時，則預期會有一交越狀態(tài)發(fā)生，其中，J是在圖9所示的數(shù)字/模擬轉換器920中的每一三元數(shù)字/模擬轉換器的電流振幅，而I是相位檢測器310_0、310_1中的電荷泵電流振幅。在另一實施例中，是在一開回路狀況下，預測將會有一交越狀況發(fā)生。若在數(shù)字/模擬轉換器920中的這些電荷泵電路與在相位檢測器310-0中的這些電荷泵電^^的電流振幅匹配(matching)良好的話，則上述交越狀態(tài)的預測將會很精準。在另一實施例中，反相輸入時鐘CLK—INB相對于輸入時鐘CLK-IN并非成180。反相。舉例來說，反相輸入時鐘CLK—工NB可與輸入時鐘CLK—IN相差90°相位。只要交越狀態(tài)可被正確地檢測(或預測)到，則在圖9中所示的方法仍可繼續(xù)運作。對于這些熟悉此領域技術者，本發(fā)明中所教示的原則可^f皮以許多樣態(tài)來加以實現(xiàn)。舉例來說，其可利用三個延遲鎖定時鐘合成器來加以實現(xiàn)。當其它兩個延遲鎖定時鐘合成器在預備狀態(tài)時，剩下的延遲鎖定時鐘合成器運作在主動狀態(tài)下。當一交越狀態(tài)纟支檢測到時，主動狀態(tài)的延遲鎖定時鐘合成器且，延遲鎖定時鐘合成器是可變延遲時鐘電路的一范例?？扇我膺x用一種可變延遲時鐘電路來取代延遲鎖定時鐘合成器300—0或延遲鎖定時鐘合成器300-1，只要所選用的可變延遲時鐘電路接收一輸入時鐘(CLK-IN或CLK—INB)及一偏移信號(POG或POl),并產生一相對于其輸入時鐘(CLK—IN或CLK—INB)具相位偏移量的輸出時鐘(CLK—OUTO或CLK—0UT1),其中，輸出時鐘的相位偏移量由相位偏移信號(POO或POl)所決定。以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。權利要求1.一種用于產生一輸出時鐘的方法，包含下列步驟接收一相位變化信號及N個輸入時鐘，其中，N＞1；個別根據(jù)N個相位偏移信號來延遲該N個輸入時鐘以產生N個中間時鐘；根據(jù)一有限狀態(tài)信號來從該N個中間時鐘中選擇其一來作為該輸出時鐘；及依據(jù)該相位變化信號及該N個中間時鐘以產生該有限狀態(tài)信號及該N個相位偏移信號。2.如權利要求1所述的方法，其中，N=2。3.如權利要求2所述的方法，該二輸入時鐘的相位差是180°。4.如權利要求1所述的方法，更包含下列步驟檢測或是預測該多個中間時鐘的二中間時鐘的一交越狀態(tài)。5.如權利要求4所述的方法，更包含下列步驟當檢測或是預測到該交越狀態(tài)時，則觸發(fā)該有限狀態(tài)信號的邏輯值改變。6.如權利要求1所述的方法，更包含下列步驟產生一相位偏移變量，該相位偏移變量響應于該相位變化信號。7.如權利要求6所述的方法，其中，該相位偏移變量是該相位變化信號的積分。8.如權利要求6所述的方法，其中，當檢測或是預測到一交越狀態(tài)時，則該相位偏移變量被重置為一預定值。9.如權利要求6所述的方法，更包含下列步驟當檢測或是預測到一交越狀態(tài)時，則分別指定該相位偏移變量或一預定值給該多個相位偏移信號。10.—種時鐘產生裝置，包含N個可變延遲時鐘電路，每一可變延遲時鐘電路根據(jù)一相對應的相位偏移信號來對一相對應的輸入時鐘進行延遲以產生一相對應的中間時鐘，其中，N〉1;一時鐘多路復用器，根據(jù)一有限狀態(tài)信號來從該N個中間時鐘中選出其一以作為一輸出時鐘；及一有限狀態(tài)機，用于接收一相位變化信號及該N個中間時鐘，并產生該有限狀態(tài)信號及該N個相位偏移信號。11.如權利要求10所述的時鐘產生裝置，其中，N=2。12.如權利要求11所述的時鐘產生裝置，其中，該二輸入時鐘的相位差約為180°。13.如權利要求10所述的時鐘產生裝置，其中，該有限狀態(tài)機更包含一交越^r測器，用于^r測該N個中間時鐘其中的二中間時鐘間的一交越狀態(tài)。14.如權利要求13所述的時鐘產生裝置，其中，該交越檢測器包含有一觸發(fā)器。15.如權利要求13所述的時鐘產生裝置，其中，當該有限狀態(tài)機檢測或是預期到一交越狀態(tài)時，則該有限狀態(tài)機觸發(fā)該有限狀態(tài)信號的邏輯值改變。16.如權利要求10所述的時鐘產生裝置，其中，該有限狀態(tài)機產生一相位偏移變量，該相位偏移變量響應于該相位變化信號。17.如權利要求16所述的時鐘產生裝置，其中，當該有限狀態(tài)機檢測或是預期到一交越狀態(tài)時，則該有限狀態(tài)機將該相位偏移變量重置為一預定值。18.如權利要求16所述的時鐘產生裝置，其中，當該有限狀態(tài)機檢測或是預期到一交越狀態(tài)時，則該有限狀態(tài)機將該相位偏移變量或一預定值分別指定給該多個相位偏移信號。19.如權利要求10所述的時鐘產生裝置，其中，該可變延遲時鐘電路的其一包含一相位檢測器，用于檢測該相對應的輸入時鐘及該相對應的中間時鐘間的相位差，以產生一相位誤差信號；一加總電路，用于對該相位誤差信號及該相對應的相位偏移信號予以進行加總而成為一經(jīng)修正的相位誤差信號；一濾波器，用于對該經(jīng)修正的相位誤差信號進行濾波，并產生一控制信號；及一可調延遲電路，將該相對應的輸入時鐘延遲一延遲量來產生該相對應的中間時鐘，其中該延遲量由該控制信號所控制。20.如權利要求19所述的時鐘產生裝置，其中，該可調延遲電路是一壓控延遲線。21.如權利要求19所述的時鐘產生裝置，其中，該相位檢測器包含一電荷泵電路。全文摘要本發(fā)明揭露一種時鐘產生裝置及其方法。該裝置的一實施例包含一可調延遲電路，用于接收一輸入時鐘，并產生一具一相位偏移的輸出時鐘，其中該相位偏移由一控制信號所控制；一相位檢測器，用于檢測該輸入時鐘與該輸出時鐘間的相位差，并產生一相位誤差信號；一加總電路，用于對一相位偏移信號與該相位誤差信號予以進行加總成一經(jīng)修正的相位誤差信號；及一濾波器，用于對該經(jīng)修正的相位誤差信號予以進行濾波以產生該控制信號。文檔編號H03L7/07GK101183867SQ200710100840公開日2008年5月21日申請日期2007年4月20日優(yōu)先權日2006年4月20日發(fā)明者周格至,林嘉亮申請人:瑞昱半導體股份有限公司