專利名稱：低電壓向下轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及極大型集成系統(tǒng)的多電源電壓的電平轉(zhuǎn)換，且更確切地說，涉及 以用于芯片上測試電路的極低電壓操作進(jìn)行的低電壓電平向下轉(zhuǎn)換。
背景技術(shù)：
例如用于雙電源電壓系統(tǒng)的現(xiàn)有技術(shù)電壓電平轉(zhuǎn)換通常通過微分反相器電路來執(zhí) 行。此電路的輸出響應(yīng)一般通過例如用以驅(qū)動負(fù)載的MOSFET (金屬氧化物半導(dǎo)體場效 晶體管)的輸出反相器的驅(qū)動能力來限制。由于增加驅(qū)動器大小會增加固有及耦合電容， 所以通過增加輸出驅(qū)動器大小以獲取更多電流驅(qū)動來實(shí)現(xiàn)低電壓操作通常并未解決問 題。MOSFET裝置通常在其柵極與漏極端子之間具有相當(dāng)大的耦合電容。漏極電壓的上 升(下降)的高邊緣速率可經(jīng)由米勒電容而電容耦合到MOSFET的柵極。所述耦合可致 使MOSFET的柵極電壓上升而導(dǎo)致電路的非預(yù)期或有害的操作。因此，增加驅(qū)動器大小 以獲取更多電流驅(qū)動實(shí)際上可能會導(dǎo)致電平轉(zhuǎn)換電路性能的降級而非改進(jìn)。
對于芯片上測試電路， 一個目標(biāo)是將輸入信號(例如測試噪聲脈沖)從高電源電壓 電平轉(zhuǎn)換為較低電源電壓電平。然而，由于電流驅(qū)動與固有電容之間的取舍，現(xiàn)有技術(shù) 電路當(dāng)產(chǎn)生所要求的電流驅(qū)動時未能在較低的電源電壓下實(shí)現(xiàn)輸出信號的令人滿意的短 上升時間。為了說明，圖1在縱坐標(biāo)上以毫伏(m)展示的電壓對橫坐標(biāo)上以毫微秒(n) 展示的時間的曲線圖100上展示現(xiàn)有技術(shù)電平轉(zhuǎn)換器的一個實(shí)例的瞬間響應(yīng)。曲線圖100 展示用于在相同曲線圖上與輸入脈沖106比較的輸出脈沖102。輸入脈沖106是非反相 輸入脈沖104的結(jié)果。如在圖1中可見，輸出脈沖102具有大體上在108處指示的不良 上升時間，使得輸出脈沖上升時間116 (簡而言之，是輸出脈沖102的電壓從全振幅電壓 電平的10%上升到90%的時間)占據(jù)輸入脈沖102的脈沖寬度110的不可接受的大部分。 舉例而言，如圖1中所示，上升時間116為大約2.2毫微秒的整個脈沖寬度110的大約 1.7毫微秒。另外，米勒電容效應(yīng)可產(chǎn)生初始壓降112，其也可稱為耦合效應(yīng)。此壓降112 是輸入脈沖104的上升邊緣114 (低到高過渡)的所要的電路性能的對立面，且不利地影 響長上升時間116。
如可看到的，需要一種將輸入信號從高電源電壓電平轉(zhuǎn)換為較低的電源電壓電平的 低電壓電平轉(zhuǎn)換器。也需要一種克服米勒電容的限制以提供具有顯著改進(jìn)(即縮短)的輸出脈沖上升時間的所要求的電流驅(qū)動的電平向下轉(zhuǎn)換器。

發(fā)明內(nèi)容
在本發(fā)明的一個實(shí)施例中，低電壓電平轉(zhuǎn)換器電路包括輸出驅(qū)動器晶體管及提供下 拉電壓到所述輸出驅(qū)動器晶體管的柵極的單獨(dú)輸入下拉晶體管。
在本發(fā)明的另一實(shí)施例中， 一種系統(tǒng)包括低電壓電平轉(zhuǎn)換器，所述轉(zhuǎn)換器具有提供 負(fù)柵極電壓到具有接地阱的陽極金屬氧化物半導(dǎo)體(PMOS)輸出驅(qū)動器晶體管的輸入下 拉陰極金屬氧化物半導(dǎo)體(NMOS)晶體管。
在本發(fā)明的又一實(shí)施例中，芯片上測試系統(tǒng)包括脈沖產(chǎn)生器，所述脈沖產(chǎn)生器提供 高電源電壓電平下的輸入脈沖信號到低電壓電平轉(zhuǎn)換器。所述低電壓電平轉(zhuǎn)換器包括-輸入下拉晶體管，其提供負(fù)柵極電壓到具有接地阱的輸出驅(qū)動器PMOS FET;及輸出 NMOS FET，其具有與所述輸入下拉晶體管并聯(lián)連接到低電壓電平轉(zhuǎn)換器的輸入端的柵 極。低電壓電平轉(zhuǎn)換器的輸入端從脈沖產(chǎn)生器接收輸入脈沖信號。PMOS FET及輸出 NMOS FET的漏極均連接到低電壓電平轉(zhuǎn)換器的輸出端；且測試下的裝置連接到低電壓 電平轉(zhuǎn)換器的輸出端。測試下的裝置接收低電源電壓電平下的輸出信號噪聲脈沖。
在本發(fā)明的又一實(shí)施例中，VLSI集成電路芯片包括低電壓電平轉(zhuǎn)換器。低電壓電平 轉(zhuǎn)換器包括輸出驅(qū)動器PMOS FET，所述輸出驅(qū)動器PMOS FET的漏極連接到低電壓電 平轉(zhuǎn)換器的輸出端且其阱接地。低電壓電平轉(zhuǎn)換器也包括輸出NMOSFET，其漏極連 接到低電壓電平轉(zhuǎn)換器的輸出端且其柵極連接到低電壓電平轉(zhuǎn)換器的輸入端；及輸入下 拉NMOS FET，其在其漏極處提供負(fù)柵極電壓到輸出驅(qū)動器PMOS FET且其柵極與輸出 NMOS FET并聯(lián)連接到低電壓電平轉(zhuǎn)換器的輸入端。低電壓電平轉(zhuǎn)換器的輸入端接收高 電源電壓電平下的輸入脈沖信號；且提供低電源電壓電平的輸出信號噪聲脈沖。
在本發(fā)明的進(jìn)一步實(shí)施例中，電壓電平轉(zhuǎn)換的方法包括以下步驟(1)將輸出驅(qū)動 器晶體管的漏極連接到低電壓電平轉(zhuǎn)換器的輸出端；(2)將輸出晶體管的漏極連接到低 電壓電平轉(zhuǎn)換器的輸出端；(3)將輸入下拉晶體管的漏極連接到輸出驅(qū)動器晶體管的柵 極以提供負(fù)柵極電壓到輸出驅(qū)動器晶體管；及(4)將輸入脈沖施加到輸入下拉晶體管的 柵極及輸出晶體管的柵極，使得在低電壓電平轉(zhuǎn)換器的輸出端處以低于輸入脈沖的電壓 的電壓提供輸出信號噪聲脈沖。
在本發(fā)明的又一實(shí)施例中，用于對電壓脈沖進(jìn)行低電壓電平向下轉(zhuǎn)換的裝置包括 用于驅(qū)動負(fù)載的裝置；及用于提供下拉柵極電壓到所述用于驅(qū)動負(fù)載的裝置的裝置。所 述下拉柵極電壓增加用于驅(qū)動負(fù)載的裝置的電流驅(qū)動且減少用于驅(qū)動負(fù)載的裝置的切換時間。
通過參看以下圖式、描述及權(quán)利要求書，將更好地了解本發(fā)明的這些及其他特征、 方面及優(yōu)勢。


圖1是現(xiàn)有技術(shù)電平轉(zhuǎn)換器電路的瞬間響應(yīng)的電壓-時間曲線圖； 圖2是根據(jù)本發(fā)明一個實(shí)施例的芯片上測試系統(tǒng)的系統(tǒng)方框圖； 圖3是根據(jù)本發(fā)明一個實(shí)施例的低電壓電平轉(zhuǎn)換器電路的電路圖； 圖4是展示圖3的轉(zhuǎn)換器電路的模擬結(jié)果的曲線圖； 圖5是展示圖3的轉(zhuǎn)換器電路的柵極及輸出電壓的曲線圖； 圖6是展示圖3的轉(zhuǎn)換器電路的替代條件下的模擬結(jié)果的曲線圖；及 圖7是根據(jù)本發(fā)明一個實(shí)施例的低電壓電平轉(zhuǎn)換的方法的流程圖。
具體實(shí)施例方式
以下詳細(xì)描述是關(guān)于執(zhí)行本發(fā)明的當(dāng)前預(yù)期的最好模式。因?yàn)楸景l(fā)明的范圍通過附 加的權(quán)利要求書來最好地定義，所以所述描述不應(yīng)以限制意義來理解，而僅用于說明本 發(fā)明的一般原理的目的。
概括地說，本發(fā)明以極低電壓操作提供低電壓電平向下轉(zhuǎn)換，其可尤其適用于在極 大型集成(VLSI)電路芯片中操作。 一個實(shí)施例可提供芯片上測試電路，所述電路可在 例如具有相對高的晶體管閾值電壓(400-500mV)的300-450毫伏(mV)的極低電壓下 操作。在一個實(shí)施例中，低電壓電平轉(zhuǎn)換器將輸入信號電平從高電源電壓電平轉(zhuǎn)換為較 低的電源電壓電平(其中所述較低的電源電壓電平可極為接近輸出驅(qū)動器的閾值電壓) 而沒有例如輸出脈沖的上升時間增加或不能驅(qū)動負(fù)載的性能方面的顯著降級。
舉例而言， 一個實(shí)施例通過使用單獨(dú)(即現(xiàn)有技術(shù)中不存在)NMOS (陰極金屬氧 化物半導(dǎo)體)輸入晶體管以使用到達(dá)晶體管的輸入信號將輸出PMOS (陽極金屬氧化物 半導(dǎo)體)晶體管的柵極下拉(例如為負(fù))而與現(xiàn)有技術(shù)不同。負(fù)柵極電壓可提供更多電 流驅(qū)動。舉例而言，使用零伏特的正常柵極電壓，則輸出PMOS的電流驅(qū)動可最大為400 到500微安培。使用負(fù)柵極電壓可提供更多電流驅(qū)動。結(jié)果，負(fù)柵極電壓可允許晶體管 切換(例如從斷開到導(dǎo)通)地更快。因此，較高的切換速度及額外的電流驅(qū)動可改進(jìn)(即 減少)電路的輸出脈沖的上升時間。
除了使用額外輸入下拉NMOS晶體管之外，還有新奇的一點(diǎn)是使用額外輸入下拉 NMOS晶體管(其降低輸出PMOS晶體管的柵極電壓)連同降低輸出PMOS晶體管的閾
8值電壓(例如導(dǎo)通晶體管所需的電壓)的組合。舉例而言，輸出PMOS晶體管的閾值電 壓可通過將輸出PMOS晶體管的阱連接到接地來降低。降低輸出PMOS晶體管的閾值電 壓可有助于電流驅(qū)動且提供較快的過渡(減少的上升時間)。在一個實(shí)施例中，輸出PMOS 的柵極可經(jīng)由額外下拉NMOS晶體管與輸出PMOS之間的米勒效應(yīng)而下拉到負(fù)電壓，電 路經(jīng)連接使得輸出PMOS晶體管及額外下拉NMOS晶體管的米勒效應(yīng)可均在相同的方向 上，使得僅影響輸出過渡的耦合效應(yīng)可為輸出NMOS晶體管的耦合效應(yīng)，即導(dǎo)致耦合效 應(yīng)輕微且上升時間較短。因此，與米勒效應(yīng)僅產(chǎn)生不利影響的現(xiàn)有技術(shù)電路對比， 一個 實(shí)施例將米勒效應(yīng)轉(zhuǎn)為有利?？傊?，本發(fā)明的電路的實(shí)施例與常規(guī)反相器電路相比可做 兩件事(1)輸出與輸入的米勒效應(yīng)耦合可幾乎得以消除，所以輸出脈沖中不存在負(fù)向 突降；及(2)因?yàn)檩敵鯬MOS晶體管可具有快得多的切換速度，所以輸出脈沖可具有更 短的上升時間。
另外，舉例而言，因?yàn)楫?dāng)輸入為高時在輸出PMOS晶體管與輸出NMOS晶體管之間 可存在從電源到接地的直流(DC)路徑，所以圖3中所說明的轉(zhuǎn)換器電路可能不同尋常 且與直覺上的相反。在CMOS (互補(bǔ)金屬氧化物半導(dǎo)體)設(shè)計(jì)中在電源與接地之間具有 直接路徑是不尋常的。然而，就涉及僅用于測試的特殊電路的應(yīng)用而言，測試電路具有 較短的操作周期且在芯片正常操作期間關(guān)閉，使得即使配置是非常規(guī)的，圖3中所示的
電平轉(zhuǎn)換器也可用于此應(yīng)用。
圖2說明根據(jù)本發(fā)明一實(shí)施例的用于VLSI集成電路芯片202的示范性芯片上測試系
統(tǒng)200。舉例而言，芯片上測試系統(tǒng)200可用以產(chǎn)生噪聲脈沖以測試芯片202上的CMOS 電路的噪聲容限。電路芯片202可為用于(例如)用以數(shù)字編碼及解碼移動電話的無線 信號的調(diào)制解調(diào)器(調(diào)制器-解調(diào)器)芯片的VLSI電路。測試下的裝置204可為(例如) 通過芯片202實(shí)施的整個系統(tǒng)-例如在調(diào)制解調(diào)器芯片的情況下的調(diào)制解調(diào)器-或可為芯 片202的子系統(tǒng)-例如調(diào)制解調(diào)器芯片的情況下的調(diào)制器。芯片上測試系統(tǒng)200可包括脈 沖產(chǎn)生器206，所述脈沖產(chǎn)生器206可產(chǎn)生在低電壓電平轉(zhuǎn)換器208的輸入端處施加的 方波脈沖輸入信號207。以方波脈沖輸入信號207作為輸入，低電壓電平轉(zhuǎn)換器208可 產(chǎn)生噪聲脈沖209作為輸出信號。低電壓電平轉(zhuǎn)換器208可將具有1.2伏特(V)的額定 電平的輸入脈沖如方波脈沖輸入信號207轉(zhuǎn)換為輸出脈沖-例如具有300-400 mV范圍內(nèi) 的額定電平且具有足夠短的上升時間以從方波輸入再生大體上方波輸出的噪聲脈沖209。 舉例而言，例如圖1中所示的具有長上升時間108及與輸入脈沖的顯著耦合效應(yīng)112的 輸出脈沖102的波形的輸出波形沒有如使用芯片上測試系統(tǒng)200實(shí)踐的用于測試芯片202上的CMOS電路的噪聲容限的低電壓電平轉(zhuǎn)換器208的噪聲脈沖209輸出有用。轉(zhuǎn)換器 208的噪聲脈沖209輸出可在測試下的裝置204的電路中各點(diǎn)處視裝置204的特殊性質(zhì) 及規(guī)格而注入。裝置204可從裝置204的電路中的各點(diǎn)連接以監(jiān)視及測量各種參數(shù)(例 如電路電壓及電流)-且視裝置204的具體性質(zhì)及規(guī)格而定，所述測量值可用以提供(例 如)指示為圖2中的通過/失敗結(jié)果210的測試結(jié)果。
圖3展示根據(jù)一個實(shí)施例的低電壓電平轉(zhuǎn)換器208。低電壓電平轉(zhuǎn)換器208可在例 如VLSI集成電路芯片202的VLSI芯片上使用CMOS制造技術(shù)來實(shí)施。轉(zhuǎn)換器208可包 括"頂部"輸出驅(qū)動器晶體管212，所述晶體管可為圖3中所示的PMOS場效晶體管(FET)。 轉(zhuǎn)換器208也可包括"底部"輸出晶體管214，所述晶體管可為所示的NMOS FET。轉(zhuǎn) 換器208可進(jìn)一步包括輸入下拉晶體管216，所述晶體管可為所示的NMOS FET。頂部 輸出驅(qū)動器晶體管212、底部輸出晶體管214及輸入下拉晶體管216可如圖3中所示而 連接。
輸入信號207可被饋送到轉(zhuǎn)換器輸入端218。轉(zhuǎn)換器輸入端218可連接(并聯(lián))到 輸入下拉NMOS晶體管216的柵極226及底部輸出NMOS晶體管214的柵極224。輸入 下拉NMOS晶體管216的源極236及底部輸出NMOS晶體管214的源極234均可如圖3 中所示連接到接地250。頂部輸出驅(qū)動器PMOS晶體管212的源極232可連接到提供電 源電壓Vdd_^260的低電壓電源。舉例而言，芯片202的高電壓電源可額定地提供約1.0 到1.5 V之間的電壓，而芯片202的低電壓電源可額定地提供約300 mV到500 mV之間 的電壓。頂部輸出驅(qū)動器PMOS晶體管212的漏極242可連接到輸出端220且底部輸出 NMOS晶體管214的漏極244也可連接到輸出端220。輸出端220可提供輸出噪聲脈沖 信號209到負(fù)載，例如測試下的裝置204。
輸入下拉NMOS晶體管216的漏極246可連接到頂部輸出驅(qū)動器PMOS晶體管212 的柵極222。在測試系統(tǒng)200的操作中，當(dāng)輸入脈沖207變?yōu)榈蜁r，漏極246與柵極222 的連接可在柵極222處提供負(fù)電壓，其可(例如)增加頂部輸出驅(qū)動器PMOS晶體管212 的電流驅(qū)動及切換速度。頂部輸出驅(qū)動器PMOS晶體管212的阱252可連接到接地250。 在測試系統(tǒng)200的操作中，(例如)與阱252與電源電壓Vdd—#260的更常規(guī)的連接對比， 阱252與接地250的連接可降低頂部輸出驅(qū)動器PMOS晶體管212的閾值電壓且也增加 頂部輸出驅(qū)動器PMOS晶體管212的電流驅(qū)動及切換速度。
頂部輸出驅(qū)動器PMOS晶體管212可具有固有的柵極到漏極電容Cgdp，所述電容由 于眾所周知的米勒效應(yīng)而可被稱為米勒電容262。同樣，底部輸出NMOS晶體管214可具有固有的柵極到漏極電容Cgdn，米勒電容264;且輸入下拉NMOS晶體管216可具有 固有的柵極到漏極電容Cgdi，米勒電容266。在測試系統(tǒng)200的操作中，漏極246與柵 極222的連接可將米勒電容266的效應(yīng)耦合到輸出驅(qū)動器PMOS晶體管212的柵極222， 使得(例如)當(dāng)輸入脈沖207變?yōu)榈蜁r，輸出驅(qū)動器PMOS晶體管212的柵極222可經(jīng) 由額外輸入下拉NMOS晶體管216與輸出驅(qū)動器PMOS晶體管212之間的米勒效應(yīng)(Cgdi 266)被下拉到負(fù)電壓。輸出PMOS (Cgdp 262)及額外輸入下拉NMOS (Cgdi 266)晶 體管的米勒效應(yīng)可在相同方向上，使得僅影響輸出220過渡的米勒效應(yīng)可為輸出NMOS 晶體管的米勒效應(yīng)(Cgdn 264)。因此，耦合效應(yīng)(見圖4到6)變得可忽略(例如，與 從約100到200 mV不等的現(xiàn)有技術(shù)耦合效應(yīng)相比小于約30 mV)?？蓪⒕w管214制作 得足夠小，使得輸出端上的耦合電容264效應(yīng)最小。
圖4展示對圖3的轉(zhuǎn)換器電路208使用SPICE (側(cè)重于集成電路的模擬程序)模型 的瞬間響應(yīng)模擬結(jié)果。舉例而言，可使用參數(shù)Vm(用于芯片202的高電壓電源)d.08V; Vdd一噪聲(電源電壓260) =350 11^及連接在輸出端220處的根據(jù)負(fù)載電容指定為Cf8飛 法(fF)的負(fù)載來執(zhí)行模擬。曲線圖400展示縱坐標(biāo)上單位為毫伏(m)的電壓對橫坐標(biāo) 上以毫微秒(n)展示的時間。曲線圖400展示用于在相同曲線圖上與輸入脈沖207比較 的輸出脈沖209。為了比較也展示了非反相輸入脈沖406;輸入脈沖207可為非反相輸入 脈沖406的結(jié)果?？煽吹捷敵雒}沖上升時間416大約為350皮秒(ps)或約0.35毫微秒。 可看到耦合效應(yīng)412小于大約30毫伏。
圖5展示例如圖3中說明的低電壓電平轉(zhuǎn)換器的低電壓電平轉(zhuǎn)換器208的柵極及輸 出電壓。曲線圖500展示縱坐標(biāo)上以毫伏(m)計(jì)的電壓對橫坐標(biāo)上以毫微秒(n)展示 的時間。曲線圖500展示用于在相同曲線圖上與頂部輸出驅(qū)動器PMOS晶體管212的柵 極222處的相應(yīng)電壓(稱為柵極電壓522)比較的輸出脈沖209。圖5展示由額外下拉 NMOS晶體管216與輸出PMOS驅(qū)動器晶體管212之間的米勒效應(yīng)產(chǎn)生的負(fù)柵極電壓522 產(chǎn)生大約150 mV。此結(jié)果可在升壓PMOS電流驅(qū)動中，例如通過提供負(fù)柵極電壓522 或通過將輸出驅(qū)動器PMOS晶體管212的阱連接到接地250或兩者的組合來實(shí)現(xiàn)。結(jié)果， 可實(shí)現(xiàn)噪聲脈沖209的上升時間516的顯著減少(到如圖5中所示的大約350 ps)。同樣， 在圖5中可看到耦合效應(yīng)512小于大約30毫伏。
圖6展示使用不同于圖4中使用的那些參數(shù)的替代參數(shù)對圖3的轉(zhuǎn)換器電路208使 用SPICE模型的瞬間響應(yīng)模擬結(jié)果。舉例而言，可使用參數(shù)Vdd (芯片202的高電壓電 源)=1.08 V; Vdd—,(電源電壓260) 二500mV及在輸出端220處連接的負(fù)載電容為CL=8fF的負(fù)載來執(zhí)行模擬。曲線圖600展示縱坐標(biāo)上以毫伏(m)計(jì)的電壓對橫坐標(biāo)上以毫 微秒(n)展示的時間。曲線圖600展示用于在相同曲線圖上與輸入脈沖207比較的輸出 脈沖209。為了比較還展示了非反相輸入脈沖606;輸入脈沖207可為非反相輸入脈沖 606的結(jié)果?？煽吹捷敵雒}沖上升時間616為大約150皮秒(ps)?？煽吹今詈闲?yīng)612 相對于曲線圖600的尺度可忽略，例如小于IO毫伏。
圖7為說明根據(jù)本發(fā)明一個實(shí)施例的低電壓電平轉(zhuǎn)換的方法700的流程圖。舉例而 言，方法700可包括以高電源電壓電平從脈沖產(chǎn)生器(例如脈沖產(chǎn)生器206)施加輸入 脈沖-例如方波脈沖輸入信號207的步驟702,所述電壓電平為來自也可供應(yīng)額定地處于 300到500 mV之間的低電源電壓電平的多電源電壓系統(tǒng)的可額定地處于1.0到1.5 V之 間的電壓電平。方法700也可包括在步驟704連接輸出驅(qū)動器晶體管-例如輸出驅(qū)動器 PMOS FET晶體管212。步驟704可包括(例如)將輸出驅(qū)動器晶體管212的漏極242 連接到低電壓電平轉(zhuǎn)換器電路208的輸出端220。步驟704也可包括(例如)將輸出驅(qū) 動器晶體管212的阱252連接到接地250。另外，步驟704可包括(例如)將輸出驅(qū)動 器晶體管212的源極232連接到低電源電壓電平-例如電源電壓Vdd一^260。
方法700也可包括將輸出晶體管的漏極-例如底部輸出NMOS FET晶體管214的漏極 244-連接到低電壓電平轉(zhuǎn)換器208的輸出端220的步驟706。步驟708可包括將額外輸入 下拉晶體管的漏極-例如輸入下拉NMOS FET晶體管216的漏極246-連接到輸出驅(qū)動器 晶體管的柵極(例如輸出驅(qū)動器PMOS FET晶體管212的柵極222)以提供負(fù)柵極電壓 522到輸出驅(qū)動器PMOS晶體管212。方法700可進(jìn)一步包括并行施加輸入脈沖207到輸 入下拉NMOS晶體管216的柵極226及輸出NMOS晶體管214的柵極224的步驟710， 使得輸出信號噪聲脈沖-例如具有(例如)在圖4到6中所示的短上升時間及可忽略耦合 效應(yīng)的輸出信號噪聲脈沖209-可以低于輸入脈沖(例如，例如額定1.2 V的高電源電壓 電平Vdd)的電壓的電壓(例如，如電源電壓260的低電源電壓電平)在低電壓電平轉(zhuǎn)換 器208的輸出端220處提供。方法700中也可包括以輸出信號噪聲脈沖209驅(qū)動負(fù)載(例 如為測試下的裝置204的負(fù)載)的步驟712。
當(dāng)然，應(yīng)了解，上文是關(guān)于本發(fā)明的示范性實(shí)施例，且在不脫離在隨附權(quán)利要求書 中闡明的本發(fā)明的精神及范圍的情況下可進(jìn)行修改。
權(quán)利要求
1. 一種低電壓電平轉(zhuǎn)換器電路，其包含-輸出驅(qū)動器晶體管；及單獨(dú)的輸入下拉晶體管，其提供下拉電壓到所述輸出驅(qū)動器晶體管的柵極。
2. 根據(jù)權(quán)利要求l所述的低電壓電平轉(zhuǎn)換器，其中所述輸出驅(qū)動器晶體管具有連接到接地的阱。
3. 根據(jù)權(quán)利要求1所述的低電壓電平轉(zhuǎn)換器，其中所述輸出驅(qū)動器晶體管具有連接到雙電平電壓源的較低電源電壓的源極。
4. 根據(jù)權(quán)利要求3所述的低電壓電平轉(zhuǎn)換器，其中所述轉(zhuǎn)換器的所述輸入下拉晶體管接收具有比所述較低電源電壓的電壓高的電 壓的輸入脈沖。
5. 根據(jù)權(quán)利要求l所述的低電壓電平轉(zhuǎn)換器，其中所述輸出驅(qū)動器晶體管為陽極金屬氧化物半導(dǎo)體(PMOS)場效晶體管。
6. 根據(jù)權(quán)利要求l所述的低電壓電平轉(zhuǎn)換器，其中第二輸出晶體管及所述輸入下拉晶體管為陰極金屬氧化物半導(dǎo)體(NMOS)場效晶體管。
7. 根據(jù)權(quán)利要求l所述的低電壓電平轉(zhuǎn)換器，其中所述轉(zhuǎn)換器的輸出端處的輸出電壓不大于大約500毫伏。
8. —種系統(tǒng)，其包含低電壓電平轉(zhuǎn)換器，其具有輸入下拉陰極金屬氧化物半導(dǎo)體(NMOS)晶體管， 所述晶體管提供負(fù)柵極電壓到具有接地阱的陽極金屬氧化物半導(dǎo)體(PMOS)輸出 驅(qū)動器晶體管。.
9. 根據(jù)權(quán)利要求8所述的系統(tǒng)，其中所述低電壓電平轉(zhuǎn)換器的輸入端處的輸入電壓脈沖具有比所述低電壓電平轉(zhuǎn)換 器的所述輸出端處的輸出噪聲脈沖信號高的電壓電平。
10. 根據(jù)權(quán)利要求8所述的系統(tǒng)，其中所述低電壓電平轉(zhuǎn)換器以具有額定地提供約l.O到1.5 V之間的電壓的高電壓電源 及額定地提供約300 mV到500 mV之間的電壓的低電壓電源的多電平電源來操作。
11. 根據(jù)權(quán)利要求8所述的系統(tǒng)，其進(jìn)一步包含輸出陰極金屬氧化物半導(dǎo)體(NMOS)場效晶體管，其具有與所述輸入下拉陰極 金屬氧化物半導(dǎo)體(NMOS)晶體管并聯(lián)連接到所述低電壓電平轉(zhuǎn)換器的輸入端的 柵極，其中-所述陽極金屬氧化物半導(dǎo)體(PMOS)場效晶體管及所述輸出陰極金屬氧化物 半導(dǎo)體(NMOS)場效晶體管的漏極均連接到所述低電壓電平轉(zhuǎn)換器的輸出端。
12. —種芯片上測試系統(tǒng)，其包含-脈沖產(chǎn)生器，其提供高電源電壓電平下的輸入脈沖信號； 低電壓電平轉(zhuǎn)換器，其包含輸入下拉晶體管，其提供負(fù)柵極電壓到具有接地阱的輸出驅(qū)動器陽極金屬氧化 物半導(dǎo)體(PMOS)場效晶體管；輸出陰極金屬氧化物半導(dǎo)體(NMOS)場效晶體管，其具有與所述輸入下拉晶 體管并聯(lián)連接到所述低電壓電平轉(zhuǎn)換器的輸入端的柵極，其中所述低電壓電平轉(zhuǎn)換器的所述輸入端從所述脈沖產(chǎn)生器接收所述輸入脈沖信號；所述陽極金屬氧化物半導(dǎo)體(PMOS)場效晶體管及所述輸出陰極金屬氧化 物半導(dǎo)體(NMOS)場效晶體管兩者的漏極均連接到所述低電壓電平轉(zhuǎn)換器的 輸出端；及測試下的裝置，其連接到所述低電壓電平轉(zhuǎn)換器的所述輸出端且接收低電源電壓 電平下的輸出信號噪聲脈沖。
13. 根據(jù)權(quán)利要求12所述的芯片上測試系統(tǒng)，其中所述低電源電壓電平接近于所述輸出驅(qū)動器陽極金屬氧化物半導(dǎo)體(PMOS)場 效晶體管及所述輸出陰極金屬氧化物半導(dǎo)體(NMOS)場效晶體管的閾值電壓。
14. 一種VLSI集成電路芯片，其包含低電壓電平轉(zhuǎn)換器，其包含輸出驅(qū)動器陽極金屬氧化物半導(dǎo)體(PMOS)場效晶體管，其漏極連接到所 述低電壓電平轉(zhuǎn)換器的輸出端且具有接地阱；輸出陰極金屬氧化物半導(dǎo)體(NMOS)場效晶體管，其漏極連接到所述低電 壓電平轉(zhuǎn)換器的所述輸出端且具有連接到所述低電壓電平轉(zhuǎn)換器的輸入端的柵 極；輸入下拉陰極金屬氧化物半導(dǎo)體(NMOS)場效晶體管，其在其漏極處提供負(fù)柵極電壓到所述輸出驅(qū)動器陽極金屬氧化物半導(dǎo)體(PMOS)場效晶體管且 具有與所述輸出陰極金屬氧化物半導(dǎo)體(NMOS)場效晶體管并聯(lián)連接到所述 低電壓電平轉(zhuǎn)換器的所述輸入端的柵極，其中所述低電壓電平轉(zhuǎn)換器的所述輸入端接收高電源電壓電平下的輸入脈沖信 號；且所述低電壓電平轉(zhuǎn)換器提供低電源電壓電平下的輸出信號噪聲脈沖。
15. 根據(jù)權(quán)利要求14所述的VLSI集成電路芯片，其進(jìn)一步包含脈沖產(chǎn)生器，其提供所述高電源電壓電平下的所述輸入脈沖信號。
16. 根據(jù)權(quán)利要求14所述的VLSI集成電路芯片，其進(jìn)一步包含測試下的裝置，其連接到所述低電壓電平轉(zhuǎn)換器的所述輸出端且接收所述低電源 電壓電平下的所述輸出信號噪聲脈沖。
17. 根據(jù)權(quán)利要求14所述的VLSI集成電路芯片，其中所述輸出脈沖的上升時間響應(yīng)于方波輸入脈沖而少于350皮秒。
18. 根據(jù)權(quán)利要求14所述的VLSI集成電路芯片，其中因米勒效應(yīng)導(dǎo)致的所述輸入脈沖信號與所述輸出信號噪聲脈沖之間的耦合效應(yīng) 不大于約30mV。
19. 根據(jù)權(quán)利要求14所述的VLSI集成電路芯片，其中所述低電源電壓不大于大約500 mV。
20. 根據(jù)權(quán)利要求14所述的VLSI集成電路芯片，其中所述輸入脈沖的電壓額定地約為1.2V。
21. —種電壓電平轉(zhuǎn)換方法，其包含以下步驟將輸入下拉晶體管的漏極連接到輸出驅(qū)動器晶體管的柵極以提供負(fù)柵極電壓到 所述輸出驅(qū)動器晶體管；及施加輸入脈沖到所述輸入下拉晶體管的柵極，使得在低電壓電平轉(zhuǎn)換器的輸出端 處以比所述輸入脈沖的電壓低的電壓提供輸出信號噪聲脈沖。
22. 根據(jù)權(quán)利要求21所述的方法，其中所述施加步驟進(jìn)一步包含將所述輸入脈沖并行施加到所述輸入下拉晶體管的所述柵極及輸出晶體管的柵 極；及從脈沖產(chǎn)生器以高電源電壓電平施加所述輸入脈沖。
23. 根據(jù)權(quán)利要求21所述的方法，其進(jìn)一步包含以下步驟將所述輸出驅(qū)動器晶體管的漏極連接到低電壓電平轉(zhuǎn)換器的輸出端； 將輸出晶體管的漏極連接到所述低電壓電平轉(zhuǎn)換器的所述輸出端； 將所述輸出驅(qū)動器晶體管的源極連接到低電源電壓電平，以便以所述低電源電壓 電平提供所述輸出信號噪聲脈沖。
24. 根據(jù)權(quán)利要求21所述的方法，其進(jìn)一步包含以下步驟將所述輸出驅(qū)動器晶體管的阱連接到接地，其中所述輸出驅(qū)動器晶體管為陽極金 屬氧化物半導(dǎo)體(PMOS)場效晶體管。
25. 根據(jù)權(quán)利要求21所述的方法，其進(jìn)一步包含以下步驟用所述輸出信號噪聲脈沖驅(qū)動負(fù)載，其中所述負(fù)載為測試下的裝置。
26. 根據(jù)權(quán)利要求21所述的方法，其中所述連接所述輸出晶體管的步驟包括連接陰極金屬氧化物半導(dǎo)體(NMOS)場效 晶體管。
27. 根據(jù)權(quán)利要求21所述的方法，其中所述連接所述輸入下拉晶體管的步驟包括連接陰極金屬氧化物半導(dǎo)體(NMOS) 場效晶體管。
28. —種用于對電壓脈沖進(jìn)行低電壓電平向下轉(zhuǎn)換的裝置，其包含用于驅(qū)動負(fù)載的裝置；用于向所述用于驅(qū)動負(fù)載的裝置提供下拉柵極電壓的裝置，其中 所述下拉柵極電壓增加所述用于驅(qū)動負(fù)載的裝置的電流驅(qū)動且 所述下拉柵極電壓減少所述用于驅(qū)動負(fù)載的裝置的切換時間。
29. 根據(jù)權(quán)利要求28所述的用于對電壓脈沖進(jìn)行低電壓電平向下轉(zhuǎn)換的裝置，其進(jìn)一 步包括用于降低所述用于驅(qū)動負(fù)載的裝置的閾值電壓的裝置。
30. 根據(jù)權(quán)利要求28所述的用于對電壓脈沖進(jìn)行低電壓電平向下轉(zhuǎn)換的裝置，其進(jìn)一 步包含用于從雙電平電壓源的較低電源電壓向所述用于驅(qū)動負(fù)載的裝置提供電流的裝 置。
31. 根據(jù)權(quán)利要求30所述的用于對電壓脈沖進(jìn)行低電壓電平向下轉(zhuǎn)換的裝置，其中所述用于提供下拉柵極電壓的裝置接收具有比所述較低電源電壓的電壓高的電 壓的輸入脈沖。
全文摘要
一種低電壓電平轉(zhuǎn)換器提供用于極大型集成(VLSI)系統(tǒng)的多電源電壓的電平轉(zhuǎn)換。以用于多電源電壓系統(tǒng)的芯片上測試電路的極低電壓操作實(shí)現(xiàn)低電壓電平向下轉(zhuǎn)換。所述轉(zhuǎn)換器包括輸出驅(qū)動器PMOS FET(212)，且所述輸出驅(qū)動器PMOS FET(212)的阱接地。輸出NMOS FET(214)及額外輸入下拉NMOS FET(216)并聯(lián)連接到所述轉(zhuǎn)換器的輸入端(218)。所述額外輸入下拉NMOS FET(216)在其漏極(246)處提供負(fù)柵極電壓到輸出驅(qū)動器PMOS FET柵極(222)。所述負(fù)柵極電壓及接地阱顯著減少所述轉(zhuǎn)換器的輸出信號噪聲脈沖的上升時間，且?guī)缀跸梢蛎桌针娙菪?yīng)導(dǎo)致的輸入脈沖(207)與輸出脈沖(209)之間的耦合效應(yīng)而產(chǎn)生的輸出脈沖的初始過渡時的負(fù)峰值電壓。
文檔編號H03K17/06GK101313469SQ200680043767
公開日2008年11月26日 申請日期2006年9月29日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者穆罕默德·埃爾格巴利 申請人:高通股份有限公司