本發(fā)明關(guān)于輸出電路，特別關(guān)于利用低電壓信號(hào)對(duì)與高電壓連接的mos晶體管進(jìn)行導(dǎo)通截止控制并生成輸出信號(hào)的輸出電路。

背景技術(shù)：

生成驅(qū)動(dòng)在數(shù)十v的高電壓下進(jìn)行動(dòng)作的負(fù)載的輸出信號(hào)的輸出電路，例如，構(gòu)成為利用低電壓信號(hào)對(duì)與高電壓連接的mos晶體管進(jìn)行導(dǎo)通截止控制，從該mos晶體管得到高電壓的輸出信號(hào)。

作為這樣的輸出電路的例子，在圖6中示出現(xiàn)有的輸出電路600的電路圖。

現(xiàn)有的輸出電路600具備：電源端子601、接地端子602、輸入端子615、nmos晶體管616、電阻611、613、齊納二極管610、pmos晶體管612以及輸出端子614。

pmos晶體管612的源極與電源端子601連接，漏極與輸出端子614連接。電阻611的一端與電源端子601連接。齊納二極管610的負(fù)極與電源端子601連接，正極與電阻611的另一端和pmos晶體管612的柵極連接。電阻613的一端與齊納二極管610的正極連接。nmos晶體管616的柵極與輸入端子615連接，源極與接地端子602連接，漏極與電阻613的另一端連接。

在這樣的現(xiàn)有的輸出電路600中，nmos晶體管616根據(jù)向輸入端子615輸入的低電壓的輸入信號(hào)in進(jìn)行導(dǎo)通截止動(dòng)作，由此pmos晶體管612被驅(qū)動(dòng)，向輸出端子614輸出輸出信號(hào)。

若作為第1狀態(tài)假定nmos晶體管616導(dǎo)通的情況，則有電流流過(guò)齊納二極管610和電阻613和電阻611，pmos晶體管612的柵極電壓vgate因齊納二極管610的擊穿電壓vz而被鉗位（clamp）。即，pmos晶體管612的柵極電壓vgate成為從高電壓即電源端子601的電壓vdd低齊納二極管610的擊穿電壓vz的量的電壓。因而，pmos晶體管612能夠?qū)ǎ鴸艠O－源極間電壓不會(huì)超過(guò)耐壓。此外，電阻613是為限制齊納二極管610的電流所需要的電阻。

若作為第2狀態(tài)假定nmos晶體管616截止的情況，則pmos晶體管612因電阻611而柵極電壓vgate上拉到電源端子601的電壓vdd，成為截止?fàn)顟B(tài)。

這樣，依據(jù)現(xiàn)有的輸出電路600，pmos晶體管612的柵極－源極間電壓不會(huì)超過(guò)其耐壓，能夠響應(yīng)輸入端子615的信號(hào)而對(duì)pmos晶體管612進(jìn)行切換（switching），從輸出端子614得到輸出（例如，參照專利文獻(xiàn)1）。

【現(xiàn)有技術(shù)文獻(xiàn)】

【專利文獻(xiàn)】

【專利文獻(xiàn)1】日本特開(kāi)平8－139588號(hào)公報(bào)。

技術(shù)實(shí)現(xiàn)要素：

【發(fā)明要解決的課題】

然而，在如上述的現(xiàn)有的輸出電路600中，存在難以使pmos晶體管612的切換動(dòng)作高速進(jìn)行這一課題。

該原因在于：由于是在使pmos晶體管612導(dǎo)通截止時(shí)，經(jīng)由電阻613、電阻611進(jìn)行pmos晶體管612的柵極－源極間電容的充放電的構(gòu)成，所以充放電會(huì)需要較長(zhǎng)的時(shí)間。

圖7示出現(xiàn)有的輸出電路600的輸入信號(hào)in和pmos晶體管612的柵極電壓vgate的波形。設(shè)輸入信號(hào)in的最大值為5v、最小值為0v。在時(shí)刻t0若輸入信號(hào)in上升，則pmos晶體管612的柵極－源極間電容經(jīng)由電阻613被充電。電壓vgate如圖7所示減少而最終由齊納二極管610的擊穿電壓vz鉗位，收斂到vdd－vz。該充電時(shí)間與電阻613的大小成比例，因此根據(jù)該電阻的大小而程度不同，但是直至如圖示那樣收斂為止需要相當(dāng)?shù)臅r(shí)間。

因此，從輸入信號(hào)in上升的時(shí)刻t0到電壓vgate成為穩(wěn)定值的時(shí)刻t1為止的充電時(shí)間變長(zhǎng)，切換動(dòng)作遲緩。

另一方面，在時(shí)刻t2若輸入信號(hào)in下降，則pmos晶體管612的柵極－源極間電容經(jīng)由電阻611放電。電壓vgate如圖7所示增加而最終收斂到電壓vdd。該放電時(shí)間與電阻611的電阻值成比例，因此根據(jù)該電阻值的大小而程度不同，但是直至如圖示那樣收斂為止需要相當(dāng)?shù)臅r(shí)間。

因而，從輸入信號(hào)in下降的時(shí)刻t2到電壓vgate成為穩(wěn)定值的時(shí)刻t3為止的放電時(shí)間變長(zhǎng)，切換動(dòng)作遲緩。

本發(fā)明為解決如以上的課題而成，提供能夠進(jìn)行高速的切換動(dòng)作的輸出電路。

【用于解決課題的方案】

本發(fā)明的輸出電路的特征在于具備：第1電源端子和第2電源端子；輸出端子；控制電壓生成電路，在所述第1電源端子與所述第2電源端子之間連接，生成控制電壓；第1導(dǎo)電型的第1mos晶體管，柵極被輸入所述控制電壓，以源極的電壓不會(huì)成為第1既定電壓以下的方式進(jìn)行鉗位；第1導(dǎo)電型的第2mos晶體管，柵極被輸入第1輸入信號(hào)，源極與所述第1電源端子連接，漏極與所述第1mos晶體管的源極連接；第2導(dǎo)電型的第3mos晶體管，柵極被輸入第2輸入信號(hào)，源極與所述第2電源端子連接，漏極與所述第1mos晶體管的漏極連接；以及第1導(dǎo)電型的第4mos晶體管，源極與所述第1電源端子連接，柵極與所述第1mos晶體管的源極連接，漏極與所述輸出端子連接，所述第1導(dǎo)電型的第4mos晶體管被所述第1輸入信號(hào)及所述第2輸入信號(hào)驅(qū)動(dòng)而向所述輸出端子輸出輸出信號(hào)，所述控制電壓生成電路吸收因所述第1輸入信號(hào)和所述第2輸入信號(hào)發(fā)生變化而產(chǎn)生的所述控制電壓的變動(dòng)，將所述控制電壓保持在第2既定電壓。

【發(fā)明效果】

依據(jù)本發(fā)明的輸出電路，通過(guò)第1mos晶體管對(duì)第4mos晶體管的柵極電壓進(jìn)行鉗位，進(jìn)而，在向第1mos晶體管的柵極輸入的控制電壓產(chǎn)生變動(dòng)的情況下，控制電壓生成電路吸收該變動(dòng)，因此第1mos晶體管的柵極電壓被保持在穩(wěn)定的電壓。而且，第4mos晶體管的柵極被第2及第3mos晶體管驅(qū)動(dòng)，因此能夠設(shè)為在對(duì)第4mos晶體管的柵極－源極間電容進(jìn)行充放電的路徑不使用電阻的結(jié)構(gòu)，由此，能夠得到穩(wěn)定且高速的切換動(dòng)作。

附圖說(shuō)明

【圖1】是示出本發(fā)明的實(shí)施方式的輸出電路的電路圖。

【圖2】是示出本發(fā)明的實(shí)施方式的輸出電路的電路圖，是示出圖1的控制電壓生成電路的第1例的圖。

【圖3】是示出圖2的輸出電路的各節(jié)點(diǎn)的波形的圖。

【圖4】是示出本發(fā)明的實(shí)施方式的輸出電路的電路圖，是示出圖1的控制電壓生成電路的第2例的圖。

【圖5】是示出本發(fā)明的實(shí)施方式的輸出電路的電路圖，是示出圖1的控制電壓生成電路的第3例的圖。

【圖6】是現(xiàn)有的輸出電路的電路圖。

【圖7】是示出圖6的輸出電路的輸入信號(hào)in和pmos晶體管的柵極電壓的波形的圖。

具體實(shí)施方式

以下，參照附圖，對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。

圖1是本發(fā)明的實(shí)施方式的輸出電路100的電路圖。

本實(shí)施方式的輸出電路100具備：電源端子（也稱為“第1電源端子”）101、接地端子102（也稱為“第2電源端子”）、第1輸入端子111、第2輸入端子112、pmos晶體管121、122、124、nmos晶體管123、輸出端子130以及控制電壓生成電路20。

pmos晶體管124的源極與電源端子101連接，漏極與輸出端子130連接。pmos晶體管122的源極與電源端子101連接，柵極與第1輸入端子111連接。pmos晶體管121的源極與pmos晶體管122的漏極和pmos晶體管124的柵極連接。nmos晶體管123的源極與接地端子102連接，柵極與第2輸入端子112連接，漏極與pmos晶體管121的漏極連接。

控制電壓生成電路20連接在電源端子101與接地端子102之間，將輸出電壓作為控制電壓vy而向pmos晶體管121的柵極供給。

關(guān)于如上述構(gòu)成的輸出電路100，首先，以下說(shuō)明其動(dòng)作的概略。

當(dāng)?shù)?輸入信號(hào)in1和第2輸入信號(hào)in2分別從低電平向高電平變化時(shí)，即pmos晶體管122從導(dǎo)通向截止變化，并且nmos晶體管123從截止向?qū)ㄗ兓瘯r(shí)，nmos晶體管123經(jīng)由pmos晶體管121而對(duì)pmos晶體管124的柵極－源極間電容進(jìn)行充電，因此電壓vgate減少。該減少造成的變動(dòng)經(jīng)由pmos晶體管121的柵極－源極間電容而到達(dá)控制電壓生成電路20的輸出。即，控制電壓vy要向減少的方向變動(dòng)。此時(shí)，控制電壓生成電路20吸收這樣的變動(dòng)，以使控制電壓vy增加而返回既定電壓的方式進(jìn)行動(dòng)作。

另外，當(dāng)?shù)?輸入信號(hào)in1和第2輸入信號(hào)in2分別從高電平向低電平變化時(shí)，即pmos晶體管122從截止向?qū)ㄗ兓⑶襫mos晶體管123從導(dǎo)通向截止變化時(shí)，pmos晶體管122使pmos晶體管124的柵極－源極間電容放電，因此電壓vgate增加。該增加造成的變動(dòng)經(jīng)由pmos晶體管121的柵極－源極間電容而到達(dá)控制電壓生成電路20的輸出。即，控制電壓vy要向增加的方向變動(dòng)。此時(shí)，控制電壓生成電路20吸收這樣的變動(dòng)，以使控制電壓vy減少而返回既定電壓的方式進(jìn)行動(dòng)作。

這樣，控制電壓生成電路20吸收因第1輸入信號(hào)in1和第2輸入信號(hào)in2發(fā)生變化而產(chǎn)生的控制電壓vy的變動(dòng)，以將控制電壓vy保持在既定電壓的方式發(fā)揮功能。

以下，利用圖2～圖5，對(duì)本實(shí)施方式的輸出電路100中的控制電壓生成電路20的具體的電路構(gòu)成例及其動(dòng)作進(jìn)行說(shuō)明。在圖2、圖4及圖5中，分別作為控制電壓生成電路20的第1例示出控制電壓生成電路20a、作為第2例示出控制電壓生成電路20b、作為第3例示出控制電壓生成電路20c。

首先，對(duì)具備控制電壓生成電路20的第1例即控制電壓生成電路20a的輸出電路100進(jìn)行說(shuō)明。

圖2的輸出電路100中，關(guān)于控制電壓生成電路20a以外的部分，與圖1所示的輸出電路100是同樣的，因此省略其說(shuō)明。

如圖2所示，第1例的控制電壓生成電路20a具備：電阻211、恒流源212、電容221、nmos晶體管222、電阻223以及pmos晶體管224。

電阻211和恒流源212在電源端子101與接地端子102之間串聯(lián)連接，nmos晶體管222和pmos晶體管224也在電源端子101與接地端子102之間串聯(lián)連接。

電容221的一端與電源端子101連接，另一端與nmos晶體管222的柵極連接。電阻223的一端與電阻211和恒流源212的連接點(diǎn)、nmos晶體管222的柵極及pmos晶體管224的柵極連接，另一端與nmos晶體管222和pmos晶體管224的連接點(diǎn)連接。

在此，電容221、nmos晶體管222、電阻223及pmos晶體管224構(gòu)成控制電壓生成電路20a的輸出級(jí)20ao。該輸出級(jí)20ao接受電阻211和恒流源212的連接點(diǎn)的電壓vx，從nmos晶體管222和pmos晶體管224的連接點(diǎn)輸出控制電壓vy。

接著，對(duì)具備如上述的控制電壓生成電路20a的輸出電路100的動(dòng)作進(jìn)行說(shuō)明。

在此為了說(shuō)明，設(shè)電阻211的電阻值為r1、恒流源212的電流值為i1、電源端子101的電壓為vdd。

作為第1狀態(tài)，假定向輸入端子111輸入電壓vdd－5v作為第1輸入信號(hào)in1，向輸入端子112輸入0v作為第2輸入信號(hào)in2的情況，對(duì)輸出電路100的動(dòng)作進(jìn)行描述。

此時(shí)pmos晶體管122導(dǎo)通，nmos晶體管123截止，因此pmos晶體管124的柵極電壓vgate與電源電壓vdd相等，pmos晶體管124截止。另外，通過(guò)電阻211和恒流源212的串聯(lián)連接，其連接點(diǎn)的電壓vx由下式（1）表示。

。

此外，控制電壓生成電路20a的輸出級(jí)20ao由高輸入阻抗且低輸出阻抗構(gòu)成，以使輸入輸出電壓相等的方式動(dòng)作，因此輸出電壓（控制電壓）vy和電壓vx相等。

作為第2狀態(tài)，假定向輸入端子111輸入電壓vdd作為第1輸入信號(hào)in1，向輸入端子112輸入5v作為第2輸入信號(hào)in2的情況，對(duì)輸出電路100的動(dòng)作進(jìn)行描述。

此時(shí)pmos晶體管122截止，nmos晶體管123導(dǎo)通。另外，電壓vx、電壓vy與上述第1狀態(tài)相等。在該狀態(tài)下，pmos晶體管124的柵極－源極間電容和pmos晶體管121和nmos晶體管123的串聯(lián)路徑上流過(guò)電流，pmos晶體管124的柵極電壓vgate被pmos晶體管121鉗位，由下式（2）表示。

。

在此，｜vthp｜是pmos晶體管121的閾值電壓的絕對(duì)值。假設(shè)vdd＝20v、i1*r1＝6v、｜vthp｜＝1v，則成為vgate＝15v，pmos晶體管124的柵極－源極間電壓的絕對(duì)值限制在5v。

作為第3狀態(tài)，對(duì)從第1狀態(tài)向第2狀態(tài)遷移的區(qū)域的輸出電路100的動(dòng)作進(jìn)行描述。

若輸入端子111及輸入端子112的電壓從第1狀態(tài)向第2狀態(tài)遷移，則pmos晶體管122截止，nmos晶體管123導(dǎo)通。nmos晶體管123經(jīng)由pmos晶體管121對(duì)pmos晶體管124的柵極－源極間電容進(jìn)行充電，因此電壓vgate減少。

該減少造成的變動(dòng)經(jīng)由pmos晶體管121的柵極－源極間電容而到達(dá)控制電壓生成電路20a的輸出。另外，為了實(shí)現(xiàn)高速的切換動(dòng)作，需要增大鉗位元件即pmos晶體管121的柵極寬度而減少其導(dǎo)通電阻，但是作為其副作用，pmos晶體管121的柵極－源極間電容增加，傳遞到控制電壓生成電路20a的輸出的變動(dòng)會(huì)變得更大。

然而，該變動(dòng)在控制電壓生成電路20a內(nèi)的輸出級(jí)20ao中，在電阻223和電容221的路徑傳遞，由于電阻223和電容221構(gòu)成低通濾波器，所以電壓vx不會(huì)變化。另一方面，因?yàn)樵撟儎?dòng)而電壓vy發(fā)生變化，但是，若電壓vy減少而nmos晶體管222的柵極－源極間電壓超過(guò)其閾值，則nmos晶體管222導(dǎo)通，以抑制電壓vy的減少的方式動(dòng)作。此時(shí)在電壓vx和電壓vy產(chǎn)生nmos晶體管222的閾值的量的電位差，但是可以認(rèn)為兩電位大致相等。

這樣，控制電壓生成電路20a內(nèi)的輸出級(jí)20ao承擔(dān)吸收該變動(dòng)的作用，是為實(shí)現(xiàn)高速的切換動(dòng)作所需要的。假設(shè)刪除輸出級(jí)20ao，對(duì)pmos晶體管121的柵極直接施加電壓vx，則電壓vx較大地變動(dòng)而pmos晶體管121的鉗位動(dòng)作會(huì)變得不穩(wěn)定，有可能產(chǎn)生超過(guò)pmos晶體管124的柵極－源極間耐壓的電壓。

作為第4狀態(tài)，對(duì)從第2狀態(tài)向第1狀態(tài)遷移的區(qū)域的輸出電路100的動(dòng)作進(jìn)行描述。若輸入端子111及輸入端子112的電壓從第2狀態(tài)向第1狀態(tài)遷移，則pmos晶體管122導(dǎo)通，nmos晶體管123截止。pmos晶體管122使pmos晶體管124的柵極－源極間電容放電，因此電壓vgate增加。該增加造成的變動(dòng)與第3狀態(tài)同樣，經(jīng)由pmos晶體管121的柵極－源極間電容而到達(dá)控制電壓生成電路20a的輸出。因?yàn)樵撟儎?dòng)而電壓vy會(huì)發(fā)生變化，但是，若電壓vy增加而pmos晶體管224的柵極－源極間電壓超過(guò)其閾值，則pmos晶體管224導(dǎo)通，以抑制電壓vy的增加的方式動(dòng)作。

這樣，控制電壓生成電路20a內(nèi)的輸出級(jí)20ao吸收電壓vy的變動(dòng)，由此，能夠進(jìn)行高速的切換動(dòng)作。

如以上那樣處理，具備控制電壓生成電路20a的輸出電路100，能夠響應(yīng)輸入端子111、112的信號(hào)in1、in2而高速地驅(qū)動(dòng)pmos晶體管124。

圖3示出圖2所示的本實(shí)施方式的輸出電路100的輸入端子111的信號(hào)in1、輸入端子112的信號(hào)in2、及電壓vgate的波形。在此，設(shè)信號(hào)in1的最大值為vdd、最小值為vdd－5v、信號(hào)in2的最大值為5v、最小值為0v。

在時(shí)刻t0若信號(hào)in1、in2上升，則輸出電路100如上述進(jìn)行動(dòng)作，因此電壓vgate直至成為第1狀態(tài)中說(shuō)明的穩(wěn)定值的時(shí)刻t1為止的波形的傾斜度，與圖7所示的現(xiàn)有的輸出電路600的電壓vgate的波形相比變得陡峭。另外，在時(shí)刻t2，信號(hào)in1、in2下降時(shí)也同樣，電壓vgate直至成為第2狀態(tài)中說(shuō)明的穩(wěn)定值的時(shí)刻t3為止的波形的傾斜度，與圖7所示的現(xiàn)有的輸出電路600的電壓vgate的波形相比變得陡峭。即，本實(shí)施方式的輸出電路100能夠比現(xiàn)有的輸出電路600更高速地進(jìn)行切換動(dòng)作。

這樣，依據(jù)本實(shí)施方式，通過(guò)設(shè)為在使pmos晶體管124的柵極－源極間電容充放電的路徑上不使用電阻的結(jié)構(gòu)，并且設(shè)為降低輸出級(jí)20ao的輸出阻抗而吸收控制電壓vy的變動(dòng)的結(jié)構(gòu)，從而能夠得到高速的切換動(dòng)作。

接著，對(duì)具備控制電壓生成電路20的第2例即控制電壓生成電路20b的輸出電路100進(jìn)行說(shuō)明。

在圖4的輸出電路100中，關(guān)于控制電壓生成電路20b以外的部分，與圖1所示的輸出電路100是同樣的，所以省略其說(shuō)明。進(jìn)而，對(duì)于與圖2所示的控制電壓生成電路20的第1例即控制電壓生成電路20a相同的結(jié)構(gòu)要素標(biāo)注相同標(biāo)號(hào)，并適當(dāng)省略重復(fù)的說(shuō)明。

如圖4所示，第2例的控制電壓生成電路20b具備：電阻311、312、313、恒流源212、電容221、nmos晶體管322、電阻223以及pmos晶體管324。

控制電壓生成電路20b與圖2所示的控制電壓生成電路20a的不同點(diǎn)如下。

代替控制電壓生成電路20a中的電阻211，在電源端子101與恒流源212之間設(shè)置串聯(lián)連接的電阻311、312、313。而且，電阻312和313的連接點(diǎn)與電阻223的一端連接，電阻311和312的連接點(diǎn)與nmos晶體管322的柵極連接，電阻313和恒流源212的連接點(diǎn)與pmos晶體管324的柵極連接。

在此，電容221、nmos晶體管322、電阻223及pmos晶體管324構(gòu)成控制電壓生成電路20b的輸出級(jí)20bo。

對(duì)具備這樣的控制電壓生成電路20b的輸出電路100的動(dòng)作進(jìn)行說(shuō)明。特別是，對(duì)與具備圖2所示的控制電壓生成電路20a的輸出電路100的不同點(diǎn)進(jìn)行描述。

關(guān)于控制電壓生成電路20b，恒流源212的電流i1供給串聯(lián)連接的電阻311、312、313，在電阻311和312的連接點(diǎn)生成電壓va，在電阻312和313的連接點(diǎn)生成電壓vx，在電阻313和恒流源212的連接點(diǎn)生成電壓vb。

如果以電阻311、312的電阻值之和成為r1的方式進(jìn)行設(shè)定，則電壓vx成為與上述數(shù)學(xué)式（1）相等的值。電壓va向nmos晶體管322的柵極供給。

在此，作為一個(gè)例子，以電壓va與電壓vx的電位差不會(huì)超過(guò)nmos晶體管322的閾值的方式選擇電壓va，以電壓vb與電壓vx的電位差不會(huì)超過(guò)pmos晶體管324的閾值的方式選擇電壓vb。

對(duì)于具備圖2所示的控制電壓生成電路20a的輸出電路100的動(dòng)作中的第1狀態(tài)及第2狀態(tài)，即便在本例中也是同樣的，所以對(duì)不同的第3狀態(tài)及第4狀態(tài)進(jìn)行說(shuō)明。

作為第3狀態(tài)，電壓vgate的減少造成的變動(dòng)經(jīng)由pmos晶體管121的柵極－源極間電容而到達(dá)控制電壓生成電路20b的輸出的情形與前述同樣。該減少造成的變動(dòng)在電阻223和電容221的路徑傳遞，但由于電阻223和電容221構(gòu)成低通濾波器，所以電壓vx、va、vb不會(huì)變化，而電壓vy發(fā)生變化。若電壓vy減少而電壓va與電壓vy的電位差超過(guò)nmos晶體管322的閾值，則nmos晶體管322導(dǎo)通而以抑制電壓vy的減少的方式進(jìn)行動(dòng)作。在本例的控制電壓生成電路20b中，在nmos晶體管322的柵極－源極間預(yù)先施加電壓va與電壓vx的電位差。因而，能夠在電壓vy的減少幅度較少的狀態(tài)下使nmos晶體管322導(dǎo)通，控制電壓生成電路20b的輸出級(jí)20bo的抑制輸出電壓vy減少的方向的變動(dòng)的效果比控制電壓生成電路20a的輸出級(jí)20ao還高。

作為第4狀態(tài)，電壓vgate的增加造成的變動(dòng)經(jīng)由pmos晶體管121的柵極－源極間電容而到達(dá)控制電壓生成電路20b的輸出的情形與前述同樣。該增加造成的變動(dòng)在電阻223和電容221的路徑傳遞，但由于電阻223和電容221構(gòu)成低通濾波器，所以電壓vx、va、vb不會(huì)變化，而電壓vy發(fā)生變化。若電壓vy增加而電壓vb和電壓vy的電位差超過(guò)pmos晶體管324的閾值，則pmos晶體管324導(dǎo)通而以抑制電壓vy的增加的方式進(jìn)行動(dòng)作。在本例的控制電壓生成電路20b中，在pmos晶體管324的柵極－源極間預(yù)先施加電壓vb與電壓vx的電位差。因而，能夠在電壓vy的增加幅度較少的狀態(tài)下使pmos晶體管324導(dǎo)通，控制電壓生成電路20b的輸出級(jí)20bo的抑制輸出電壓vy增加的方向的變動(dòng)的效果比控制電壓生成電路20a的輸出級(jí)20ao還高。

這樣，控制電壓生成電路20b由于輸出級(jí)20bo的輸出為低阻抗，所以能夠抑制電壓vy的變動(dòng)。因而，與第1例的控制電壓生成電路20a同樣，輸出電路100能夠?qū)崿F(xiàn)高速的切換動(dòng)作。

接著，對(duì)具備控制電壓生成電路20的第3例即控制電壓生成電路20c的輸出電路100進(jìn)行說(shuō)明。

在圖5的輸出電路100中，關(guān)于控制電壓生成電路20c以外的部分，與圖1所示的輸出電路100是同樣的，因此省略其說(shuō)明。進(jìn)而，對(duì)于與圖2所示的控制電壓生成電路20的第1例即控制電壓生成電路20a相同的結(jié)構(gòu)要素標(biāo)注相同標(biāo)號(hào)，并適當(dāng)省略重復(fù)的說(shuō)明。

如圖5所示，第3例的控制電壓生成電路20c具備：電阻411、nmos晶體管412、pmos晶體管413、恒流源212、nmos晶體管422以及pmos晶體管424。

控制電壓生成電路20c與圖2所示的控制電壓生成電路20a的不同點(diǎn)如下。

代替控制電壓生成電路20a中的電阻211，設(shè)置在電源端子101與恒流源212之間串聯(lián)連接的電阻411、柵極和漏極共同連接的nmos晶體管412、及柵極和漏極共同連接的pmos晶體管413。而且，nmos晶體管412的柵極與nmos晶體管422的柵極連接，pmos晶體管413的柵極與pmos晶體管424的柵極連接。

在此，nmos晶體管422和pmos晶體管424構(gòu)成控制電壓生成電路20c的輸出級(jí)20co。

對(duì)具備這樣的控制電壓生成電路20c的輸出電路100的動(dòng)作進(jìn)行說(shuō)明。特別是，對(duì)與具備圖2所示的控制電壓生成電路20a的輸出電路100的不同點(diǎn)進(jìn)行描述。

關(guān)于控制電壓生成電路20c，恒流源212的電流i1供給串聯(lián)連接的電阻411、nmos晶體管412、pmos晶體管413，在nmos晶體管422的柵極生成電壓vc，在pmos晶體管424的柵極生成電壓vd。另外，從nmos晶體管422和pmos晶體管424的連接點(diǎn)輸出輸出電壓（控制電壓）vy。

電壓vc若將電阻411的電阻值設(shè)為r2則由式（3）表示，電壓vc被供給nmos晶體管422的柵極。

。

電壓vd由式（4）表示，向pmos晶體管424的柵極供給。

。

在此，將nmos晶體管412的柵極－源極間電壓的絕對(duì)值設(shè)為｜vgsn｜、將pmos晶體管413的柵極－源極間電壓的絕對(duì)值設(shè)為｜vgsp｜。

nmos晶體管412和pmos晶體管413的連接點(diǎn)的電壓vx’由式（5）表示。

。

為了使說(shuō)明簡(jiǎn)單，設(shè)為調(diào)整電阻411的電阻值r2，使得電壓vx’與在具備控制電壓生成電路20a的輸出電路100的說(shuō)明中描述的電壓vx相等。若假設(shè)nmos晶體管412、422的尺寸相等、pmos晶體管413、424的尺寸相等，則各對(duì)由相同的柵極－源極間電壓偏置而流過(guò)相等的電流，另外電壓vx’變得與電壓vy相等。

關(guān)于具備圖2所示的控制電壓生成電路20a的輸出電路100的動(dòng)作中的第1狀態(tài)及第2狀態(tài)，在本例中也是同樣的，所以對(duì)不同的第3狀態(tài)及第4狀態(tài)進(jìn)行說(shuō)明。

作為第3狀態(tài)，電壓vgate的減少造成的變動(dòng)經(jīng)由pmos晶體管121的柵極－源極間電容而到達(dá)控制電壓生成電路20c的輸出的情形與前述同樣。若電壓vy減少，則nmos晶體管422的柵極－源極間電壓的絕對(duì)值進(jìn)一步變大，nmos晶體管422的漏極電流增加而以抑制電壓vy的減少的方式進(jìn)行動(dòng)作。在具備本例的控制電壓生成電路20c的輸出電路100中，nmos晶體管422的柵極－源極間電壓預(yù)先被施加電壓vc與電壓vx’的電位差。因而，能夠在電壓vy的減少幅度較少的狀態(tài)下增加nmos晶體管422的漏極電流。即，控制電壓生成電路20c抑制輸出電壓vy減少的方向的變動(dòng)的效果變高。

作為第4狀態(tài)，電壓vgate的增加造成的變動(dòng)經(jīng)由pmos晶體管121的柵極－源極間電容而到達(dá)控制電壓生成電路20c的輸出的情形與前述同樣。若電壓vy增加，則pmos晶體管424的柵極－源極間電壓的絕對(duì)值會(huì)進(jìn)一步變大，pmos晶體管424的漏極電流增加而以抑制電壓vy的增加的方式進(jìn)行動(dòng)作。在具備本例的控制電壓生成電路20c的輸出電路100中，pmos晶體管424的柵極－源極間電壓預(yù)先被施加電壓vd與電壓vx’的電位差。因而，能夠在電壓vy的增加幅度較少的狀態(tài)下增加pmos晶體管424的漏極電流。即，控制電壓生成電路20c抑制輸出電壓vy增加的方向的變動(dòng)的效果變高。

這樣，本例的控制電壓生成電路20c的輸出級(jí)20co的輸出也為低阻抗，所以能夠抑制電壓vy的變動(dòng)。因而，與第1例的控制電壓生成電路20a同樣，輸出電路100能夠?qū)崿F(xiàn)高速的切換動(dòng)作。

以上，對(duì)本發(fā)明的實(shí)施方式進(jìn)行了說(shuō)明，但是本發(fā)明并不局限于上述實(shí)施方式，在不脫離本發(fā)明的宗旨的范圍內(nèi)能夠進(jìn)行各種各樣的變更這一點(diǎn)無(wú)需贅述。

例如，在上述實(shí)施方式中，說(shuō)明了作為與輸出端子130連接的晶體管利用mos晶體管的例子，但是也可以使用雙極晶體管等。另外，在上述實(shí)施方式中，也能夠使用使pmos晶體管和nmos晶體管的極性反轉(zhuǎn)的電路結(jié)構(gòu)。

另外，在上述實(shí)施方式中，為了生成電壓vx（vx’）而使用了電阻、nmos晶體管、pmos晶體管，但是使用二極管或齊納二極管也可，只要能夠生成既定恒壓就不限定其構(gòu)成。

標(biāo)號(hào)說(shuō)明

100　輸出電路；101　電源端子（第1電源端子）；102　接地端子（第2電源端子）；111　第1輸入端子；112　第2輸入端子；130　輸出端子；20、20a、20b、20c　控制電壓生成電路；20ao、20bo、20co　控制電壓生成電路的輸出級(jí)。