專利名稱：具有自修正功能的cmos對稱輸出d鎖存器的制作方法
技術(shù)領(lǐng)域：
“具有自修正功能的CMOS對稱輸出D鎖存器”直接應(yīng)用的技術(shù)領(lǐng)域是高性能的集成電路設(shè)計。所提出電路是一類具有對因噪聲，宇宙射線等造成的錯誤具有自我修正功能的CMOS對稱輸出鎖存器單元。
背景技術(shù)：
隨著CMOS集成電路制造工藝逐漸進(jìn)入納米尺寸領(lǐng)域，集成電路的規(guī)模和復(fù)雜性日益增大，由于宇宙射線粒子轟擊等造成軟錯誤對于集成電路的可靠性造成一定的威脅。由于工藝的進(jìn)步，CMOS電路中節(jié)點(diǎn)電容隨之減小，從而要使一個節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)所需要的總電荷減小，也即意味著在過去不會帶來影響的低能量宇宙射線粒子現(xiàn)在會對電路造成足夠的威脅。另外由于集成電路電源電壓的下降，電路的噪聲容限隨之降低，因而也使得電路的內(nèi)部節(jié)點(diǎn)更容易發(fā)生錯誤翻轉(zhuǎn)。
為了減弱軟錯誤的影響，研究者們提出了各種不同的電路增強(qiáng)方法。其中一種便是電路制造工藝流程的改進(jìn)。研究發(fā)現(xiàn)，造成軟錯誤的原因除了宇宙射線粒子的轟擊外還包括封裝中放射性雜質(zhì)，硼10雜質(zhì)等。因此，通過工藝改進(jìn)如消除硼10，芯片的軟錯誤就能大量減小。一個例子便是IBM從2002年起便開始在其工藝流程中消除硼10。但是這種方法的缺點(diǎn)是有時難以實(shí)現(xiàn)。因?yàn)橐淖円粋€工藝流程是相當(dāng)困難的一件事。另一種方法便是通過在電路中引入電容，電阻等元件來增強(qiáng)電路抗軟錯誤的能力。但是引入電容，電阻一方面會降低電路的運(yùn)行速度，另一方面便是其所能達(dá)到的抗軟錯誤能力依舊有限。第三種方法便是從電路設(shè)計方法入手，設(shè)計出魯棒性很強(qiáng)的電路。
圖1和圖2顯示的是基本的4管NAND或者4管NOR組成CMOS SR鎖存器電路。這兩個電路的共同點(diǎn)是抗軟錯誤能力較差且電路輸出上升和下降轉(zhuǎn)換不對稱。圖3顯示的是一個具有抗軟錯誤能力的SRAM電路單元。通過把圖3電路的思想用到4管NAND和4管NOR組成的CMOS SR鎖存器，James R.Hoff人提出了一種具有抗軟錯誤能力的SR鎖存器圖4，圖5(見美國專利Redundant single event upset suppression system，Patent No.US 7,023,235 B2)。然而該電路依舊沒有解決電路輸出上升和下降轉(zhuǎn)換不對稱的問題。比如對于圖4的NAND組成的SR鎖存器，當(dāng)S為低時R為高時，p1管導(dǎo)通，對節(jié)點(diǎn)Q充電使其變高。同樣，QB經(jīng)過p5晶體管的充電作用也逐漸升高。雖然此時R為高，n3管導(dǎo)通。但是在QB上升為高之前，n4管依舊關(guān)閉，因而QN不能立刻將為低電平。只有當(dāng)QB或者Q上升到高之后，QN才能下降為低電平。同樣當(dāng)R為低時S為高，QN由于p3晶體管導(dǎo)通而充電變高，然而在QN變高之前，n2始終關(guān)閉，因此Q不能立刻變?yōu)榈碗娖?。只有在QN變?yōu)楦唠娖街?，Q才能下降為低電平。因此Q和QN的延時是不對稱的。同樣的分析也可以用于傳統(tǒng)的由NOR組成的SR鎖存器電路。在高性能集成電路中，對稱的延時對于信號的充分利用具有重要的地位。因此我們應(yīng)當(dāng)保證Q和QN具有相同的延時特性。
Borivoje Nikolie等人針對基于靈敏放大器的觸發(fā)器曾提出過對于NAND構(gòu)成的SR鎖存器進(jìn)行變換使的延時對稱的電路結(jié)構(gòu)(見文獻(xiàn)Borivoje Nikolie et al.“Improvedsense-amplifier-based flip-flopdesign and measurements，”in JSSC，vol.35，no.6，June 2000，pp.876-884)。然而該結(jié)構(gòu)只針對NAND構(gòu)成的SR鎖存器，沒有提供NOR構(gòu)成的SR鎖存器的電路結(jié)構(gòu)，更沒有提供CLK-D鎖存器的電路結(jié)構(gòu)。并且更為重要的是，它并不具備自我修正的抗軟錯誤的能力。Peter Hzaucha等人提出了具有抗軟錯誤的能力的CLK-D鎖存器L2如圖4(Peter Hzaucha，et al.，“Measurements and analysis of SER-tolerant latch in a 90-nm dual-VtCMOS process，”IEEE J.Solid-State Circuits，vol.39，no.9，pp.1536-1543，Sept.2004.)，然而可以發(fā)現(xiàn)該電路Q和QN端是相關(guān)的。因此如果Q端發(fā)生軟錯誤，則該將傳播至QN端。綜合以上各種因素的考慮，本發(fā)明將提出一種新的既有自我修正能力，又有對稱輸出能力的鎖存器。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種具有自修正能力的，具有對稱延時輸出性能的SEUT_CLK_D鎖存器，結(jié)構(gòu)如圖5所示。
本發(fā)明的有益效果是與傳統(tǒng)CLK-D鎖存器電路相比，本發(fā)明提出SEUT_CLK_D能夠具有對稱的輸出延時性能，具有強(qiáng)的抗軟錯誤的能力，具有自我修正的功能，所提出的電路技術(shù)非常適合作為數(shù)字電路標(biāo)準(zhǔn)單元并應(yīng)用在高性能集成電路設(shè)計中。


圖1.傳統(tǒng)的由4管NAND組成的SR鎖存器a，原理圖，b，電路圖。
圖2.傳統(tǒng)的由4管NOR組成的SR鎖存器a，原理圖，b，電路圖。
圖3.傳統(tǒng)的具有自修正能力的SRAM單元電路。
圖4.傳統(tǒng)的具有自修正能力的CLK-D鎖存器L2。
圖5.新的具有自我修正能力的CMOS對稱輸出SEUT_CLK_D鎖存器電路結(jié)構(gòu)圖。
圖6.新的SEUT_CLK_D鎖存器的真值表。
圖7.新的SEUT_CLK_D鎖存器的仿真圖。
圖8.傳統(tǒng)電路和新的電路面對宇宙粒子等的轟擊時，Q，QN端的變化。
圖9.傳統(tǒng)電路和新的電路時序參數(shù)比較。
具體實(shí)施例方式
本發(fā)明解決其技術(shù)問題的技術(shù)方案是由時鐘CLK控制的具有自修正功能的CMOS對稱輸出D鎖存器，如圖5所示。
對于圖5所示的由時鐘CLK控制的具有自修正功能的CMOS對稱輸出D鎖存器。當(dāng)CLK為低電平時，n1，p1處于截止?fàn)顟B(tài)，p4，n4處于導(dǎo)通狀態(tài)，因此Q點(diǎn)電壓處于保持狀態(tài)。同時，其他節(jié)點(diǎn)如QN，QB，QNB也處于保持狀態(tài)。當(dāng)CLK為高時，Q的狀態(tài)取決于D的值。當(dāng)D為高時，Q通過p1，p2充電，QN通過n5，n6放電，實(shí)現(xiàn)鎖存高電平的功能。當(dāng)D為低時，Q通過n1，n2放電，QN通過p5，p6充電，實(shí)現(xiàn)鎖存低電平的功能。
可以看到，在任何情況下，充電支路和放電支路上均只有兩個晶體管?？紤]到在CLK來臨之前，D已經(jīng)達(dá)到穩(wěn)定狀態(tài)，因此實(shí)際上發(fā)生轉(zhuǎn)換的只有個晶體管。因此該CLK-D的速度可以非?？臁?br> 該電路的自我修正功能是這樣的。假如初始Q，QN，QB，QBN狀態(tài)為低，高，低，高，而CLK為低，電路進(jìn)入保持狀態(tài)。由于宇宙射線，粒子轟擊等原因，Q發(fā)生錯誤翻轉(zhuǎn)變?yōu)楦?。于是狀態(tài)變?yōu)?，高，高，低，高。然而首先由于CLK為低，因此p1截止，n1截止，p3導(dǎo)通，n3導(dǎo)通。但由于QBN為高，因此p4截止，從而Q不能始終維持為高。由于QN為高，n4導(dǎo)通，因此Q的高電平將經(jīng)過n3，n4支路放電。最終Q依舊為低電平，Q，QN，QB，QBN狀態(tài)依舊為低，高，低，高。同樣，當(dāng)一個錯誤發(fā)生在其他節(jié)點(diǎn)，如QN，QB，QBN時，該電路依舊能否自我修正回到初始狀態(tài)。
為了顯示本電路結(jié)構(gòu)的優(yōu)越性，我們首先采用HSPICE優(yōu)化傳統(tǒng)電路和新的電路，然后仿真比較它們的延時性能。其性能如圖7，8，9所示?？梢钥吹剑碌碾娐费訒r和功耗都得到大大減小。另外，可以看到如果Q端發(fā)生一個粒子轟擊。傳統(tǒng)電路將使這個沖擊傳播到QN而新的電路則有效的避免了Q端的沖擊傳播到QN。
本發(fā)明的必要技術(shù)特征是1，具有自修正能力，只要Q，QN，QB，QBN中有一個節(jié)點(diǎn)因軟錯誤發(fā)生錯誤翻轉(zhuǎn)，該電路都能夠自動恢復(fù)到初始的正確狀態(tài)。
2，具有對稱的晶體管結(jié)構(gòu)特征，無論上升或者下降轉(zhuǎn)換，每個支路上均含有相同數(shù)目的處于開關(guān)狀態(tài)的晶體管。
3，對于Q，QN節(jié)點(diǎn)對應(yīng)的電路p1-p6，n1-n6的尺寸大小可以與QB，QBN節(jié)點(diǎn)對應(yīng)的電路p7-p12，n7-n12的尺寸大小不一致。
權(quán)利要求
1，具有自修正功能的CMOS對稱輸出D鎖存器，其特征在于第一D鎖存器，包括狀態(tài)Q的鎖存電路和狀態(tài)QN鎖存電路，其中狀態(tài)Q鎖存電路含有互相串聯(lián)的PMOS管p2和p1，該p2管的柵極接數(shù)字輸入信號D的反相信號，p1管的柵極接時鐘控制信號CLK的反相信號，互相串聯(lián)的PMOS管p4和p3，該p3管的柵極按時鐘信號CLK，該p4管的源極和p2管的源極相連后接電源，p3管的漏極和p1管的漏極相連后形成狀態(tài)信號Q的輸出端，p4的柵極接QBN，互相串聯(lián)的NMOS管n1和n2，該n1的柵極接時鐘信號CLK，n2管的柵極接輸入信號D的反相信號，互相串聯(lián)的NMOS管n3和n4，該n3管的柵極信號為時鐘控制信號CLK的反相信號，n3管的漏極和n1管的漏極相連后作為Q的輸出端，n4管的源極和n2管的源極相連后接地，n4的柵極接QN；狀態(tài)QN的鎖存電路含有互相串聯(lián)的PMOS管p6和p5，該p6管的柵極接數(shù)字輸入信號D，p5管的柵極接時鐘控制信號CLK的反相信號，互相串聯(lián)的PMOS管p8和p7，該p7管接時鐘信號CLK，該p8管的源極和p6管的源極相連后接電源，p7管的漏極和p5管的漏極相連后形成狀態(tài)信號QN的輸出端，p8的柵極接Q，互相串聯(lián)的NMOS管n5和n6，該n5的柵極接時鐘信號CLK，n6管的柵極接輸入信號D，互相串聯(lián)的NMOS管n7和n8，該n7管的柵極信號為時鐘控制信號CLK的反相信號，n7管的漏極和n5管的漏極相連后作為QN的輸出端，n8管的源極和n6管的源極相連后接地，n8的柵極接QB；第二D鎖存器，包括狀態(tài)QB的鎖存電路和狀態(tài)QBN鎖存電路，其中狀態(tài)QB鎖存電路含有互相串聯(lián)的PMOS管p10和p9，該p10管的柵極接數(shù)字輸入信號D的反相信號，p9管的柵極接時鐘控制信號CLK的反相信號，互相串聯(lián)的PMOS管p12和p11，該p11管的柵極接時鐘信號CLK，該p12管的源極和p10管的源極相連后接電源，p9管的漏極和p111管的漏極相連后形成狀態(tài)信號QB的輸出端，p12的柵極接QN，互相串聯(lián)的NMOS管n9和n10，該n9的柵極接時鐘信號CLK，n10管的柵極接輸入信號D的反相信號，互相串聯(lián)的NMOS管n11和n12，該n11管的柵極信號為時鐘控制信號CLK的反相信號，n12管的漏極和n9管的漏極相連后作為QB的輸出端，n10管的源極和n12管的源極相連后接地，n11的柵極接時鐘控制信號CLK的反相信號；狀態(tài)QBN的鎖存電路含有互相串聯(lián)的PMOS管p14和p13，該p14管的柵極接數(shù)字輸入信號D，p13管的柵極接時鐘控制信號CLK的反相信號，互相串聯(lián)的PMOS管p16和p15，該p15管接時鐘信號CLK，該p16管的源極和p14管的源極相連后接電源，p15管的漏極和p13管的漏極相連后形成狀態(tài)信號QBN的輸出端，p16的柵極接QB信號，互相串聯(lián)的NMOS管n13和n14，該n13的柵極接時鐘信號CLK，n14管的柵極接輸入信號D，互相串聯(lián)的NMOS管n15和n16，該n15管的柵極信號為時鐘控制信號CLK的反相信號，n15管的漏極和n13管的漏極相連后作為QBN的輸出端，n16管的源極和n14管的源極相連后接地，n16的柵極接Q。
全文摘要
本發(fā)明屬于對稱輸出寄存器技術(shù)領(lǐng)域，其特征在于，在狀態(tài)發(fā)生轉(zhuǎn)變的充電或者放電支路上只有兩個晶體管，并且由于CLK和D信號在一個發(fā)生翻轉(zhuǎn)時另一個處于穩(wěn)定狀態(tài)，因此實(shí)際發(fā)生狀態(tài)變化時只有一個晶體管在控制，從而加快翻轉(zhuǎn)速度，同時對稱性也好。由于引入了冗余電路，因而兩種電路在保持狀態(tài)時，能夠?qū)τ钪嫔渚€等造成的軟錯誤進(jìn)行自動恢復(fù)，具有自我修復(fù)能力。
文檔編號H03K3/356GK1953326SQ20061011428
公開日2007年4月25日 申請日期2006年11月3日 優(yōu)先權(quán)日2006年11月3日
發(fā)明者林賽華, 楊華中, 汪蕙 申請人:清華大學(xué)