專利名稱：Vco和pll電路,信息記錄裝置和同步時鐘信號產(chǎn)生方法
技術領域：
本發(fā)明涉及一種使用數(shù)字VCO的VCO電路、一種使用VCO的PLL電路、一種使用PLL電路的數(shù)據(jù)記錄裝置。
背景技術：
傳統(tǒng)的數(shù)據(jù)記錄裝置對記錄介質(zhì)諸如光盤，例如CD-R和DVD-R/RW進行數(shù)據(jù)的記錄和重放處理。該傳統(tǒng)的數(shù)據(jù)記錄裝置在所述的記錄和重放處理中需要來自于記錄介質(zhì)的旋轉(zhuǎn)同步信號，并且基于該旋轉(zhuǎn)同步信號而提取同步時鐘信號以便將該同步時鐘信號作用記錄時鐘信號。
通常，PLL(鎖相環(huán))電路用于提取所述的周期時鐘信號。而且，除了重放和提取同步時鐘信號之外，該PLL電路能夠用于多種目的。PLL電路包括VCO(壓控振蕩器)。該VCO將輸入信號的電平轉(zhuǎn)換為一振蕩頻率，也就是輸出一具有相應于所述輸入信號電平的頻率的振蕩信號。該PLL電路通過控制VCO輸出的信號的相位來輸出所述同步時鐘信號和所述輸入信號。
模擬VCO具有輸入-輸出特性中大的依賴于制作工藝的偏移和強烈的溫度依賴性。所以，通常通過使用PLL環(huán)路來穩(wěn)定模擬VCO的輸出。為此原因，當PLL電路特性對使用PLL電路的數(shù)據(jù)記錄裝置的性能產(chǎn)生影響時，當寬帶振蕩信號是必需的時候，或者當在LSI中抑止了PLL電路的特性偏移時，使用一種數(shù)字VCO。數(shù)字VCO具有很多優(yōu)點，諸如寬范圍中輸入/輸出信號的線性、很小的輸入-輸出特性偏移、以及容易制作LSI。
在數(shù)字VCO中，假設數(shù)字VCO的輸出振蕩信號的頻率是F并且參考時鐘信號的頻率是Fref。在該情況中，頻率輸入信號是在PLL電路情況下(包含信號被過濾器過濾的情況)由多比特表示的相位差數(shù)據(jù)并且作為數(shù)字數(shù)據(jù)提供給數(shù)字VCO。數(shù)字VCO的輸出是一種脈沖信號或時鐘信號，該信號具有相應于頻率控制信號的振蕩頻率。
數(shù)字VCO的輸出周期分辨率或輸出頻率分辨率是根據(jù)用于驅(qū)動數(shù)字VCO的參考時鐘信號的頻率Fref來確定的。例如，當所產(chǎn)生的振蕩信號的頻率F與Fref/N(N是自然數(shù))一致時，數(shù)字VCO能夠在期望的頻率上恰當?shù)卣駝?。然而，當?shù)字VCO應該在Fref/N和Fref/(N+1)之間期望的頻率上振動時，對于數(shù)字VCO來說，其不能夠在期望的頻率上恰當?shù)卣駝印Ｔ谠撉闆r下，必需以預定的速率輸出具有周期為N/Fref的時鐘信號和具有周期為N+1/Fref的時鐘信號。通過以預定速率輸出具有不同周期的這些時鐘信號，就能夠輸出具有期望頻率的時鐘信號。
然而，相位移動或相位誤差存在于每一時鐘定時處期望的時鐘信號和實際輸出的時鐘信號之間。這樣會產(chǎn)生寄生頻帶(spurious band)。該寄生頻帶導致抖動。所以，盡可能的抑止寄生頻帶的產(chǎn)生，也就是說，輸出具有期望的輸出定時的時鐘信號。為此目的，改善PLL電路中VCO的相位分辨率是必需的。
在傳統(tǒng)的數(shù)字PLL電路中，為改善分辨率而必須使得參考時鐘信號的頻率很高。然而，數(shù)字VCO的加法器的工作頻率存在限制。當參考時鐘信號的頻率設置高時，參考時鐘信號很容易受到噪聲的影響并且參考時鐘信號的波形變形而不能保持脈沖波形。結(jié)果，邏輯電路的操作不穩(wěn)定。并且，由于所述加法器在與參考時鐘信號同步的定時處輸出計算結(jié)果，所以始終不會改善相位精度。
并且，在響應使用VCO的PLL電路所產(chǎn)生的記錄時鐘信號以執(zhí)行數(shù)據(jù)記錄處理的數(shù)據(jù)記錄裝置中，高速操作下是不能夠充分地減輕時鐘抖動的。結(jié)果，很難達到高的記錄質(zhì)量。
日本公開專利申請(JP-P2003-209468A)公開了一種VCO電路、PLL電路和數(shù)據(jù)記錄裝置。在該常規(guī)的實例中，在與輸出振蕩信號相同的定時處輸出其分辨率優(yōu)于輸出時鐘信號的周期的相位誤差數(shù)據(jù)。基于相位誤差數(shù)據(jù)，在數(shù)字VCO的輸出振蕩信號的邊沿定時處執(zhí)行相位調(diào)制，以致于將寄生頻帶移位到一個遠離輸出振蕩信號的頻帶的頻帶。此后，使用帶通濾波器(BPF)截除被移位的寄生頻帶。所以，輸出幾乎不抖動的時鐘信號。
然而，上述常規(guī)的實例不能減小寄生頻帶上信號強度的絕對值。也就是說，不會抑止寄生頻帶自身的產(chǎn)生。所以，擔心由于遠離參考時鐘信號的基頻的頻帶內(nèi)的寄生頻帶而產(chǎn)生抖動。
這樣，常規(guī)的技術中，與VCO對參考時鐘信號周期的控制相比，VCO不能更好地控制時鐘信號的輸出定時。同時，不能減少相位誤差自身的產(chǎn)生或寄生頻帶的產(chǎn)生。

發(fā)明內(nèi)容
本發(fā)明的一個目的是提供一種使用數(shù)字VCO的VCO電路，一種使用VCO電路的PLL電路，以及數(shù)據(jù)記錄裝置，其中能夠控制時鐘信號的輸出定時，以優(yōu)于參考時鐘信號的周期。
在本發(fā)明的一個方面中，PLL電路包括相位比較部分，低通濾波器，數(shù)字VCO電路，以及分頻器。相位比較部分比較輸入時鐘信號的相位和分頻信號的相位以便檢測相位差。低通濾波器平均所述相位比較部分輸出的相位差以輸出平均結(jié)果來作為頻率控制輸入。數(shù)字VCO電路與參考時鐘信號同步操作，并且基于所述頻率控制輸入而產(chǎn)生同步時鐘信號，同時以預定分辨率值為單位控制所述同步時鐘信號的相位。所述預定分辨率值是所述參考時鐘信號的周期的1/k(k是大于1的自然數(shù))。分頻器，用于分頻所述同步時鐘信號以產(chǎn)生分頻時鐘信號。
所述數(shù)字VCO電路包括VCO和延遲線。該VCO與參考時鐘信號同步操作，并且基于所述頻率控制輸入和所述的參考時鐘信號而產(chǎn)生實際的VCO輸出時鐘信號和延遲量數(shù)據(jù)。所述延遲量數(shù)據(jù)表示以所述預定分辨率值為單位的所述實際的VCO輸出時鐘信號與期望的VCO輸出時鐘信號之間相位差。延遲線，基于所述延遲量數(shù)據(jù)來延遲所述VCO輸出時鐘信號以輸出所述同步時鐘信號。
并且所述數(shù)字VCO電路可以包括VCO，多相位信號產(chǎn)生電路以及平均相位輸出電路。該VCO與參考時鐘信號同步操作，并且基于所述頻率控制輸入和所述的參考時鐘信號而產(chǎn)生實際的VCO輸出時鐘信號和延遲量數(shù)據(jù)。所述延遲量數(shù)據(jù)表示以所述預定分辨率值為單位的所述實際的VCO輸出時鐘信號與期望的VCO輸出時鐘信號之間相位差。多相位信號產(chǎn)生電路產(chǎn)生多個指示所述延遲量數(shù)據(jù)的內(nèi)部相位差信號以響應所述VCO輸出時鐘信號。平均相位輸出電路平均由所述多個內(nèi)部相位差信號所指示的相位以輸出所述同步時鐘信號。
在該情況中，所述多個內(nèi)部相位差信號的數(shù)量等于指示所述延遲量數(shù)據(jù)分辨率的二進制數(shù)據(jù)的位數(shù)，或者所述多個內(nèi)部相位差信號的數(shù)量等于所述延遲量數(shù)據(jù)的分辨率。
并且所述平均相位輸出電路可以包括多個相位比較器，多個電荷泵，加法器，環(huán)路濾波器和VCO。每一相位比較器對所述同步時鐘信號的相位與由所述多個內(nèi)部相位差信號的相應一個內(nèi)部相位差信號所指示的相位進行比較。每一電荷泵基于所述多個相位比較器的相應一個相位比較器的比較結(jié)果而輸出具有預定幅度的幅度信號。加法器用于當放大所述多個幅度信號的幅度以達到分配給所述多個相位比較器的等級時，對所述多個電荷泵輸出的多個幅度信號進行相加，以產(chǎn)生一個相加結(jié)果信號。環(huán)路濾波器，僅通過所述相加結(jié)果信號的DC分量。VCO輸出相應于DC分量的所述同步時鐘信號。
并且所述平均相位輸出電路可以包括多個相位比較器，多個電荷泵，加法器，環(huán)路濾波器和VCO。每一相位比較器對所述同步時鐘信號的相位與由所述多個內(nèi)部相位差信號的相應一個內(nèi)部相位差信號所指示的相位進行比較。每一電荷泵基于所述多個相位比較器的相應一個相位比較器的比較結(jié)果而輸出具有預定幅度的幅度信號。加法器對所述多個電荷泵輸出的所述多個幅度信號進行相加，以產(chǎn)生一個相加結(jié)果信號。環(huán)路濾波器，僅通過所述相加結(jié)果信號的DC分量。VCO輸出相應于DC分量的所述同步時鐘信號。
并且，所述平均相位輸出電路可以包括多個相位比較器，多個電荷泵，加法器，環(huán)路濾波器和VCO。每一相位比較器對所述同步時鐘信號的相位與由所述多個內(nèi)部相位差信號的相應一個內(nèi)部相位差信號所指示的相位進行比較。每一電荷泵輸出具有與所述多個相位比較器的相應一個相位比較器的比較結(jié)果相對應的幅度的幅度信號。加法器對所述多個電荷泵輸出的所述多個幅度信號進行相加，以產(chǎn)生一個相加結(jié)果信號。環(huán)路濾波器，僅通過所述相加結(jié)果信號的DC分量。VCO輸出相應于DC分量的所述同步時鐘信號。
并且，所述數(shù)字VCO電路可以包括VCO，相位調(diào)制部分，延遲線和頻帶限制部分。該VCO與參考時鐘信號同步操作，并且基于所述頻率控制輸入和所述參考時鐘信號而產(chǎn)生一實際第一輸出時鐘信號和第一延遲量數(shù)據(jù)。所述第一延遲量數(shù)據(jù)表示以預定分辨率值為單位的所述實際第一輸出時鐘信號與期望的第一輸出時鐘信號之間的相位差。相位調(diào)制部分基于所述第一延遲量數(shù)據(jù)而對所述第一輸出時鐘信號執(zhí)行相位調(diào)制以產(chǎn)生第二輸出時鐘信號和第二延遲量數(shù)據(jù)。延遲線基于所述第二延遲量數(shù)據(jù)而延遲所述第二輸出時鐘信號以產(chǎn)生第三輸出時鐘信號。頻帶限制部分用于限制所述第三輸出時鐘信號的頻帶以輸出所述同步時鐘信號。
在該情況中，所述相位調(diào)制部分可以包括脈沖產(chǎn)生器，延遲單元，選擇器和觸發(fā)器計數(shù)器。脈沖產(chǎn)生器產(chǎn)生所述第二延遲量數(shù)據(jù)以響應所述第一延遲量數(shù)據(jù)。延遲單元延遲所述第一輸出時鐘信號以產(chǎn)生第一延遲輸出時鐘信號。選擇器基于所述第二延遲量數(shù)據(jù)而選擇所述第一輸出時鐘信號中所述第一延遲輸出時鐘信號之一。觸發(fā)器計數(shù)器轉(zhuǎn)換來自于所述選擇器的被選時鐘信號以具有50％的占空比。
在本發(fā)明的另一方面中，一種記錄/重放裝置包括主軸部分，主軸旋轉(zhuǎn)控制部分，光學頭和PLL電路。主軸部分用于旋轉(zhuǎn)光盤。主軸旋轉(zhuǎn)控制部分控制所述主軸部分以響應同步時鐘信號。光學頭讀出所述光盤上記錄的數(shù)據(jù)以產(chǎn)生檢測時鐘信號。PLL電路包括相位比較部分，低通濾波器，數(shù)字VCO電路和分頻器。相位比較部分用于比較輸入時鐘信號的相位與分頻時鐘信號的相位以檢測相位差。低通濾波器平均所述相位比較部分輸出的相位差以輸出平均結(jié)果來作為頻率控制輸入。數(shù)字VCO電路與參考時鐘信號同步操作，并且基于所述頻率控制輸入而產(chǎn)生同步時鐘信號，同時以預定分辨率值為單位控制所述同步時鐘信號的相位。所述預定分辨率值是所述參考時鐘信號的周期的1/k(k是大于1的自然數(shù))。分頻器分頻所述同步時鐘信號以產(chǎn)生分頻時鐘信號。
在本發(fā)明的又一方面中，一種數(shù)字VCO電路包括數(shù)字VCO和延遲部分。數(shù)字VCO電路與參考時鐘信號同步操作，并且基于所述頻率控制輸入和所述參考時鐘信號而產(chǎn)生實際VCO輸出時鐘信號和延遲量數(shù)據(jù)。所述延遲量數(shù)據(jù)表示以預定分辨率值為單位的所述實際VCO輸出時鐘信號與期望的VCO輸出時鐘信號之間的相位差。所述預定分辨率值是所述參考時鐘信號的周期的1/k(k是大于1的自然數(shù))。延遲部分基于所述延遲量數(shù)據(jù)來延遲所述VCO輸出時鐘信號以產(chǎn)生一個輸出時鐘信號。
在本發(fā)明的再一方面中，數(shù)字VCO包括加法器，模計算部分和時鐘產(chǎn)生部分。該加法器對相應于所述頻率控制輸入的相位和內(nèi)部相位延遲數(shù)據(jù)的相位進行相加以響應參考時鐘信號的每一時鐘。模計算部分，用于計算所述VCO加法器的相加結(jié)果除以分辨率的余數(shù)并且輸出該余數(shù)以作為所述內(nèi)部相位延遲數(shù)據(jù)以用于所述參考時鐘信號的下一時鐘。時鐘產(chǎn)生部分基于下一內(nèi)部相位延遲數(shù)據(jù)和期望的VCO輸出時鐘信號的周期而產(chǎn)生實際的VCO輸出時鐘信號。延遲量計算部分計算所述期望的VCO輸出時鐘信號和所述實際的VCO輸出時鐘信號之間的相位差，并且基于所述相位差和預定分辨率值而產(chǎn)生一延遲量數(shù)據(jù)，其中該預定分辨率值是所述參考時鐘信號周期的1/k(k是大于1的自然數(shù))。


圖1示出了根據(jù)本發(fā)明第一實施例的VCO電路的電路配置的結(jié)構(gòu)圖；圖2示出了在第一實施例的VCO電路中使用的VCO電路配置的結(jié)構(gòu)圖；圖3示出了第一實施例中VCO操作的圖形；圖4A-4N示出了第一實施例中VCO電路的延遲線的操作實例的時序圖；圖5示出了輸出定時與第一實施例中VCO電路的輸出時鐘信號的延遲數(shù)量數(shù)據(jù)之間關系的圖形；圖6示出了根據(jù)本發(fā)明第二實施例的VCO電路的電路配置的結(jié)構(gòu)圖；圖7示出了當多相信號產(chǎn)生電路的輸出是4比特時，第二實施例中VCO電路的平均相位輸出電路的電路配置的結(jié)構(gòu)圖；圖8A-8Z示出了第二實施例中VCO電路的相位控制操作的時序圖；圖9示出了當多相信號產(chǎn)生電路的輸出取16個值之一時，第二實施例中VCO電路的平均相位輸出電路的電路配置的結(jié)構(gòu)圖；圖10A-10Z和11A-11AL示出了當平均相位輸出電路具有圖9所示的電路配置的時候，第二實施例中VCO電路的相位控制操作的時序圖；圖12示出了第三實施例中VCO電路的平均相位輸出電路的電路配置的結(jié)構(gòu)圖；圖13A-13AD以及14A-14W示出了當平均相位輸出電路具有圖12所示電路配置的時候，第三實施例中VCO電路的相位控制操作的時序圖；圖15示出了根據(jù)本發(fā)明第四實施例的VCO電路的電路配置的結(jié)構(gòu)圖；圖16示出第四實施例中VCO電路的相位調(diào)制部分的電路配置的結(jié)構(gòu)圖；圖17示出了根據(jù)本發(fā)明第五實施例的PLL電路的電路配置的結(jié)構(gòu)圖；以及圖18示出了根據(jù)本發(fā)明第六實施例的數(shù)據(jù)記錄裝置的電路配置的結(jié)構(gòu)圖。
具體實施例方式
下文中，參考附圖詳細地描述數(shù)字VCO電路、使用本發(fā)明VCO電路的PLL電路以及應用PLL電路的數(shù)據(jù)記錄裝置。
第一實施例圖1示出了根據(jù)本發(fā)明第一實施例的VCO電路的電路配置的結(jié)構(gòu)圖。VCO電路10包括VCO11和延遲線12。操作VCO電路10以響應參考時鐘信號。VCO11接收頻率控制輸入并且輸出VCO輸出時鐘信號和延遲量數(shù)據(jù)。延遲線12基于延遲量數(shù)據(jù)延遲VCO輸出時鐘信號以產(chǎn)生輸出時鐘信號。
圖2示出了VCO 11的電路配置。VCO11包括加法器111，譯碼器112和寄存器113。加法器111將對應于參考時鐘信號的周期的Nref與寄存器113提供的內(nèi)部頻率數(shù)據(jù)Np相加，并且將相加的結(jié)果(Nref+Np)輸出到譯碼器112。在該情況下，如果通過頻率控制數(shù)據(jù)指示相位的原始值，那么可以將該原始值加到加法結(jié)果上。譯碼器112基于頻率控制輸入Mf和加法器111提供的加法結(jié)果，將用于參考時鐘信號的下一周期的新內(nèi)部頻率數(shù)據(jù)Np提供給寄存器113。并且，譯碼器112將延遲量數(shù)據(jù)和VCO輸出時鐘信號輸出到延遲線12。寄存器113將譯碼器112提供的新內(nèi)部頻率數(shù)據(jù)Np鎖存并且輸出到加法器111。
譯碼器112包括模計算部分1121，延遲量計算部分1122，時鐘產(chǎn)生部分1123以及寄存器部分1124。該模計算部分1121將加法器111提供的加法結(jié)果(Nref+Np)除以值K，該值K與基于從頻率控制輸入Mf獲得的周期Mp而確定的VCO輸出時鐘信號的期望周期相一致，并且所述模計算部分1121將余數(shù)[(Nref+Np)mod K]作為新內(nèi)部相位數(shù)據(jù)而輸出到延遲量計算部分1122、時鐘產(chǎn)生部分1123以及寄存器113。在此，[A mod B]表示A除以B的余數(shù)。所述時鐘產(chǎn)生部分1123將VCO輸出時鐘信號輸出到延遲線12和延遲量計算部分1122。特別是，當模計算部分1121提供的新余數(shù)小于K/2時，該時鐘產(chǎn)生部分1123輸出“1”以作為VCO輸出時鐘信號，并且當模計算部分1121提供的新余數(shù)不小于K/2時，該時鐘產(chǎn)生部分1123輸出“0”。所述延遲量計算部分1122基于模計算部分1121提供的余數(shù)、參考時鐘信號、以及時鐘產(chǎn)生部分1123的輸出而計算延遲量數(shù)據(jù)，并且輸出該延遲量數(shù)據(jù)給寄存器部分1124。特別的，所述延遲量計算部分1122計算VCO輸出時鐘信號變?yōu)椤?”時的時間與內(nèi)部相位數(shù)據(jù)Np變?yōu)轭A定值Kr時的時間之間的相位差。在該情況下，Kr小于參考時鐘信號的周期。然后，該延遲量計算部分1122將計算得到的相位差除以參考時鐘信號周期的1/16，并且對相除的結(jié)果進行上舍入和輸出作為延遲量數(shù)據(jù)。在該情況下，基于期望的分辨率，值“16”是預先確定的。代替“16”，可以使用隨意的自然數(shù)。所述寄存器部分1124對延遲量計算部分1122輸出的延遲量數(shù)據(jù)進行鎖存并且輸出到延遲線12。
現(xiàn)在將描述根據(jù)該實施例的VCO電路10的操作。同步于參考時鐘信號而操作加法器111、譯碼器112和寄存器113。所以，加法器111輸出的數(shù)據(jù)、譯碼器112和寄存器113在作為單位時間的參考時鐘信號的每一周期上被更新。當在參考時鐘信號的每一周期內(nèi)執(zhí)行VCO電路10每一部分的上述操作時，對于參考時鐘信號的每一周期來說，內(nèi)部相位數(shù)據(jù)Np增加了參考時鐘信號的周期。
在該時刻，所述時鐘產(chǎn)生部分1123輸出的VCO輸出時鐘信號的振蕩頻率F表達為F＝Ferf*M/K。當K/Mp是整數(shù)N時，F(xiàn)是具有恒定周期的時鐘信號，其中通過將所述參考時鐘信號頻率Fref分頻為1/N(N＝K/Mp)而獲得上述恒定周期。然而，當K/Mp不是整數(shù)時，換句話說，當K/Mp＝N+α(0＜α＜1)時，獲得具有周期為N/Fref的時鐘信號與具有周期為(N+1)/Fref的時鐘信號相混合的VCO輸出時鐘信號。
如圖3所示，如果縱主軸表示Np和橫主軸表示時間時，頻率控制輸入Mf恒定或幾乎恒定，那么將Np值繪制為分段的波形，盡管Np作為一條線而在圖3中示出。將Np值增加并超過預定閾值Kr時的時間定義為期望的相位。在該時刻，當內(nèi)部相位數(shù)據(jù)Np變?yōu)轭A定值Kr時的時間與當VCO輸出時鐘信號的上升沿被從所述時鐘產(chǎn)生部分1123輸出到所述延遲量計算部分1122時的時間之間的差值是相位差。通過插值或者按比例分布計算相位差。將該相位差除以參考時鐘信號周期的1/16并且上舍入該被除的結(jié)果。然后，作為延遲量數(shù)據(jù)而輸出上舍入的結(jié)果。所以，如果參考時鐘信號周期按照等于或大于2(在該實例中是16)的任意自然數(shù)而被等分為多個時間區(qū)域，則可以基于當Np到達Kr的時間所屬的時間區(qū)域來定義延遲量數(shù)據(jù)。例如，假設所述延遲量計算部分1122將參考時鐘信號的一個周期(1/Fref)等分為m份以產(chǎn)生用于計算延遲量數(shù)據(jù)的m個時間區(qū)域。在該情況下，當常規(guī)的VCO輸出時鐘信號的輸出時間為T，并且理想相位的時間是t時，那么如果T＜t≤T+1(m*Fref)，則延遲量數(shù)據(jù)是“1”。并且，如果T+1/(m*Fref)＜t≤T+2/(m*Fref)，那么延遲量數(shù)據(jù)是“2”。也就是說，一般如果T+n/(m*Fref)＜t≤T+(n+1)/(m*Fref)，那么延遲量數(shù)據(jù)就是n(在此，n是等于或小于m的自然數(shù))。
延遲量計算部分1122將上述獲得的延遲量數(shù)據(jù)輸出到寄存器部分1124。該延遲量數(shù)據(jù)在被寄存器部分1124暫時保存之后輸出到延遲線12。
應該指出參考時鐘信號周期的值m可以是預定的值并且可以隨意改變的。當隨意改變值m的時候，延遲量計算部分1122輸出包含值m的延遲量數(shù)據(jù)。
如圖4A-4N所示，延遲線12輸出相對于時間T而延遲了根據(jù)譯碼器112提供的延遲量數(shù)據(jù)所確定時間的VCO輸出時鐘信號。也就是說，當所述延遲量計算部分1122將參考時鐘信號的一個周期等分m份并且計算延遲量數(shù)據(jù)n時，該延遲量數(shù)據(jù)n從譯碼器112提供到延遲線12，并且延遲線12輸出相對于時間T而延遲了時間為n/m·Fref的VCO輸出時鐘信號。
VCO電路10通過執(zhí)行上述過程，與譯碼器112輸出的VCO輸出時鐘信號相比，延遲線12輸出的輸出時鐘信號具有m倍的分辨率。
使用具體的實例來描述上述操作。如圖5所示，假設m＝16。在該情況中，Np延遲量數(shù)據(jù)表示為十六進制的數(shù)據(jù)，該十六進制的數(shù)據(jù)指示當Np達到M-1時的時間被包含在將參考時鐘信號除以16而獲得的16個時間區(qū)域的哪個區(qū)域中。如果從常規(guī)VCO輸出時鐘信號的輸出時間T，在將參考時鐘信號周期Tm(＝1/Fref)除以16而獲得的16個時間區(qū)域的第一個時間中，對于理想的相位來說存在時間t，換句話說，如果T＜t≤T+Tm/16，那么延遲量數(shù)據(jù)是“1”。相似的，從常規(guī)VCO輸出時鐘信號的輸出時間T，如果在將參考時鐘信號周期Tm(＝1/Fref)除以16而得到的16個時間區(qū)域中第二時間區(qū)域中，對于理想的相位來說存在時間t，換句話說，如果T+Tm＜16≤T+2Tm/16，則延遲量數(shù)據(jù)是“2”。也就是說，從常規(guī)VCO輸出時鐘信號的輸出時間T，如果在將參考時鐘信號周期Tm(＝1/Fref)除以16而得到的16個時間區(qū)域中第n個時間區(qū)域中，對于理想的相位來說存在時間t，那么延遲量數(shù)據(jù)是一個十六進制數(shù)n(n是等于或小于15的自然數(shù))。應該指出當m＝n(在該實例中m＝16)時，延遲量數(shù)據(jù)是“0”。
如果延遲量計算部分1122提供的延遲量數(shù)據(jù)是“1”，那么延遲線12在從常規(guī)VCO輸出時鐘信號的輸出時間而延遲參考時鐘信號周期Tm的1/16的時間處輸出VCO輸出時鐘信號。同樣的，如果延遲量數(shù)據(jù)是“2”，那么延遲線12在從常規(guī)VCO輸出時鐘信號的輸出時間而延遲參考時鐘信號周期Tm的1/8的時間處輸出VCO輸出時鐘信號。所以，與譯碼器112輸出的VCO輸出時鐘信號相比，延遲線12輸出的時鐘信號具有16倍的相位分辨率。
應該指出上述確定延遲量數(shù)據(jù)的方法僅僅是一個實例。邊界條件的限定以及與每一周期相應的延遲量數(shù)據(jù)并不限于上述實例。例如，當VCO的輸出時間存在于T≤t≤Tm/16中時，延遲量數(shù)據(jù)可以是“0”。
在該方式中，從VCO電路輸出的延遲量數(shù)據(jù)(理想相位與輸出時鐘信號相位之間的差)具有高于參考時鐘信號周期的的分辨率?；谘舆t量數(shù)據(jù)，通過延遲線12延遲VCO輸出時鐘信號來改善輸出時鐘信號的相位精度是可能的。
第二實施例現(xiàn)在將描述根據(jù)本發(fā)明第二實施例的VCO電路。圖6示出了根據(jù)第二實施例的VCO電路20的電路配置圖。第二實施例中的VCO電路20具有VCO21、多相位信號產(chǎn)生電路22和平均相位輸出電路23。VCO21的電路配置與第一實施例中VCO電路10的VCO11的配置相同。多相位信號產(chǎn)生電路22基于與參考時鐘信號和VCO輸出時鐘信號同步的延遲量數(shù)據(jù)而產(chǎn)生多個時鐘信號以作為多相位時鐘信號。平均相位輸出電路23輸出具有通過平均所述多個時鐘信號的相位而獲得的相位的時鐘信號。
圖7示出了當多相位信號產(chǎn)生電路22的輸出表示4個2比特的值時，平均相位輸出電路23的電路配置圖。該平均相位輸出電路23包括相位比較器231a-231d、電荷泵(CP)232a-232d、加法器233、環(huán)路濾波器234和VCO235。
每一相位比較器231a-231d將多相位信號產(chǎn)生電路22的多個輸入值，也就是1-4中相應一個值與VCO235的輸出時鐘信號的相位進行比較，并且將它們的相位差輸出到相應的一個電荷泵232a-23ad中，以作為類似脈沖的相位差信號。每一電荷泵232a-232d是一種用于僅改變相應相位比較器231a-231d輸出的信號的幅度(電壓)而不改變信號的波形的電壓轉(zhuǎn)換器。所述加法器233相加或合成電荷泵232a-232d的輸出信號并且將合成信號輸出到環(huán)路濾波器234。該環(huán)路濾波器234去除加法器233輸出的合成信號的高頻分量，并且產(chǎn)生具有直流分量的信號并將該信號輸出到VCO235以作為控制信號。此時，抑止了寄生分量。所述VCO235具有預定的自振蕩頻率并且根據(jù)所述環(huán)路濾波器234提供的控制信號來改變振蕩頻率。應該指出所述VCO235可以是一種常規(guī)的技術設備。
第二實施例中VCO電路的相位控制操作將參考圖8A-8Z而進行描述。當VCO21中延遲量計算部分1122輸出“0”以作為延遲量數(shù)據(jù)時，多相位信號產(chǎn)生電路22在相對于參考時鐘信號周期的輸出時間沒有延遲的時間處將時鐘信號輸出到所有四個輸出信號線。在該情況中，加法器233對相應于沒有延遲的時鐘信號的信號進行相加。因此，在相對于參考時鐘信號周期的輸出時間而沒有延遲的時間上也輸出通過平均四個時鐘信號而獲得的平均相位輸出電路23的輸出時鐘信號。同樣，當延遲量計算部分1122輸出“1”以作為延遲量數(shù)據(jù)時，多相位信號產(chǎn)生電路22在相對于參考時鐘信號周期的輸出時間而沒有延遲的時間處將三個時鐘信號輸出到四個輸出信號線中的三個輸出信號線上，并且在延遲一個參考時鐘信號周期的時間上將時鐘信號輸出到剩余的信號線上。在該情況中，加法器233對相應于以上四個時鐘信號的信號進行相加。因此，通過平均四個時鐘信號而獲得的平均相位輸出電路23的輸出時鐘信號相對于參考時鐘信號周期的輸出時間而延遲了1/(3+1)＝1/4個周期。同樣的，當延遲量計算部分1122輸出“2”以作為延遲量數(shù)據(jù)時，多相位信號產(chǎn)生電路22在相對于參考時鐘信號周期的輸出時間而沒有延遲的時間處將兩個時鐘信號輸出到四個輸出信號線中的兩個輸出信號線上，并且在延遲一個參考時鐘信號周期的時間上將兩個時鐘信號輸出到剩余兩個信號線上。在該情況中，加法器233將相應于沒有延時的兩個時鐘信號以及存在延遲的兩個時鐘信號的信號進行相加。因此，通過平均這些時鐘信號而獲得的平均相位輸出電路23的輸出時鐘信號在相對于參考時鐘信號周期的輸出時間而延遲了2/(2+2)＝1/2個周期的時間處輸出。同樣，當延遲量計算部分1122輸出“3”以作為延遲量數(shù)據(jù)時，多相位信號產(chǎn)生電路22在相對于參考時鐘信號周期的輸出時間而沒有延遲的時間處將一個時鐘信號輸出到四個輸出信號線中的一個輸出信號線上，并且在延遲一個參考時鐘信號周期的時間上將三個時鐘信號輸出到剩余三個信號線上。在該情況中，加法器233將相應于沒有延時的一個時鐘信號的信號與相應于存在延時的三個時鐘信號的信號進行相加。因此，通過平均這些時鐘信號而獲得的平均相位輸出電路23的輸出時鐘信號在相對于參考時鐘信號周期的輸出時間而延遲了3/(3+1)＝3/4個周期的時間處輸出。
圖9示出了當延遲量數(shù)據(jù)是4比特(16個值)時，平均相位輸出電路23的電路配置圖。并且，圖10A-10Z以及11A-11AL示出了當平均相位輸出電路23具有圖9所示電路配置時的輸入/輸出信號的時間圖。與具有圖8所示電路配置的平均相位輸出電路相似，輸出時鐘信號的輸出相位是基于具有多個多相位時鐘信號的延遲的時鐘信號數(shù)量與沒有延遲的時鐘信號數(shù)量的比率來確定的。
在該方式中，根據(jù)第二實施例的VCO電路能夠確定分辨率高于參考時鐘信號的一個周期的輸出時鐘信號的輸出時間。
第三實施例現(xiàn)在將要描述根據(jù)本發(fā)明第三實施例的VCO電路。第三實施例中VCO電路與第二實施例相似，包括VCO21、多相位信號產(chǎn)生電路22和平均相位輸出電路33。該VCO21和多相信號產(chǎn)生電路22與第二實施例中的相應部件相同。
圖12示出了被應用于第三實施例的VOC電路中的平均相位輸出電路33的電路配置圖。該平均相位輸出電路33包括相位比較器331a-331e、電荷泵332a-332e、加法器333、環(huán)路濾波器334和VCO335。所述相位比較器331a-331e、加法器333、環(huán)路濾波器和VCO335與第二實施例中相應的部件相同。
所述電荷泵332a-332e具有不同的轉(zhuǎn)換系數(shù)，并且當分別被提供具有相同幅度的信號時候，其輸出不同電壓。特別的，假設當具有一幅度的信號被提供到電荷泵332a時，電荷泵332a輸出的信號的幅度是“1”。當相同的信號被提供到電荷泵332b時，電荷泵332b輸出幅度為“1”的信號。當相同的信號被提供到電荷泵332c時，電荷泵332c輸出幅度為“2”的信號。當相同的信號被提供到電荷泵332d時，電荷泵332d輸出幅度為“4”的信號。當相同的信號被提供到電荷泵332e時，電荷泵332e輸出幅度為“8”的信號。也就是說，所述電荷泵332a-332e分別將給被提供的信號加權(quán)為“1”，“1”，“2”，“4”和“8”。因此，鑒于所述電荷泵332b輸出最低數(shù)字值或數(shù)字“1”，電荷泵332c輸出下一最低數(shù)字值或數(shù)字“10”，電荷泵332b輸出下一個最低數(shù)字值或數(shù)字“100”，以及電荷泵332c輸出下一最低數(shù)字值或“1000”。這四個數(shù)字數(shù)據(jù)表示4比特的二進制數(shù)據(jù)。也就是說，通過比較電荷泵332b-332e的輸出值，能夠表達16種值。
第三實施例中VCO電路的相位控制將參考圖13A-13AD和圖14A-14W來進行描述。當VCO21中延遲量計算部分1122輸出“0”以作為延遲量數(shù)據(jù)時，所述多相位信號產(chǎn)生電路22在相對于參考時鐘信號的輸出時間沒有延遲的時間上輸出時鐘信號到所有五個輸出信號線上。在該情況中，加法器333對相應于無延遲的時鐘信號的信號進行相加。因此，平均相位輸出電路33的輸出信號在相對于所述參考時鐘信號的輸出時間沒有延遲的時間處輸出。
當延遲量計算部分1122輸出“1”以作為延遲量數(shù)據(jù)時，所述多相位信號產(chǎn)生電路22將相對于參考時鐘信號的輸出時間沒有延遲的時鐘信號輸出到相位比較器331a和331c-331e并且將延遲一個參考時鐘信號周期的時鐘信號輸出相位比較器331b。在該情況中，加法器333將相應于無延遲的四個時鐘信號的信號(具有的權(quán)為1，2，4和8)和延遲一個參考時鐘信號周期的時鐘信號進行相加。因此，平均相位輸出電路33的輸出信號相對于所述參考時鐘信號的輸出時間而延遲1/16(＝1/(1+1+2+4+8))個周期。
同樣，當延遲量計算部分1122輸出“2”以作為延遲量數(shù)據(jù)時，所述多相位信號產(chǎn)生電路22將相對于參考時鐘信號的輸出時間沒有延遲的時鐘信號輸出到相位比較器331a、331b、331d和331e并且將一個延遲一個參考時鐘信號周期的時鐘信號輸出相位比較器331c。在該情況中，加法器333將相應于無延遲的四個時鐘信號的信號(具有的權(quán)為1，1，4和8)和延遲一個參考時鐘信號周期的時鐘信號進行相加。因此，平均相位輸出電路33的輸出信號相對于所述參考時鐘信號的輸出時間而延遲1/8(＝2/16)個周期。
相似的，當延遲量計算部分1122輸出“3”以作為延遲量數(shù)據(jù)時，所述多相位信號產(chǎn)生電路22將相對于參考時鐘信號的輸出時間沒有延遲的時鐘信號輸出到相位比較器331a、331d和331e并且將延遲一個參考時鐘信號周期的兩個時鐘信號輸出相位比較器331b和331c。在該情況中，加法器333將相應于無延遲的四個時鐘信號的信號(具有的權(quán)為1，4和8)和延遲一個參考時鐘信號周期的時鐘信號進行相加。因此，平均相位輸出電路33的輸出信號相對于所述參考時鐘信號的輸出時間而延遲3/16個周期。
在在第三實施例的該方式中，延遲量數(shù)據(jù)表示為4比特的二進制數(shù)據(jù)，該4比特的二進制數(shù)據(jù)具有數(shù)值為“1”的電荷泵332b的輸出、具有數(shù)值為“10”的電荷泵332c的輸出、具有數(shù)值為“100”的電荷泵332d的輸出、以及具有數(shù)值為“1000”的電荷泵332e的輸出。所以，與以上實施例相同的分辨率能夠通過比不執(zhí)行加權(quán)的電路配置中少的相位比較器來獲得。也就是說，使用簡單化電路配置，就能夠提高相位精度。
應該指出在第三實施例中，執(zhí)行電荷泵的加權(quán)以便指示二進制值。然而，對于隨意值進行加權(quán)是可能的。
第四實施例現(xiàn)在將要描速根據(jù)本發(fā)明第四實施例的VCO電路。圖15示出了第四實施例中的VCO電路的電路配置。該VCO電路40具有VCO41，相位調(diào)制部分42，延遲線43和頻帶限制部分44。該VCO41和延遲線43與第一實施例的VCO電路中相應部件相同。所述相位調(diào)制部分42基于VCO41提供的延遲量數(shù)據(jù)(1)而對VCO41提供的時鐘信號進行相位調(diào)制，并且輸出該相位調(diào)制過的時鐘信號以作為時鐘信號clk0，以及將延遲量數(shù)據(jù)(2)輸出到延遲線43。應該指出該實施例中的延遲量數(shù)據(jù)等效于以上每一實施例中的“延遲量數(shù)據(jù)”。所述頻帶限制部分44對從延遲線43提供的時鐘信號ckl1進行頻帶限制，僅允許所述時鐘信號clk1的預定頻率分量通過并且輸出以作為輸出時鐘信號(時鐘信號clk2)。
圖16示出了相位調(diào)制部分42的電路配置。該相位調(diào)制部分42包括脈沖產(chǎn)生器421，選擇器422，延遲單元423和觸發(fā)器計數(shù)器424。脈沖產(chǎn)生器421基于VCO41提供的延遲量數(shù)據(jù)(1)而產(chǎn)生相位控制脈沖和延遲量數(shù)據(jù)(2)。該脈沖產(chǎn)生器421輸出該相位控制脈沖到選擇器422，并且輸出該延遲量數(shù)據(jù)(2)到延遲線43。所述延遲量數(shù)據(jù)(2)是基于相位控制脈沖的占空率和延遲線43期望的相位分辨率而產(chǎn)生的。延遲單元423按照參考時鐘信號的周期而對VCO輸出時鐘信號進行延遲，并且然后輸出到選擇器422。該選擇器422選擇VCO輸出時鐘信號和被延遲的VCO輸出時鐘信號以響應相位控制脈沖。所以，選擇器422基于脈沖產(chǎn)生器421提供的相位控制脈沖而對VCO輸出時鐘信號執(zhí)行相位移動以改變周期。所述觸發(fā)器計數(shù)器424將選擇器422選擇的信號轉(zhuǎn)換為占空系數(shù)為50％的時鐘信號，并且然后輸出該時鐘信號以作為相位調(diào)制過的時鐘信號clk0。
通過采用上述電路配置，該相位調(diào)制部分42對輸入VCO輸出時鐘信號進行2π*F/Fref的相位調(diào)制，并且作為相位調(diào)制過的時鐘信號clk0而輸出。
現(xiàn)在將描述第四實施例中VCO電路40的操作。VCO41的輸出周期分辨率會受到被提供給VCO41的參考時鐘信號的頻率Fref的影響。當期望的振蕩頻率F與Fref/N(N是整數(shù))相一致時，所述VCO41能夠輸出具有期望的振蕩頻率的VCO輸出時鐘信號。然而，當期望的振蕩頻率F處于Fref/N與Fref/(N+1)之間時，不能夠恰當?shù)剌敵鼍哂邢Ｍl率F的信號。在該情況中，以預定的速率交替地輸出周期為N/Fref(＝頻率Fref/N)的時鐘信號和周期為(N+1)Fref(＝頻率F/(N+1))的時鐘信號。
假設其期望頻率處于頻率Fref/N和頻率Fref/(N+1)之間的時鐘信號從VCO41中輸出。在下文中，該頻率范圍被特別地稱為VCO41的輸出頻率F的“f”。在該情況下，在振蕩頻率f的理想相位(理想相位)與實際輸出時鐘信號的相位之間產(chǎn)生相位誤差φ。該相位誤差φ的最大值φm，換句話說，在等于或小于VCO41的參考時鐘信號的頻率(Fref)的頻率范圍內(nèi)產(chǎn)生的相位誤差的最大值φm能夠通過下面的等式(1)來表達φm＝2π*f/Fref(1)該最大值φ較小是所希望的。
在從VCO41輸出具有上述頻率f的信號的情況中，當α(0＜α＜1)是具有周期為N/Fref的時鐘信號的比率并且(1-α)是具有周期為(N+1)/Fref的時鐘信號的比率時，那么輸出頻率f通過下面的等式(2)來表達f＝Fref/(N+α)(2)觀察頻率主軸，VCO41的輸出是相位調(diào)制過的頻譜。具有頻率f的輸出信號的基頻與在相鄰基頻中產(chǎn)生的邊頻帶(寄生頻帶)之間的間隔Δf通過下面的等式(3)來表達Δf＝f*α＝Fref*α/(N+α)(3)因此，根據(jù)等式(3)應該理解具有頻率f的振蕩將在下面的條件下產(chǎn)生，即參考時鐘信號頻率Fref與振蕩頻率f相比不是很高，間隔Δf變得較小并且邊頻帶接近基頻t。
在該情況下，即使模擬PLL連接到VCO電路40的下一級并且頻率被平均，那么由于相鄰基頻中較小間隔Δf的小邊頻帶分量的影響也不能夠消除邊頻帶分量(寄生頻帶分量)，并且輸出時鐘信號的抖動增加。
在第四實施例的VCO40中，相位調(diào)制部分42通過使用數(shù)據(jù)字VCO41輸出的延遲量數(shù)據(jù)(1)，對數(shù)字VCO41的輸出進行相位調(diào)制。相位調(diào)制的結(jié)果是，僅能改變邊頻帶的頻率特性而不能夠改變基頻。特別是，將相鄰基頻中的頻譜分量(寄生頻帶分量)移位到遠離基頻t的頻帶中(Δf大于相位調(diào)制之前的Δf)。
相位調(diào)制之后的輸出時鐘信號clk0被輸出到延遲線43并且被延遲以致于產(chǎn)生時鐘信號clk1，該時鐘信號clk1通過頻帶限制部分44(BPF或PLL)。結(jié)果，已經(jīng)被移位的寄生頻帶分量被去除。所述頻帶限制部分44能夠很容易地去除寄生頻帶分量，因為通過相位調(diào)制后，間隔Δf變大。
當振蕩頻率F是f(＝Fref/(N+α))，并且α是從0少許移位的值時，VCO41輸出上述具有低頻率的鋸齒形相位誤差φ。在該情況中，在相位誤差φ的鋸齒形的邊緣時間上執(zhí)行主時鐘信號的一個周期(Tm)的校正。
為了執(zhí)行輸入時鐘信號的相位調(diào)制，例如，脈沖產(chǎn)生器421在通過把輸出時鐘信號的將被完全校正的周期等分w份而獲得的區(qū)域中的隨后情況中改變所產(chǎn)生的相位控制脈沖的頻率。所述相位控制脈沖被提供到選擇器422，并且當信號通過選擇器422時進行相位移位。
當延遲線43的分辨率是Tm/4(換句話說，四等分所述參考時鐘信號周期以致于產(chǎn)生延遲量數(shù)據(jù)(1))并且該分辨率通過相位調(diào)制后將增加到4倍時，根據(jù)隨后的16種情況，脈沖產(chǎn)生器421產(chǎn)生相位控制脈沖和延遲量數(shù)據(jù)(2)并且輸出相位控制脈沖到選擇器422，輸出延遲量數(shù)據(jù)(2)到延遲線43。
(1)當相位誤差等于或大于0并且小于Tm/16時，以輸出時鐘信號每四個周期輸出一次的速率輸出“1”以作為延遲量數(shù)據(jù)(2)，否則，輸出“0”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖(選擇器控制信號)。
(2)當相位誤差等于或大于Tm/16并且小于Tm/8時，以輸出時鐘信號每四個周期輸出兩次的速率輸出“1”以作為延遲量數(shù)據(jù)(2)，否則，輸出“0”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖。
(3)當相位誤差等于或大于Tm/8并且小于3Tm/16時，以輸出時鐘信號每四個周期輸出三次的速率輸出“1”以作為延遲量數(shù)據(jù)(2)，否則，輸出“0”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖。
(4)當相位誤差等于或大于3Tm/16并且小于Tm/4時，以輸出時鐘信號每四個周期輸出四次的速率(也就是，在所有的時間上)輸出“1”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖。
(5)當相位誤差等于或大于Tm/4并且小于5Tm/16時，以輸出時鐘信號每四個周期輸出一次的速率輸出“2”以作為延遲量數(shù)據(jù)(2)，否則，輸出“1”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖。
(6)當相位誤差等于或大于5Tm/16并且小于3Tm/8時，以輸出時鐘信號每四個周期輸出兩次的速率輸出“2”以作為延遲量數(shù)據(jù)(2)，否則，輸出“1”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖。
(7)當相位誤差等于或大于3Tm/8并且小于7Tm/16時，以輸出時鐘信號每四個周期輸出三次的速率輸出“2”以作為延遲量數(shù)據(jù)(2)，否則，輸出“1”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖。
(8)當相位誤差等于或大于7Tm/16并且小于Tm/2時，以輸出時鐘信號每四個周期輸出四次的速率(也就是在所有的時間上)輸出“2”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖。
(9)當相位誤差等于或大于Tm/2并且小于9Tm/16時，以輸出時鐘信號每四個周期輸出一次的速率輸出“3”以作為延遲量數(shù)據(jù)(2)，否則，輸出“2”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖。
(10)當相位誤差等于或大于9Tm/16并且小于5Tm/8時，以輸出時鐘信號每四個周期輸出兩次的速率輸出“3”以作為延遲量數(shù)據(jù)(2)，否則，輸出“2”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖。
(11)當相位誤差等于或大于5Tm/8并且小于11Tm/16時，以輸出時鐘信號每四個周期輸出三次的速率輸出“3”以作為延遲量數(shù)據(jù)(2)，否則，輸出“2”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖。
(12)當相位誤差等于或大于11Tm/16并且小于3Tm/4時，以輸出時鐘信號每四個周期輸出四次的速率(也就是在所有的時間上)輸出“3”以作為延遲量數(shù)據(jù)(2)。始終輸出“0”以作為相位控制脈沖。
(13)當相位誤差等于或大于3Tm/4并且小于13Tm/16時，以輸出時鐘信號每四個周期輸出一次的速率輸出“1”以作為相位控制脈沖并且輸出“0”以作為延遲量數(shù)據(jù)(2)，否則，輸出“0”以作為相位控制脈沖，并且輸出“3”以作為延遲量數(shù)據(jù)(2)。
(14)當相位誤差等于或大于13Tm/16并且小于7Tm/8時，以輸出時鐘信號每四個周期輸出兩次的速率輸出“1”以作為相位控制脈沖并且輸出“0”以作為延遲量數(shù)據(jù)(2)，否則，輸出“0”以作為相位控制脈沖，并且輸出“3”以作為延遲量數(shù)據(jù)(2)。
(15)當相位誤差等于或大于7Tm/8并且小于15Tm/16時，以輸出時鐘信號每四個周期輸出三次的速率輸出“1”以作為相位控制脈沖并且輸出“0”以作為延遲量數(shù)據(jù)(2)，否則，輸出“0”以作為相位控制脈沖，并且輸出“3”以作為延遲量數(shù)據(jù)(2)。
(16)當相位誤差等于或大于15Tm/16并且小于Tm時，以輸出時鐘信號每四個周期輸出一次的速率輸出“1”以作為相位控制脈沖并且輸出“0”以作為延遲量數(shù)據(jù)(2)，否則，輸出“0”以作為相位控制脈沖，并且輸出“3”以作為延遲量數(shù)據(jù)(2)。
當如上所述通過脈沖產(chǎn)生器421產(chǎn)生相位控制脈沖并且選擇器422基于該相位控制脈沖而對輸入時鐘信號執(zhí)行相位移位時，相位調(diào)制后的輸出時鐘信號clk0的相位誤差具有與對其執(zhí)行脈沖寬度調(diào)制的一信號的波形相同的波形。這是因為所述相位誤差具有如此的波形以致于在比相位調(diào)制之前高的頻率上執(zhí)行調(diào)制。
所述延遲線43基于類似于上述實施例中的延遲量數(shù)據(jù)(2)而對相位調(diào)制部分42輸出的時鐘信號clk0進行延遲并且輸出該延遲的信號以作為時鐘信號clk1。
通過頻帶限制部分44限制信號clk1的頻帶，與相位調(diào)制之前的相位誤差相比，此時的相位誤差被壓縮到大約1/w(在上述實施例中大約為1/16)。所以，能夠獲得具有很小抖動的輸出。
現(xiàn)在將要描述VCO電路40的特殊操作實例。當具有相對于周期為Tm的參考時鐘信號而延遲3Tm/8相位的信號將被輸出時，由于相位調(diào)制，相位調(diào)制部分42繼續(xù)輸出無延時的時鐘信號。并且，相位調(diào)制部分42以1∶1的比率而輸出對應于Tm/4的延遲量數(shù)據(jù)(2)和對應于2Tm/4的延遲量數(shù)據(jù)(2)。所以，從延遲線43中輸出被延遲3Tm/8＝((2Tm/4)+(Tm/4))/2的時鐘信號以作為時鐘信號clk2。
并且，通過以1∶1的比率輸出由于相位調(diào)制而無延遲的時鐘信號和對應于3Tm/4的延遲量數(shù)據(jù)(2)的組合以及由于相位調(diào)制而延遲Tm的時鐘信號與對應于0的延遲量數(shù)據(jù)的組合，以能夠輸出相對于參考時鐘信號而延遲相位為3Tm/8的時鐘信號clk2。
第四實施例中的VCO電路40不僅通過延遲線43延遲時鐘信號，而且通過相位調(diào)制部分42執(zhí)行相位調(diào)制并且實施頻帶限制，以能夠調(diào)整時鐘信號的輸出時間。因此，通過將基于相位調(diào)制部分42的相位調(diào)制的延遲量與延遲線43的延遲量的組合而能夠使得相位分辨率進一步的提高。
應該指出已經(jīng)描述了VCO41具有與第一實施例中VCO電路10的VCO11相同電路配置的情況。然而，即使使用的VCO41的電路配置與第二實施例或第三實施的VCO電路的電路配置相同，在以上相同的方式中仍能夠顯著地達到抖動減少的效果。
第五實施例接下來將要描述根據(jù)本發(fā)明第五實施例的PLL電路。圖17示出了第五實施例中PLL電路的電路配置。該PLL電路50包括模數(shù)轉(zhuǎn)換器51，相位比較器52，LPF53，VCO電路54和分頻器55。
模數(shù)轉(zhuǎn)換器51通過將分頻器55提供的信號用作為采樣時鐘信號而進行操作并且將前級中的電路(未示出)所提供的輸入模擬信號轉(zhuǎn)換為數(shù)字信號。相位比較器52基于來自于模數(shù)轉(zhuǎn)換器51的數(shù)字信號，而輸出PLL電路50的輸入信號與分頻器55所提供的信號之間的數(shù)字相位差數(shù)據(jù)(其與上述的相位誤差φ不同)。LPF53平均所述相位比較器52提供的相位差數(shù)據(jù)并且將結(jié)果輸出到VCO電路54以作為相位控制數(shù)據(jù)。該VCO電路54的電路配置與以上第一實施例中VCO電路10的配置相同，并且根據(jù)相位控制數(shù)據(jù)而輸出輸出時鐘信號。所述輸出時鐘信號從VCO電路54輸出到后級電路(未示出)中和分頻器55中。分頻器55對VCO電路54提供的輸出時鐘信號進行N分頻并且輸出到模數(shù)轉(zhuǎn)換器51。所述PLL電路50中提供了上述配置的PLL反饋回路。
應該指出存在以下情況，即所述PLL電路50中不具有模數(shù)轉(zhuǎn)換器51。在該情況中，PLL電路50的輸入信號是數(shù)字的，并且相位比較器52通過計數(shù)一個高速時鐘信號來執(zhí)行數(shù)字輸入信號與分頻器輸出信號之間的相位比較，并且輸出相位差數(shù)據(jù)。
在第五實施例的PLL電路50中，VCO電路54具有的相位分辨率高于常規(guī)VCO電路的相位分辨率。因此，與外部提供的輸入信號高度同步的信號能夠被輸出。
應該指出已經(jīng)描述了VCO電路54具有與第一實施例中VCO電路10相同的電路配置的情況。然而，與以上相似，即使VCO電路具有與第二、第三或第四實施例的VCO電路相同的電路配置，仍舊能夠從PLL電路中輸出高度同步的信號。
第六實施例將要描述根據(jù)本發(fā)明第六實施例的數(shù)據(jù)記錄裝置。圖18示出了第六實施例中數(shù)據(jù)記錄裝置600的電路配置。該數(shù)據(jù)記錄裝置600是一種在光盤650上記錄數(shù)據(jù)或從光盤650上重放數(shù)據(jù)的裝置。除了PLL電路611之外，該數(shù)據(jù)記錄裝置600還包括光學頭601，擺動檢測器602，地址譯碼器603，ODC(光盤控制器)604，二進制化電路605，譯碼器606，LD功率控制部分607，已記錄數(shù)據(jù)編碼器608，主軸旋轉(zhuǎn)控制部分609和主軸610。所述PLL611的電路配置與第五實施例中的PLL電路50的電路配置相同。
在此，特別通過使用一種光盤數(shù)據(jù)記錄裝置來描述其中PLL電路611被應用到信號重放系統(tǒng)的數(shù)據(jù)記錄裝置600。記錄信號(數(shù)據(jù))的記錄介質(zhì)650是一種光盤650。光盤650上記錄的數(shù)據(jù)通過光學頭601的信號重放系統(tǒng)和PLL電路611而被重放。并且通過預定的信號記錄系統(tǒng)而對光盤650執(zhí)行數(shù)據(jù)記錄處理。所述ODC(光盤控制器)604包括DSP等等并且控制信號重放和記錄處理。
擺動信號與通過光學頭601從光盤650讀取的推挽信號相疊加，所述光盤650以光學頭601的跟蹤傳動器(未示出)不能跟蹤的頻率擺動。在執(zhí)行頻帶限制處理之后，推挽信號被提供給PLL電路611和擺動檢測器602。
PLL電路611通過將推挽信號疊加擺動信號以作為旋轉(zhuǎn)同步信號來輸出同步重放時鐘信號。該同步重放時鐘信號作為記錄時鐘信號(PLL-CLK)而用于數(shù)據(jù)記錄處理。該記錄時鐘信號被提供到主軸控制電路609并且用于控制主軸610的旋轉(zhuǎn)。同時，該記錄時鐘信號被提供到記錄數(shù)據(jù)編碼器608和LD功率控制單元607并且用于控制光學頭601的位置以及被發(fā)射的光的強度。
應該指出來自于主軸馬達的傳感器數(shù)據(jù)被用作旋轉(zhuǎn)同步信號。并且，不受光學頭601的限制而提供一個傳感器，以便使之能夠產(chǎn)生傳感器的旋轉(zhuǎn)同步信號。
物理地址數(shù)據(jù)與擺動信號相疊加，其中所述擺動信號與推挽信號相疊加。擺動檢測器602將物理地址數(shù)據(jù)與被提供的推挽信號相分離以響應所述的記錄時鐘信號。擺動檢測器602所分離的物理地址數(shù)據(jù)被輸出到地址譯碼器603。該地址譯碼器603基于獲得的物理地址數(shù)據(jù)而指定物理地址并且將該物理地址告知ODC604。
該ODC604基于所述地址譯碼器603所告知的物理地址而產(chǎn)生指示記錄數(shù)據(jù)和記錄開始時間的數(shù)據(jù)，并且基于所產(chǎn)生的數(shù)據(jù)來控制記錄處理。所述ODC604將所產(chǎn)生的記錄數(shù)據(jù)輸出到記錄數(shù)據(jù)編碼器608。所述記錄數(shù)據(jù)編碼器608調(diào)制從ODC604獲得的記錄數(shù)據(jù)，并且基于被調(diào)制過的記錄數(shù)據(jù)而將產(chǎn)生的控制信號輸出到LD功率控制單元607，以致于控制光學頭601發(fā)射的激光束的輸出電平以便將數(shù)據(jù)記錄在光盤650上。
隨著反射光束數(shù)量的改變，就能夠讀出記錄在光盤650上的數(shù)據(jù)。因此，能夠使用和信號(sum signal)。該和信號被提供到二進制化電路605，并且二進制化電路605產(chǎn)生的二進制數(shù)據(jù)經(jīng)由譯碼器606和ODC604而輸出到主裝置(host apparatus)以作為重放數(shù)據(jù)。
根據(jù)該實施例的數(shù)據(jù)記錄裝置600包括PLL電路611，該PLL電路能夠輸出相位分辨率高于常規(guī)實例的同步時鐘信號。因此，能夠以較高的精度來控制用于數(shù)據(jù)記錄過程的激光束輻射的位置和激光束的長度。在該方式中，在作為記錄介質(zhì)的光盤650上增加數(shù)據(jù)記錄密度成為可能。并且，借助于此，縮短光學頭601的定位控制所必需的時間成為可能。因此，加速數(shù)據(jù)的記錄和重放成為可能。
并且，根據(jù)本發(fā)明，能夠抑止導致抖動的寄生頻帶的產(chǎn)生。
應該指出每一上述實施例僅是本發(fā)明的一個例子。本發(fā)明并不限于這些實施并且不同的修改包含在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種數(shù)字壓控振蕩器(VCO)，包括相位數(shù)據(jù)產(chǎn)生器，用于與參考時鐘信號同步地接收頻率控制輸入，并產(chǎn)生相位數(shù)據(jù)，該相位數(shù)據(jù)隨所述頻率控制輸入的值而變化；第一同步時鐘信號產(chǎn)生器，用于基于所述相位數(shù)據(jù)產(chǎn)生第一同步時鐘；以及第一延遲量數(shù)據(jù)產(chǎn)生器，用于基于所述頻率控制輸入和所述相位數(shù)據(jù)來產(chǎn)生用于延遲所述第一同步時鐘的第一延遲量數(shù)據(jù)。
2.根據(jù)權(quán)利要求1的數(shù)字VCO，其中所述相位數(shù)據(jù)產(chǎn)生器包括加法器，用于將所述頻率控制輸入的值和由寄存器保持的預先更新的相位進行相加；以及余數(shù)計算器，用于輸出由所述加法器得到的相加結(jié)果除以預定值時的余數(shù)作為所述相位數(shù)據(jù)。
3.根據(jù)權(quán)利要求1或2的數(shù)字VCO，其中所述第一同步時鐘信號生成部件包括比較器，用于基于所述相位數(shù)據(jù)來生成所述第一同步時鐘信號的信號電平。
4.根據(jù)權(quán)利要求3的數(shù)字VCO，其中所述第一延遲量數(shù)據(jù)產(chǎn)生器包括延遲數(shù)據(jù)計算器，用于計算如下值作為所述第一延遲量數(shù)據(jù)，其中所述值是通過預定閾值和所述相位數(shù)據(jù)之間的差除以所述頻率控制輸入的值而獲得的。
5.一種數(shù)字壓控振蕩器(VCO)電路，包括數(shù)字VCO，其包括相位數(shù)據(jù)產(chǎn)生器，用于與參考時鐘信號同步地接收頻率控制輸入，并產(chǎn)生相位數(shù)據(jù)，該相位數(shù)據(jù)隨所述頻率控制輸入的值而變化，第一同步時鐘信號產(chǎn)生器，用于基于所述相位數(shù)據(jù)產(chǎn)生第一同步時鐘，以及第一延遲量數(shù)據(jù)產(chǎn)生器，用于基于所述頻率控制輸入和所述相位數(shù)據(jù)來產(chǎn)生用于延遲所述第一同步時鐘的第一延遲量數(shù)據(jù)；其中所述第一同步時鐘和所述第一延遲量數(shù)據(jù)是從所述數(shù)字VCO輸入的；以及延遲線，用于基于所述第一延遲量數(shù)據(jù)來延遲所述第一同步時鐘信號。
6.一種VCO電路，包括數(shù)字VCO，其包括相位數(shù)據(jù)產(chǎn)生器，用于與參考時鐘信號同步地接收頻率控制輸入，并產(chǎn)生相位數(shù)據(jù)，該相位數(shù)據(jù)隨所述頻率控制輸入的值而變化，第一同步時鐘信號產(chǎn)生器，用于基于所述相位數(shù)據(jù)產(chǎn)生第一同步時鐘，以及第一延遲量數(shù)據(jù)產(chǎn)生器，用于基于所述頻率控制輸入和所述相位數(shù)據(jù)來產(chǎn)生用于延遲所述第一同步時鐘的第一延遲量數(shù)據(jù)；其中所述第一同步時鐘和所述第一延遲量數(shù)據(jù)是從所述數(shù)字VCO輸入的；以及多相位信號產(chǎn)生器，用于通過基于所述第一延遲量數(shù)據(jù)將所述第一同步時鐘信號改變成多相位信號，來輸出多個時鐘信號。
7.根據(jù)權(quán)利要求6的VCO電路，還包括平均相位輸出部件，用于將所述多個時鐘信號合成為所述多個時鐘信號的平均相位，并輸出合成的信號。
8.根據(jù)權(quán)利要求6的VCO電路，還包括加權(quán)部件，用于對從所述多相位信號產(chǎn)生部件輸出的所述多個時鐘信號應用彼此不同的加權(quán)。
9.一種VCO電路，包括數(shù)字VCO，其包括相位數(shù)據(jù)產(chǎn)生器，用于與參考時鐘信號同步地接收頻率控制輸入，并產(chǎn)生相位數(shù)據(jù)，該相位數(shù)據(jù)隨所述頻率控制輸入的值而變化，第一同步時鐘信號產(chǎn)生器，用于基于所述相位數(shù)據(jù)產(chǎn)生第一同步時鐘，以及第一延遲量數(shù)據(jù)產(chǎn)生器，用于基于所述頻率控制輸入和所述相位數(shù)據(jù)來產(chǎn)生用于延遲所述第一同步時鐘的第一延遲量數(shù)據(jù)；相位調(diào)制器，用于從所述數(shù)字VCO接收所述第一同步時鐘信號和所述第一延遲量數(shù)據(jù)，并基于所述第一延遲量數(shù)據(jù)來輸出第二同步時鐘信號和第二延遲量數(shù)據(jù)；以及延遲線，用于從所述相位調(diào)制部件接收所述第二同步時鐘信號和所述第二延遲量數(shù)據(jù)，并基于所述第二延遲量數(shù)據(jù)來延遲所述第二同步時鐘信號。
10.一種PLL電路，其以與輸入信號為相位同步的方式輸出時鐘信號，其包括壓控振蕩器(VCO)電路；相位比較器；環(huán)路濾波器；以及分頻器，其中所述VCO電路包括數(shù)字VCO，其包括相位數(shù)據(jù)產(chǎn)生器，用于與參考時鐘信號同步地接收頻率控制輸入，并產(chǎn)生相位數(shù)據(jù)，該相位數(shù)據(jù)隨所述頻率控制輸入的值而變化，第一同步時鐘信號產(chǎn)生器，用于基于所述相位數(shù)據(jù)產(chǎn)生第一同步時鐘，以及第一延遲量數(shù)據(jù)產(chǎn)生器，用于基于所述頻率控制輸入和所述相位數(shù)據(jù)來產(chǎn)生用于延遲所述第一同步時鐘的第一延遲量數(shù)據(jù)；其中所述第一同步時鐘和所述第一延遲量數(shù)據(jù)是從所述數(shù)字VCO輸入的；以及延遲線，用于基于所述第一延遲量數(shù)據(jù)來延遲所述第一同步時鐘信號，其中所述相位比較器輸出用于指示所述分頻器的輸入信號和輸出信號之間的相位差的相位差數(shù)據(jù)，所述環(huán)路濾波器對所述相位差數(shù)據(jù)進行平均，所述VCO電路通過使用來自所述環(huán)路濾波器的輸出作為頻率控制輸入信號來輸出所述第一同步時鐘信號，并且所述分頻器接收從所述VCO電路輸出的所述第一同步時鐘信號，并且基于任意數(shù)對所述第一同步時鐘信號進行分頻，以將其提供到所述相位比較部件。
11.一種信息記錄裝置，包括PLL電路，其是為用于進行數(shù)據(jù)重放處理和數(shù)據(jù)記錄處理的信號重放系統(tǒng)提供的，其中所述PLL電路以與輸入信號為相位同步的方式輸出時鐘信號，其中所述PLL電路包括壓控振蕩器(VCO)電路；相位比較器；環(huán)路濾波器；以及分頻器，其中所述VCO電路包括數(shù)字VCO，其包括相位數(shù)據(jù)產(chǎn)生器，用于與參考時鐘信號同步地接收頻率控制輸入，并產(chǎn)生相位數(shù)據(jù)，該相位數(shù)據(jù)隨所述頻率控制輸入的值而變化，第一同步時鐘信號產(chǎn)生器，用于基于所述相位數(shù)據(jù)產(chǎn)生第一同步時鐘，以及第一延遲量數(shù)據(jù)產(chǎn)生器，用于基于所述頻率控制輸入和所述相位數(shù)據(jù)來產(chǎn)生用于延遲所述第一同步時鐘的第一延遲量數(shù)據(jù)；其中所述第一同步時鐘和所述第一延遲量數(shù)據(jù)是從所述數(shù)字VCO輸入的；以及延遲線，用于基于所述第一延遲量數(shù)據(jù)來延遲所述第一同步時鐘信號，其中所述相位比較器輸出用于指示所述分頻器的輸入信號和輸出信號之間的相位差的相位差數(shù)據(jù)，所述環(huán)路濾波器對所述相位差數(shù)據(jù)進行平均，所述VCO電路通過使用來自所述環(huán)路濾波器的輸出作為頻率控制輸入信號來輸出所述第一同步時鐘信號，并且所述分頻器接收從所述VCO電路輸出的所述第一同步時鐘信號，并且基于任意數(shù)對所述第一同步時鐘信號進行分頻，以將其提供到所述相位比較部件，其中被提供有所述記錄介質(zhì)的旋轉(zhuǎn)同步信號的所述PLL電路輸出同步重放時鐘信號，通過使用所述同步重放時鐘信號作為記錄時鐘信號來執(zhí)行所述數(shù)據(jù)記錄處理。
12.根據(jù)權(quán)利要求11的信息記錄裝置，其中所述記錄介質(zhì)是光盤，并且所述旋轉(zhuǎn)同步信號是擺動信號。
13.一種產(chǎn)生同步時鐘信號的方法，包括根據(jù)頻率控制輸入的值產(chǎn)生相位數(shù)據(jù)；基于所述相位數(shù)據(jù)來產(chǎn)生第一同步時鐘信號；接收所述頻率控制輸入并且接收所述相位輸入；基于所述頻率控制輸入和所述相位數(shù)據(jù)來產(chǎn)生第一延遲量數(shù)據(jù)；以及基于所述第一延遲量數(shù)據(jù)來延遲所述第一同步時鐘信號。
14.根據(jù)權(quán)利要求13的產(chǎn)生同步時鐘信號的方法，其中通過基于所述第一延遲量數(shù)據(jù)將所述第一同步時鐘信號轉(zhuǎn)換成多相位信號，來產(chǎn)生多個時鐘信號，以及通過合成所述多個時鐘信號來對相位進行平均。
全文摘要
一種PLL電路包括相位比較部分，低通濾波器，數(shù)字VCO電路，以及分頻器。相位比較部分比較輸入的時鐘信號的相位和分頻的信號的相位以檢測相位差。所述低通濾波器平均相位比較部分輸出的相位差以輸出平均的結(jié)果來作為頻率控制輸入。所述數(shù)字VCO電路與參考時鐘信號同步操作，基于所述頻率控制輸入而產(chǎn)生同步時鐘信號，同時以預定分辨率值為單位控制所述同步時鐘信號的相位，所述預定分辨率值是所述參考時鐘信號的周期的1/k，k是大于1的自然數(shù)。所述分頻器分頻所述同步時鐘信號以產(chǎn)生分頻時鐘信號。
文檔編號H03L7/099GK1913358SQ200610108669
公開日2007年2月14日 申請日期2004年12月27日 優(yōu)先權(quán)日2003年12月25日
發(fā)明者佐野正樹, 萱沼金司 申請人:恩益禧電子股份有限公司, 日本電氣株式會社