專利名稱：鎖相環(huán)電路及鎖相方法
技術領域：
本申請涉及鎖相環(huán)電路及鎖相方法。
背景技術：
圖1A圖示了傳統(tǒng)的鎖相環(huán)，其包括相位頻率檢測器(PFD)10，電荷泵(CP)12，環(huán)路濾波器(LF)14，壓控振蕩器(VCO)16，一個或多個分頻器18-1、18-2，和/或一個或多個分頻器20。
相位頻率檢測器(PFD)10可以接收外部時鐘信號ECLK，并且響應于外部時鐘信號ECLK與反饋時鐘信號DCLK之間的相位差而生成UP或DN信號。當外部輸入信號ECLK的相位領先于反饋時鐘信號DCLK的相位時，激活UP信號。當ECLK的相位落后于DCLK的相位時，激活DN信號。
電荷泵(CP)12和/或環(huán)路濾波器(LF)14可以響應于激活的UP信號增加控制電壓(Vc)的電平，以及可以響應于激活的DN信號降低控制電壓Vc的電平。
例如，當ECLK的頻率是1GHz時，為了獲得一個或多個2GHz頻率的最終內部時鐘，傳統(tǒng)的壓控振蕩器(VCO)16可以產生兩個時鐘信號CLK和CLKB，每個頻率為4GHz。分頻器18-1可以對時鐘信號CLK進行分頻以產生兩個時鐘信號ICLK0、ICLK180，每個頻率為2GHz。分頻器18-2可以對反相的時鐘信號CLKB進行分頻以產生兩個時鐘信號ICLK90、ICLK270，每個頻率為2GHz。
分頻器20可以接收時鐘信號ICLK0、ICLK180、ICLK90、ICLK270之一，并且輸出頻率等于ECLK頻率的、頻率為1GHz的、經分頻的時鐘信號DCLK。
即，為了獲得頻率高于ECLK的頻率的最終內部時鐘信號ICLK0、ICLK180、ICLK90、ICLK270，分頻器20是必需的。換言之，當PLL不包括分頻器20時，最終內部時鐘ICLK0～ICLK270的頻率等于外部輸入時鐘ECLK的頻率。但是CLK和CLKB中每個的頻率必須是ECLK頻率的四倍，以便產生頻率為ECLK頻率兩倍的最終內部時鐘ICLK0～ICLK270。
結果是，傳統(tǒng)鎖相環(huán)的問題在于，當電源電壓(VCC)低(例如，小于2VDD或者低于1.8V)時難于從VCO產生較高頻率的內部時鐘信號(例如，4GHz或更高)。此外，作為分壓器數(shù)目的結果，傳統(tǒng)的鎖相環(huán)可能具有較大的芯片面積。
圖1B圖示了另一傳統(tǒng)鎖相環(huán)。圖1B的傳統(tǒng)鎖相環(huán)包括一些與圖1A中相同的元件。除了一個或多個分頻器18-1、18-2和一個或多個分頻器20外，圖1B的傳統(tǒng)鎖相環(huán)還包括一個或多個分頻器18-3、18-4、18-5、18-6。如圖所示，CLK和CLKB的每個的頻率是ECLK頻率的八倍，而iCLK0～iCLK270的每個的頻率是ECLK頻率的四倍。而且，ICLK0～ICLK315的每個的頻率是ECLK頻率的兩倍。
作為示例，如果ECLK的頻率是1GHz，則CLK和CLKB的頻率是8GHz，iCLK0～iCLK270的頻率是4GHz，和ICLK0～ICLK315的頻率是2GHz。在低電源電壓的條件下(例如，小于2VDD)，傳統(tǒng)的VCO16不能產生頻率為8GHz的輸出時鐘CLK和CLKB。
圖2圖示了傳統(tǒng)的壓控振蕩器，例如圖1A或圖1B的VCO16。傳統(tǒng)的壓控振蕩器可以包括以環(huán)路配置形成的、包括一個或多個反相器I1、I2、I3的第一環(huán)形振蕩器16-1，以環(huán)路配置形成的(例如，與第一環(huán)形振蕩器16-1相同的配置)、包括一個或多個反相器I4、I5、I6的第二環(huán)形振蕩器16-2，以及用于鎖存CLK和CLKB的包括一個或多個反相器I7、I8的鎖存電路16-3。
可以響應于Vc的電平而控制輸出時鐘CLK/CLKB的頻率。當提高Vc電平時，可以提高輸出時鐘CLK/CLKB的頻率。當降低Vc電平時，可以降低輸出時鐘CLK/CLKB的頻率?？赡艽嬖诘膯栴}是，Vc處于太低的電平(如果由低電源供電的話)，以致不能產生高頻率輸出時鐘信號CLK/CLKB(例如，4GHz或更高)。
圖3A是圖示傳統(tǒng)鎖相環(huán)，例如圖1A所示的傳統(tǒng)鎖相環(huán)的示例操作的時序圖。
壓控振蕩器16可以生成具有180°相差的、頻率為ECLK的頻率四倍的兩個時鐘信號CLK和CLKB。ICLK0～ICLK270的每個的頻率可以為ECLK頻率的兩倍。
圖3A圖示了內部時鐘ICLK0被外部時鐘ECLK鎖定。當電源電壓是較高電平時，可以正常產生所有上述內部時鐘信號。但是，當電源電壓是較低電平時，則不可能產生圖3A的時序圖。
圖3B是圖示傳統(tǒng)鎖相環(huán)，例如圖1B的傳統(tǒng)鎖相環(huán)的示例操作的時序圖。
壓控振蕩器16可以生成具有180°相差的、頻率為ECLK八倍的兩個時鐘信號CLK和CLKB。iCLK0～iCLK270的每個的頻率可以為ECLK頻率的四倍。ICLK0～ICLK315的每個的頻率可以為ECLK頻率的兩倍。
圖3B圖示了內部時鐘ICLK0被外部時鐘ECLK鎖定。當電源電壓是較高電平時，可以正常產生所有上述內部時鐘信號。但是，如上所述，當電源電壓是較低電平時，則不可能產生圖3B的時序圖。

發(fā)明內容
本發(fā)明的示例性實施例針對鎖相環(huán)電路和鎖定信號相位的方法。
本發(fā)明的示例性實施例針對鎖相環(huán)電路和將反饋時鐘信號相位鎖定到外部時鐘信號的方法。
本發(fā)明的示例性實施例針對存儲器器件和向/從存儲單元陣列寫入/讀出數(shù)據(jù)的方法。
本發(fā)明的示例性實施例針對存儲器系統(tǒng)和向/從包括多個存儲器器件的存儲器寫入/讀出數(shù)據(jù)的方法。
本發(fā)明的示例性實施例針對鎖相環(huán)電路和將反饋時鐘信號相位鎖定到外部時鐘信號的方法，其直接產生至少n(其中n是大于等于4的整數(shù))個內部時鐘信號。
本發(fā)明的示例性實施例針對存儲器器件和向/從存儲單元陣列寫入/讀出數(shù)據(jù)的方法，其直接產生至少n(其中n是大于等于4的整數(shù))個內部時鐘信號。
本發(fā)明的示例性實施例針對存儲器系統(tǒng)和向/從包括多個存儲器器件的存儲器寫入/讀出數(shù)據(jù)的方法，其直接產生至少n(其中n是大于等于4的整數(shù))個內部時鐘信號。
本發(fā)明的示例性實施例針對鎖相環(huán)電路和將反饋時鐘信號相位鎖定到外部時鐘信號的方法，其包括至少四個環(huán)路并且產生多個內部時鐘信號。
本發(fā)明的示例性實施例針對存儲器器件和向/從存儲單元陣列寫入/讀出數(shù)據(jù)的方法，其包括至少四個環(huán)路并且產生多個內部時鐘信號。
本發(fā)明的示例性實施例針對存儲器系統(tǒng)和向/從包括多個存儲器器件的存儲器寫入/讀出數(shù)據(jù)的方法，其包括至少四個環(huán)路并且產生多個內部時鐘信號。
本發(fā)明的示例性實施例針對鎖相環(huán)電路、存儲器器件、和存儲器系統(tǒng)，其包括包含超級環(huán)形振蕩器的壓控振蕩器電路。
本發(fā)明的示例性實施例針對鎖相環(huán)電路、存儲器器件、和存儲器系統(tǒng)，其中，壓控振蕩器電路包括一個或多個環(huán)路電路。
本發(fā)明的示例性實施例針對鎖相環(huán)電路、存儲器器件、和存儲器系統(tǒng)，其包括數(shù)目減少的分頻器或者不包括分頻器。
本發(fā)明的示例性實施例針對鎖相環(huán)電路、存儲器器件、和存儲器系統(tǒng)，其因為需要較少的分頻器或者不需要分頻器，所以減少了芯片面積。
本發(fā)明的示例性實施例針對鎖相環(huán)電路、將反饋時鐘信號的相位鎖定到外部時鐘信號的方法、存儲器器件、向/從存儲單元陣列寫入/讀出數(shù)據(jù)的方法、存儲器系統(tǒng)、向/從包括多個存儲器器件的存儲器寫入/讀出數(shù)據(jù)的方法，其即使在電源電壓VDD相對低(例如，低于2V)的情況下也可以產生較高頻率(例如，2GHz或更高)的內部時鐘信號。
在本發(fā)明的示例性實施例中，一種鎖相環(huán)電路可以包括相位檢測器，其接收外部時鐘信號和反饋時鐘信號，并且當外部時鐘信號的相位領先于反饋時鐘信號的相位時輸出上升信號，而當外部時鐘信號的相位落后于反饋時鐘信號的相位時輸出下降信號；環(huán)路濾波器電路，其響應于該上升信號提高控制電壓，并且響應于該下降信號而降低控制電壓；以及壓控振蕩器，其接收控制電壓，并且直接產生至少n(其中n是大于等于4的整數(shù))個內部時鐘信號。
在本發(fā)明的另一示例性實施例中，該壓控振蕩器電路包括超級環(huán)形振蕩器。
在本發(fā)明的另一示例性實施例中，該環(huán)路濾波器電路是低通濾波器。
在本發(fā)明的另一示例性實施例中，該環(huán)路濾波器電路是數(shù)字環(huán)路濾波器電路。
在本發(fā)明的另一示例性實施例中，該環(huán)路濾波器電路是模擬環(huán)路濾波器電路。
在本發(fā)明的另一示例性實施例中，該壓控振蕩器電路不包括分頻器。
在本發(fā)明的示例性實施例中，一種將反饋時鐘信號的相位鎖定到外部時鐘信號的方法包括接收外部時鐘信號和反饋時鐘信號；當外部時鐘信號的相位領先于反饋時鐘信號的相位時輸出上升信號，而當外部時鐘信號的相位落后于反饋時鐘信號的相位時輸出下降信號；響應于該上升信號提高控制電壓，并且響應于該下降信號而降低控制電壓；直接產生至少n(其中n是大于等于4的整數(shù))個內部時鐘信號；以及從該n個內部時鐘信號中的至少一個中產生反饋時鐘信號。
在本發(fā)明的示例性實施例中，一種鎖相環(huán)電路包括相位檢測器，其接收外部時鐘信號和反饋時鐘信號，并且當外部時鐘信號的相位領先于反饋時鐘信號的相位時輸出上升信號，而當外部時鐘信號的相位落后于反饋時鐘信號的相位時輸出下降信號；環(huán)路濾波器電路，其響應于該上升信號提高控制電壓，并且響應于該下降信號而降低控制電壓；以及壓控振蕩器，其包括至少四個環(huán)路，接收控制電壓，并且產生多個內部時鐘信號。
在本發(fā)明的示例性實施例中，一種將反饋時鐘信號的相位鎖定到外部時鐘信號的方法，包括接收外部時鐘信號和反饋時鐘信號；當外部時鐘信號的相位領先于反饋時鐘信號的相位時輸出上升信號，而當外部時鐘信號的相位落后于反饋時鐘信號的相位時輸出下降信號；響應于該上升信號提高控制電壓，并且響應于該下降信號而降低控制電壓；以及產生至少n(其中n是大于等于4的整數(shù))個內部時鐘信號，每個內部時鐘信號來自單獨的環(huán)路。
在本發(fā)明的示例性實施例中，一種存儲器器件包括存儲單元陣列；鎖相環(huán)電路，其接收外部時鐘信號和反饋時鐘信號，并且直接產生至少n(其中n是大于等于4的整數(shù))個內部時鐘信號；控制信號產生器電路，用于接收該至少n個內部時鐘信號，并且產生p個控制信號(其中，p是大于等于3的整數(shù))；至少一個串-并轉換器，用于響應于該p個控制信號中的每個接收串行比特流，并且將該串行比特流轉換成可以寫入到該存儲單元陣列的并行比特流；以及至少一個并-串轉換器，用于響應于該p個控制信號中的每個從存儲單元陣列接收并行比特流，并且將該并行比特流轉換成串行比特流。
在本發(fā)明的示例性實施例中，一種向/從存儲單元陣列寫入/讀出數(shù)據(jù)的方法包括接收外部時鐘信號和反饋時鐘信號，并且響應于該外部時鐘信號和反饋時鐘信號直接產生至少n(其中n是大于等于4的整數(shù))個內部時鐘信號；響應于該至少n個內部時鐘信號而產生p個控制信號(其中，p是大于等于3的整數(shù))；響應于該p個控制信號中的每個接收串行比特流，并且將該串行比特流轉換成可以寫入到該存儲單元陣列的并行比特流；以及響應于該p個控制信號中的每個從存儲單元陣列接收并行比特流，并且將該并行比特流轉換成串行比特流。
在本發(fā)明的示例性實施例中，一種存儲器系統(tǒng)包括包括多個存儲器器件的存儲器，每個存儲器器件包括存儲單元陣列，每個存儲器器件包括鎖相環(huán)電路，其接收外部時鐘信號和反饋時鐘信號，并且直接產生至少n(其中n是大于等于4的整數(shù))個內部時鐘信號，控制信號產生器電路，用于接收該至少n個內部時鐘信號，并且產生p個控制信號(其中，p是大于等于3的整數(shù))，至少一個串-并轉換器，用于響應于該p個控制信號中的每個接收m(m是大于等于1的整數(shù))個比特的串行比特流，并且將該m個比特的串行比特流轉換成可以寫入到該存儲單元陣列的并行比特流，以及至少一個并-串轉換器，用于響應于該p個控制信號中的每個從存儲單元陣列接收并行比特流，并且將該并行比特流轉換成串行比特流；以及存儲器控制器，其向該多個存儲器器件的每個的鎖相環(huán)提供外部時鐘信號，從而每個鎖相環(huán)可以產生提供給控制信號產生電路的該至少n個內部時鐘信號，并且存儲器控制器向該存儲器模塊提供命令信號和地址信號，以便從該多個存儲器器件的任一個讀取并行比特流，以及向該多個存儲器器件的任一個寫入串行比特流。
在本發(fā)明的示例性實施例中，一種向/從包括多個存儲器器件的存儲器寫入/讀出數(shù)據(jù)的方法包括向該多個存儲器器件的每個提供外部時鐘信號，從該外部時鐘信號直接產生至少n(其中n是大于等于4的整數(shù))個內部時鐘信號，響應于該至少n個內部時鐘信號而產生p個控制信號(其中，p是大于等于3的整數(shù))，響應于該p個控制信號中的每個接收串行比特流并且將該串行比特流轉換成可以寫入到該多個存儲裝置每個的并行比特流，提供寫命令信號和地址信號以將并行比特流寫入到該多個存儲裝置中的至少一個中，提供讀命令信號和地址信號以從該多個存儲裝置中的至少一個中讀取并行比特流，以及響應于該p個控制信號中的每個從該多個存儲器器件中的任一個接收并行比特流，并且將該并行比特流轉換成串行比特流。


由下面給出的對示例性實施例的詳細描述和附圖，將可以更全面地理解本發(fā)明，所述實施例和附圖僅出于說明的目的給出，因而并不意欲限制本發(fā)明。
圖1A圖示了傳統(tǒng)鎖相環(huán)。
圖1B圖示了另一傳統(tǒng)鎖相環(huán)。
圖2圖示了傳統(tǒng)壓控振蕩器。
圖3A是圖示傳統(tǒng)鎖相環(huán)的示例性操作的時序圖。
圖3B是圖示另一傳統(tǒng)鎖相環(huán)的示例性操作的時序圖。
圖4圖示了根據(jù)本發(fā)明示例性實施例的鎖相環(huán)。
圖5A圖示了根據(jù)本發(fā)明示例性實施例的壓控振蕩器。
圖5B是圖5A的壓控振蕩器的示例性等效圖。
圖6A圖示了根據(jù)本發(fā)明另一示例性實施例的壓控振蕩器。
圖6B是圖6A的壓控振蕩器的另一表示。
圖6C是圖6A的壓控振蕩器的示例性等效圖。
圖7是圖示根據(jù)本發(fā)明示例性實施例的圖6A的鎖相環(huán)的操作的時序圖。
圖8A圖示了根據(jù)本發(fā)明另一示例性實施例的壓控振蕩器。
圖8B是圖8A的壓控振蕩器的示例性等效圖。
圖9是圖示根據(jù)本發(fā)明示例性實施例的圖8A的鎖相環(huán)的操作的時序圖。
圖10是根據(jù)本發(fā)明另一示例性實施例的壓控振蕩器的示例性等效圖。
圖11是圖示根據(jù)本發(fā)明示例性實施例的圖10的壓控振蕩器的操作的時序圖。
圖12是根據(jù)本發(fā)明另一示例性實施例的壓控振蕩器的示例性等效圖。
圖13是圖示根據(jù)本發(fā)明示例性實施例的圖12的壓控振蕩器的操作的時序圖。
圖14A圖示了根據(jù)本發(fā)明示例性實施例的相位檢測器。
圖14B圖示了根據(jù)本發(fā)明另一示例性實施例的相位檢測器。
圖14C是圖示根據(jù)本發(fā)明示例性實施例的圖14B的相位檢測器的操作的時序圖。
圖15A圖示了根據(jù)本發(fā)明示例性實施例的電荷泵和環(huán)路濾波器。
圖15B是圖示根據(jù)本發(fā)明示例性實施例的圖15A的電荷泵和環(huán)路濾波器的操作的時序圖。
圖15C是圖示根據(jù)本發(fā)明另一示例性實施例的圖15A的電荷泵和環(huán)路濾波器的操作的時序圖。
圖16A圖示了根據(jù)本發(fā)明示例性實施例的分頻器。
圖16B圖示了根據(jù)本發(fā)明另一示例性實施例的分頻器。
圖17圖示了根據(jù)本發(fā)明另一示例性實施例的鎖相環(huán)。
圖18圖示了根據(jù)本發(fā)明另一示例性實施例的鎖相環(huán)。
圖19圖示了根據(jù)本發(fā)明示例性實施例的數(shù)模轉換器和環(huán)路濾波器。
圖20圖示了與傳統(tǒng)壓控振蕩器的頻率變化相比根據(jù)本發(fā)明示例性實施例的壓控振蕩器的頻率變化的仿真。
圖21圖示了包括根據(jù)本發(fā)明示例性實施例的鎖相環(huán)的存儲器系統(tǒng)。
圖22圖示了包括根據(jù)本發(fā)明示例性實施例的鎖相環(huán)的存儲器器件。
應該注意，出于描述本文示例性實施例的目的，這些附圖旨在說明本發(fā)明示例性實施例的方法和裝置的一般特性。不過，這些附圖并非是按比例繪示的，并且可能并不精確地反映任何示例性實施例的特性，因而不應理解為定義或者限制本發(fā)明范圍內的示例性實施例的屬性或者取值范圍。
具體實施例方式
現(xiàn)在，將參考示出了本發(fā)明某些示例性實施例的附圖來更全面地描述本發(fā)明的各種示例性實施例。
本文公開了本發(fā)明詳細說明性實施例。但是，這里所公開的特定結構和功能細節(jié)出于描述本發(fā)明示例性實施例的目的僅僅是代表性的。但是，本發(fā)明可以以許多替代形式實施，而不應解釋為僅局限于這里所闡述的實施例。
據(jù)此，盡管本發(fā)明的示例性實施例能夠進行各種修改和具有替換形式，在附圖中作為示例示出了本發(fā)明的實施例，并且將在這里對其進行詳細描述。但是，應該理解，并不意欲將本發(fā)明的示例性實施例局限于所公開的特定形式，而是相反，本發(fā)明的示例性實施例意欲覆蓋落入本發(fā)明范圍的所有修改、等效物、替代物。在附圖的所有描述中類似的標號表示類似的元件。
應該理解，盡管詞語第一、第二等等或數(shù)字1、2可以用于描述各種元件，但這些元件不應受這些詞語限制。這些詞語僅用于區(qū)分元件。例如，第一元件可以稱作第二元件，以及類似地，第二元件可以稱作第一元件，而不背離本發(fā)明示例性實施例的范圍。如這里所使用的，術語“和/或”包括相關聯(lián)的所列項的一個或多個的任意及所有組合。
應該理解，當稱一個元件被“連接”或者“耦接”到另一元件時，其可以直接連接或耦接到其它元件或者可能存在居間元件。相反，當稱一個元件被“直接連接”或者“直接耦接”到另一元件時，則不存在居間元件。應該以類似的方式理解用于描述元件間關系的其它詞匯(例如，“在…中間”對“直接在…中間”，“鄰近”對“直接鄰近”，等等)。
這里所使用的術語僅用于描述特定實施例的目的，而不意欲作為本發(fā)明示例性實施例的限制。如這里所使用的，單數(shù)形式“一”、“一個”、“該”除非上下文清楚指出，否則旨在同樣包括復數(shù)形式。還應該理解，術語“包括”、“包含”當在本文中使用時指定所陳述特征、整數(shù)、步驟、操作、元件和/或組件的存在，但并不排除一個或多個其它特征、整數(shù)、步驟、操作、元件、組件和/或其群組的存在或添加。
還應該注意，在某些替代性實施例中，所標記的功能/動作可能不按照描述中所指出的順序發(fā)生。例如，取決于所涉及的功能/動作，連續(xù)描述的兩個功能/動作可能實際上基本同時地被執(zhí)行或者可能有時以相反地順序被執(zhí)行。
圖4圖示了根據(jù)本發(fā)明示例性實施例的鎖相環(huán)，其可以包括相位頻率檢測器(PFD)10、電荷泵(CP)12、環(huán)路濾波器(LF)14、壓控振蕩器(VCO)16′和/或一個或多個分頻器20。即使電源電壓VDD相對低(例如，低于2V)，VCO16′也可以直接產生與圖1A的內部時鐘信號ICLK0～ICLK270對應的、多個較高頻率(例如，2GHz或更高)的內部時鐘信號ICLK1～ICLKn。在示例性實施例中，VCO 16′可以用超級環(huán)形振蕩器(hyper ring oscillator)實現(xiàn)，該超級環(huán)形振蕩器可以直接產生具有固定相差的多個內部時鐘信號(例如，四個時鐘信號或更多)。此外，根據(jù)本發(fā)明示例性實施例的VCO，例如VCO 16′，可以具有減少的芯片面積，這是因為不需要例如分頻器18-1、18-2和/或20的分頻器。
圖5A圖示了根據(jù)本發(fā)明示例性實施例的壓控振蕩器，其包括多個反相器I1到I6。在示例性實施例中，第一環(huán)路包括反相器I4、I5、I2和I3，第二環(huán)路包括反相器I1、I2和I3，第三環(huán)路包括I4、I6和I3?？梢杂蓮腎1和I5產生的時鐘信號的相位組合產生時鐘ICLK0。類似地可以由諸如相位組合的原理來產生每個時鐘信號ICLK90、ICLK180、ICLK270。在示例性實施例中，結點D的相位可以領先結點A的相位90°。結點C的相位可以領先結點D的相位90°。可以類似地確定每個結點的相位，使得這些結點均勻地隔開。
圖5B是圖5A的壓控振蕩器的等效圖，其圖示了多個反相器I1到I6和時鐘ICLK0、ICLK90、ICLK180、ICLK270。在圖5A和圖5B的示例性實施例中，結點A和B的每個接收兩個輸入(I1、I5/I2、I6)并且輸出一個輸出(I2/I3)，而結點C和D的每個接收一個輸入(I3/I4)并且輸出兩個輸出(I1、I4/I5、I6)。
圖6A圖示了根據(jù)本發(fā)明示例性實施例的壓控振蕩器，其包括多個反相器I1到I8。在示例性實施例中，第一環(huán)路包括反相器I1、I2、I3和I4，第二環(huán)路包括反相器I1、I2和I8，第三環(huán)路包括反相器I3、I4和I7，第四環(huán)路包括反相器I2、I3和I6，第五環(huán)路包括反相器I7、和I8，第六環(huán)路包括反相器I5和I6，第七環(huán)路包括反相器I1、I5和I4。
圖6B是圖6A的替代形式，和圖6C是圖6A的壓控振蕩器的等效圖，圖示了多個反相器I1到I8和時鐘ICLK0、ICLK90、ICLK180和ICLK270。在圖6A和6B的示例性實施例中，結點A、B、C和D的每個接收兩個輸入(I1、I6/I2、I7/I3、I5/I4、I8)，并且輸出一個輸出(I2/I3/I4/I1)。
圖7是圖示根據(jù)本發(fā)明示例性實施例的、圖6A的鎖相環(huán)的操作的時序圖。如圖所示，所有內部時鐘信號ICLK0～ICLK270的頻率是外部時鐘信號ECLK頻率的兩倍。結果是，即使電源電壓VDD較低(例如，低于2V)，圖6A的鎖相環(huán)也可以在不使用分頻器的情況下產生與圖1A的內部時鐘信號ICLK0～ICLK270對應的多個(例如，4個或更多)高頻率(例如，2GHz或更高)內部時鐘信號。
圖8A圖示了根據(jù)本發(fā)明另一示例性實施例的壓控振蕩器，其包括多個反相器I1到I10?？梢愿鶕?jù)諸如相位組合的原理來產生時鐘信號ICLK0、ICLK72、ICLK144、ICLK216和ICLK288。在示例性實施例中，結點A-E的相位可以相差72°。
圖8B是圖8A的壓控振蕩器的示例性等效圖，圖示了多個反相器I1到I10和時鐘信號ICLK0、ICLK72、ICLK144、ICLK216和ICLK288。在圖8A和圖8B的示例性實施例中，結點A-E的每個接收兩個輸入(I2、I6/I1、I10/I5、I9/I4、I7/I3、I8)，并且輸出兩個輸出(I3、I7/I2、I6/I1、I6/I5、I10/I4、I9)。
圖9是圖示根據(jù)本發(fā)明示例性實施例的圖8A的鎖相環(huán)的操作的時序圖。如圖所示，所有五個內部時鐘信號ICLK0、ICLK72、ICLK144、ICLK216、ICLK288的頻率是外部時鐘信號ECLK頻率的兩倍。結果是，即使電源電壓VDD較低(例如，低于2V)，圖8A的鎖相環(huán)也可以在不使用分頻器的情況下產生多個(例如，4個或更多)高頻率(例如，2GHz或更高)的內部時鐘信號。
圖10是根據(jù)本發(fā)明另一示例性實施例的壓控振蕩器的示例性等效圖，圖示了多個反相器，結點A-F，以及時鐘信號ICLK0、ICLK60、ICLK120、ICLK180、ICLK240和ICLK300。在示例性實施例中，結點A-F的相位可以相差60°。在圖10的示例性實施例中，結點A-F的每個接收三個收入，以及輸出兩個輸出。
圖11是圖示根據(jù)本發(fā)明示例性實施例的圖10的壓控振蕩器的操作的時序圖?？梢愿鶕?jù)諸如相位組合的原理來產生時鐘信號ICLK0、ICLK60、ICLK120、ICLK180、ICLK240和ICLK300。如圖所示，六個內部時鐘信號ICLK0、ICLK60、ICLK120、ICLK180、ICLK240、ICLK300的頻率是外部時鐘信號ECLK頻率的兩倍。結果是，即使電源電壓VDD較低(例如，低于2V)，圖10的壓控振蕩器也可以在不使用分頻器的情況下產生多個(例如，4個或更多)高頻率(例如，2GHz或更高)的內部時鐘信號。
圖12是根據(jù)本發(fā)明另一示例性實施例的壓控振蕩器的示例性等效圖，圖示了多個反相器，結點A-H，以及時鐘信號ICLK0、ICLK45、ICLK90、ICLK135、ICLK180、ICLK225、ICLK270和ICLK315。在示例性實施例中，結點A-H的相位可以相差45°。在圖12的示例性實施例中，結點A-H的每個接收四個收入，以及輸出三個輸出。
圖13是圖示根據(jù)本發(fā)明示例性實施例的圖12的壓控振蕩器的操作的時序圖。可以利用諸如相位組合的原理來產生時鐘信號ICLK0、ICLK45、ICLK90、ICLK135、ICLK180、ICLK225、ICLK270、ICLK315。如圖所示，八個內部時鐘信號ICLK0、ICLK45、ICLK90、ICLK135、ICLK180、ICLK225、ICLK270和ICLK315的頻率是外部時鐘信號ECLK頻率的兩倍。結果是，即使電源電壓VDD較低(例如，低于2V)，圖12的壓控振蕩器也可以在不使用分頻器的情況下產生多個(例如，4個或更多)高頻率(例如，2GHz或更高)的內部時鐘信號。
如圖4-13所示，根據(jù)本發(fā)明示例性實施例的VCO以及進而鎖相環(huán)可以產生n個內部時鐘信號，其中n是任意整數(shù)。如上所述，可以通過例如相位組合的任何技術來產生內部時鐘信號。此外，內部時鐘信號可以是如上概述的均勻分布的，或者如果希望的話可以是非均勻分布的。
如上面所闡述的，在本發(fā)明的示例性實施例中，鎖相環(huán)電路可以包括接收控制電壓并且直接產生至少n(其中，n是≥4的整數(shù))個內部時鐘信號的壓控振蕩器。在本發(fā)明的其它示例性實施例中，壓控振蕩器電路包括超級環(huán)形振蕩器。
在本發(fā)明的其它示例性實施例中，壓控振蕩器電路產生n個內部時鐘信號，其中該n個內部時鐘信號的頻率是外部時鐘信號的倍數(shù)，并且其中該n個內部時鐘信號中的至少一個用于產生反饋時鐘信號。在本發(fā)明的其它示例性實施例中，所述倍數(shù)是4、8或者16。
在本發(fā)明示例性實施例中，環(huán)路濾波器電路是低通濾波器。
在本發(fā)明的其它示例性實施例中，產生n個內部時鐘信號的壓控振蕩器包括n個結點，并且通過相位組合產生該n個內部時鐘信號中的至少兩個。
在本發(fā)明的其它示例性實施例中，當n＝4時，壓控振蕩器電路的兩個結點接收(n/2)個輸入，并且壓控振蕩器電路的兩個結點接收(n/2)-1個輸入。在本發(fā)明的其它示例性實施例中，當n是大于四的偶數(shù)時，壓控振蕩器電路的每個結點接收(n/2)個輸入。在本發(fā)明的其它示例性實施例中，當n是大于四的奇數(shù)時，壓控振蕩器電路的每個結點接收(n-1)/2個輸入。在本發(fā)明的其它示例性實施例中，當n是大于四的偶數(shù)時，超級環(huán)形振蕩器包括n*(n/2)個反相器。在本發(fā)明的其它示例性實施例中，當n是大于四的奇數(shù)時，超級環(huán)形振蕩器包括n*((n-1)/2)個反相器。
在本發(fā)明的示例性實施例中，n個結點中每個的相位相差360/n。
在本發(fā)明的示例性實施例中，當n＝4時，超級環(huán)形振蕩器包括四個結點、六個反相器和至少三個環(huán)形電路，或者四個結點、八個反相器和至少七個環(huán)形電路。
在本發(fā)明的另一示例性實施例中，當n＝5時，超級環(huán)形振蕩器包括五個結點、十個反相器和至少八個環(huán)形電路。
在本發(fā)明的另一示例性實施例中，當n＝6時，超級環(huán)形振蕩器包括6個結點、18個反相器和至少8個環(huán)形電路。
在本發(fā)明的另一示例性實施例中，當n＝8時，超級環(huán)形振蕩器包括8個結點、32個反相器和至少8個環(huán)形電路。
在本發(fā)明的另一示例性實施例中，控制電壓小于或等于2伏，例如，1.8伏。
在本發(fā)明的另一示例性實施例中，n個內部時鐘信號中的至少一個被外部時鐘信號鎖定。
在本發(fā)明的另一示例性實施例中，壓控振蕩器電路產生m*n個內部時鐘信號(其中，m是大于等于2的整數(shù))，m*n個內部時鐘信號的頻率是外部時鐘信號頻率的倍數(shù)，并且其中m*n個內部時鐘信號中的至少一個用于產生反饋時鐘信號。在本發(fā)明的另一示例性實施例中，該倍數(shù)是4、8或16。
在本發(fā)明的另一示例性實施例中，壓控振蕩器電路還包括接收控制電壓并且產生n個中間內部時鐘信號的壓控振蕩器和將該n個中間內部時鐘信號分頻為m*n個內部時鐘信號的n個分頻器。
在本發(fā)明的另一示例性實施例中，該m*n個內部時鐘信號的頻率是外部時鐘信號頻率的倍數(shù)，該n個中間內部時鐘信號的頻率是外部時鐘信號的倍數(shù)，以及該n個中間內部時鐘信號的頻率是該m*n個內部時鐘信號頻率的倍數(shù)。
在本發(fā)明的另一示例性實施例中，壓控振蕩器電路不包括分頻器。
在本發(fā)明的示例性實施例中，鎖相環(huán)電路包括壓控振蕩器電路，該壓控振蕩器電路包括至少四個環(huán)路、接收控制電壓并且產生多個內部時鐘信號。
在本發(fā)明的示例性實施例中，鎖相環(huán)電路包括壓控振蕩器電路，該壓控振蕩器電路產生至少n(其中，n是大于等于4的整數(shù))個內部時鐘信號，每個內部時鐘信號來自獨立的環(huán)路。
圖14A圖示了根據(jù)本發(fā)明示例性實施例的圖4的相位檢測器的示例。如圖所示，相位檢測器可以包括一個或多個觸發(fā)器，例如D觸發(fā)器DF1和DF2，以及與非門NA。
如圖所示，D觸發(fā)器DF1可以接收ECLK作為其時鐘信號，D觸發(fā)器DF2可以接收DCLK作為其時鐘信號，并且兩個D觸發(fā)器DF1和DF2都可以接收Vcc作為輸入信號。D觸發(fā)器DF1的輸出可以是UP控制信號，而D觸發(fā)器DF2的輸出可以是DN控制信號。UP和DN控制信號可以由與非門NA進行“與非”操作并且被返回D觸發(fā)器DF1和DF2。
圖14A的相位檢測器可以測量外部時鐘ECLK和反饋時鐘DCLK之間的相位差，并且可以為電荷泵(例如，圖4的電荷泵(CP)12)生成UP或DN控制信號，以便對環(huán)路濾波器(例如，圖4的環(huán)路濾波器(LF)14)充電和放電。環(huán)路濾波器響應于UP或DN控制信號將控制電壓(Vc)提供給VCO，例如如圖4所示。
圖14B圖示了根據(jù)本發(fā)明另一示例性實施例的圖4的相位檢測器10的示例。如圖所示，相位檢測器可以包括一個或多個觸發(fā)器，例如D觸發(fā)器DF1和DF2，與門A和延遲器DL。
如圖所示，D觸發(fā)器DF1可以接收參考時鐘R作為其時鐘信號，D觸發(fā)器DF2可以接收反饋時鐘V作為其時鐘信號，并且兩個D觸發(fā)器DF1和DF2都可以接收Vcc作為輸入信號。D觸發(fā)器DF1的輸出可以是UP控制信號，而D觸發(fā)器DF2的輸出可以是DN控制信號。UP和DN控制信號可以由與門A進行“與”操作，由延遲器DL延遲，并且被返回到D觸發(fā)器DF1和DF2。
圖14C是圖示根據(jù)本發(fā)明示例性實施例的圖14B的相位檢測器的操作的時序圖。如圖所示，相位檢測器測量參考時鐘R與反饋時鐘V之間的相位偏移Θd，并且產生與該相位偏移Θd對應的控制信號Td用于相位鎖定。
圖15A圖示了根據(jù)本發(fā)明示例性實施例的電荷泵和環(huán)路濾波器的示例，例如圖4的電荷泵(CP)12和環(huán)路濾波器(LF)14。如圖所示，電荷泵(CP)12可以包括一個或多個晶體管，例如P1和N1，以及環(huán)路濾波器(LF)14可以包括一個或多個電容器和/或電阻器C1、C2和R。
如圖所示，P1可以通過第一電流源I1連接到VCC，并且由反相的UP控制信號UPB控制。N1可以通過第二電流源I2連接到地，并且由DN控制信號控制。從電荷泵(CP)12輸出的控制電壓Vc可以被提供給并聯(lián)的C1和R/C2。如圖所示，可以串聯(lián)設置R和C2。
在例如圖15B所示的示例性操作中，如果參考時鐘信號(RCLK)領先于VCO(例如，上述圖1A、1B、2、4、5A、6A、8A、10或12中所示VCO中的任一個)的反饋時鐘信號(VCLK)，則可以把UP控制信號輸出到電荷泵(CP)12。電荷泵(CP)12可以對環(huán)路濾波器(LF)14充電，以便提高(例如，漸進地)控制電壓Vc的電壓電平，直到在鎖相環(huán)中完成了鎖定操作。在示例性實施例中，環(huán)路濾波器14是低通濾波器。
在例如圖15C所示的示例性操作中，如果參考時鐘信號(RCLK)領先于來自VCO的反饋時鐘信號(VCLK)，則可以把DN控制信號輸出到電荷泵(CP)12。電荷泵(CP)12可以對環(huán)路濾波器(LF)14充電，以便降低(例如，漸進地)控制電壓Vc的電壓電平，直到在鎖相環(huán)中完成了鎖定操作。
圖16A和16B圖示了根據(jù)本發(fā)明示例性實施例的分頻器例如圖4的分頻器20的示例。如圖所示，分頻器可以包括一個或多個觸發(fā)器，例如D觸發(fā)器DF3、DF4和/或DF5。
如圖16A所示，D觸發(fā)器DF3可以接收一個或多個內部時鐘信號iclk(例如，圖4的內部時鐘ICLK0～ICLKn中的任一個)作為其時鐘信號，其自身的輸出QB作為輸入信號，并且輸出時鐘信號oclk作為反饋時鐘信號(例如，圖4的反饋時鐘信號DCLK)。在圖16A的示例性實施例中，分頻器是“被2除”分頻器。例如，如果內部時鐘信號iclk具有2GHz的頻率，則輸出時鐘信號oclk具有1GHz的頻率。
如圖16B所示，D觸發(fā)器DF4和DF5可以串聯(lián)地設置。D觸發(fā)器DF4可以接收一個或多個內部時鐘信號iclk(例如，圖4的內部時鐘ICLK0～ICLKn中的任一個)作為其時鐘信號，其自身的輸出QB作為輸入信號，并且輸出時鐘信號iclk′作為輸出時鐘信號。類似地，D觸發(fā)器DF5可以接收時鐘信號iclk′作為其時鐘信號，其自身的輸出QB作為輸入信號，并且輸出時鐘信號oclk作為反饋時鐘信號(例如，圖4的反饋時鐘信號DCLK)。在圖16B的示例性實施例中，該分頻器是“被4除”分頻器。例如，如果內部時鐘信號iclk具有4GHz的頻率，則時鐘信號iclk′具有2GHz的頻率，而輸出時鐘信號oclk具有1GHz的頻率。
圖17圖示了根據(jù)本發(fā)明另一示例性實施例的鎖相環(huán)，其可以包括相位頻率檢測器(PFD)10、電荷泵(CP)12、環(huán)路濾波器(LF)14、壓控振蕩器(VCO)16′、一個或多個分頻器18-1′、18-2′和/或一個或多個分頻器20。即使電源電壓VDD相對低(例如，低于2V)，VCO16′也可以直接產生與圖1A的內部時鐘信號ICLK0～ICLK270對應的、多個甚至更高頻率(例如，4GHz或更高)的內部時鐘信號。在示例性實施例中，即使電路供給電壓VDD相對低(例如，低于2V)，一個或多個分頻器18-1′、18-2′也可以產生多個較高頻率(例如，2GHz或更高)的內部時鐘信號ICLK1、ICLK1B、ICLK2、ICLK2B，…，ICLKn、ICLKnB。
在示例性實施例中，VCO 16′可以用超級環(huán)形振蕩器實現(xiàn)，該超級環(huán)形振蕩器可以直接產生具有固定相位差的多個內部時鐘信號(例如，四個時鐘信號或更多)。
應該注意，上面關于圖4-13的鎖相環(huán)討論的各個替代和變更也適用于圖17的鎖相環(huán)。
盡管本發(fā)明的示例性實施例是在模擬鎖相環(huán)的語境下進行說明的，例如如圖4和17所示，但是，本發(fā)明的一個或多個概念也可以應用于數(shù)字鎖相環(huán)，如圖18所示。圖18圖示了根據(jù)本發(fā)明另一示例性實施例的鎖相環(huán)，其可以包括相位頻率檢測器(PFD)10、計數(shù)器32、數(shù)模轉換器(DA)34、環(huán)路濾波器(LF)36、壓控振蕩器(VCO)38、和/或一個或多個分頻器40。
即使電源電壓VDD相對低(例如，低于2V)，VCO 38也可以直接產生與圖1A的內部時鐘信號ICLK0～ICLK270對應的、多個較高頻率(例如，2GHz或更高)的內部時鐘信號。在示例性實施例中，VCO 38可以用超級環(huán)形振蕩器實現(xiàn)，該超級環(huán)形振蕩器可以直接產生具有固定相位差的多個內部時鐘信號(例如，四個時鐘信號或更多)。此外，根據(jù)本發(fā)明示例性實施例的VCO，例如VCO 38，可以具有減少的芯片面積，這是因為不需要例如分頻器18-1、18-2的分頻器。
如圖所示，計數(shù)器32可以被控制來響應于UP或DN控制信號而進行向上(up)或向下(down)計數(shù)，以便增加或減少由多個位組成的計數(shù)輸出信號(CNT)的值。例如，基于接收到UP信號，“1110..000”可以增加到“1111..000”，或者基于接收到DN信號“1110..000”可以減少到“1100..000”。
圖19圖示了根據(jù)本發(fā)明示例性實施例的、數(shù)模轉換器和環(huán)路濾波器，例如圖18的數(shù)模轉換器(DA)34和環(huán)路濾波器(LF)36的示例。如圖所示，數(shù)模轉換器(DA)34可以包括第一電路CM，其包括一個或多個晶體管，例如P2和P3；第二電路CC，其包括一個或多個晶體管，例如N3-1，…N3-i(其中，i是計數(shù)輸出信號(CNT)的位數(shù))；以及一個或多個晶體管，例如偏置晶體管N2。
如上面針對圖15和環(huán)路濾波器(LF)14所示出和描述的，環(huán)路濾波器(LF)36可以包括一個或多個電容器和/或電阻器C1、C2和R。從數(shù)模轉換器(DA)34輸出的控制電壓Vc可以被提供給并聯(lián)的C1和R/C2。如圖所示，可以串聯(lián)設置R和C2。
提供給N2的Vbias的值維持希望的電壓(例如，VCC的一半)。
在操作中，如果由多個位組成的計數(shù)輸出信號(CNT)的值都為高(111..11)，則可以使所有晶體管(N3-1～N3-i)導通，從而結點a的電壓處于其最低電平。在此狀態(tài)下，控制電壓Vc增加到其最高電平。
相反，如果CNT的值由1000..00組成，則可以使除N3-1之外所有晶體管(N3-2～N3-i)截止，從而結點a的值處于其最高電平。在此狀態(tài)下，控制電壓Vc降低到其最低電平。如上面所示出的，可以通過計數(shù)輸出信號CNT來調節(jié)Vc的值。
請注意，上面關于圖4-17的模擬鎖相環(huán)所討論的各個替代和變更也以可行的程度適用于圖18的數(shù)字鎖相環(huán)。
圖20圖示了與傳統(tǒng)壓控振蕩器的頻率變化(P)相比根據(jù)本發(fā)明示例性實施例的壓控振蕩器的頻率變化(C)的仿真。如圖20所示，當控制電壓Vc是1.43V時，可以從根據(jù)本發(fā)明示例性實施例的VCO直接產生2GHz的內部時鐘(例如，圖4的ICLK0、ICLK90、ICLK180、ICLK270)。但是，為了在傳統(tǒng)的PLL中產生2GHz的內部時鐘，傳統(tǒng)的VCO必須輸出4GHz的時鐘信號(例如，圖1A的CLK、CLKB)，這需要超出1.8V的控制電壓Vc。因而，使用具有傳統(tǒng)VCO的傳統(tǒng)OLL，難于在低功率半導體裝置(低于1.8V)中輸出較高頻率的內部時鐘信號。
圖21圖示了根據(jù)本發(fā)明示例性實施例的存儲器系統(tǒng)的示例，圖22圖示了包括相關控制邏輯的存儲器器件例如圖21的存儲器器件200-1的示例。更具體地說，圖21和22的存儲器模塊200可以包括一個或多個上面結合圖4-19描述的鎖相環(huán)作為鎖相環(huán)24。
如圖所示，根據(jù)本發(fā)明示例性實施例的存儲器系統(tǒng)可以包括存儲器控制器100和存儲器模塊200。存儲器模塊200進一步可以包括多個存儲器器件200-1、200-2、200-x，其可以例如由DRAM實現(xiàn)。
存儲器控制器100可以向存儲器模塊200輸出外部時鐘信號ECLK、一個或多個命令信號COM、一個或多個地址信號ADD、和/或一個或多個數(shù)據(jù)信號DATA。
存儲器模塊200也可以向存儲器控制器100輸出一個或多個數(shù)據(jù)信號DATA。在圖21所示的示例中，一個或多個數(shù)據(jù)信號DATA可以由2n比特的串行流組成，由[1:2n]DATA11到[1:2n]DATAxj表示。如圖21所示，存儲器器件200-1可以接收外部時鐘信號ECLK、一個或多個命令信號COM、一個或多個外部地址信號ADD和DATA信號DATA11到DATA1j。類似地，存儲器器件200-2可以接收外部時鐘信號ECLK、一個或多個命令信號COM、一個或多個外部地址信號ADD和DATA信號DATA21到DATA2j，并且存儲器器件200-x可以接收外部時鐘信號ECLK、一個或多個命令信號COM、一個或多個地址信號ADD和DATA信號DATAx1到DATAxj。
如圖所示，在圖21的示例性存儲器系統(tǒng)中，每個存儲器器件200-1、200-2、200-x可以在外部時鐘信號ECLK的一個時鐘周期期間接收或輸出由串行2n比特組成的DATA。此外，同時可以寫入或讀取j比特的DATA。
如圖22所示，相關控制邏輯可以包括地址緩沖器(ADD BUF)10、命令譯碼器(COM DEC)12、一個或多個串-并轉換器14-1到14-j(j對應于圖1A中的j)、一個或多個并-串轉換器16-1到16-j、存儲單元陣列18、行譯碼器20、列譯碼器22、PLL 24、和/或控制信號產生電路(CSG Ckt.)26。地址緩沖器(ADDBUF)10可以接收一個或多個外部輸入地址(ADD)以產生行地址(RA)，其響應于激活命令信號(ACT)被提供給行譯碼器20。
行譯碼器20可以激活與從多個行地址緩沖器產生的多個行地址對應的主字線使能信號(MWE)，從而可以選擇存儲單元陣列18中希望的字線(未示出)。地址緩沖器(ADD BUF)10也可以產生列地址(CA)，其響應于從一個或多個命令信號COM譯碼得到的讀命令(RE)或寫命令(WE)被提供給列譯碼器22。
列譯碼器22可以接收多個列地址以激活對應的列選擇線(CSL)。響應于所選擇的CSL可以選擇存儲單元陣列18的多個位線，從而可以向/從所選擇的存儲單元寫入/讀取多個數(shù)據(jù)。
如上面所闡述的，命令譯碼器12可以在接收多個外部命令信號(COM)例如RASB、CASB、WEB等之后產生激活命令、讀命令和寫命令。
每個串-并轉換器(14-1到14-j)可以接收由2n比特數(shù)據(jù)組成的串行數(shù)據(jù)DATA，并且響應于寫命令信號(WE)和多個控制信號(P(1)～P(2n))而通過2n數(shù)據(jù)總線線路同時向存儲單元陣列18輸出2n比特并行數(shù)據(jù)。如果數(shù)據(jù)輸入/數(shù)據(jù)輸出管腳(DQ)的數(shù)目是j，則串-并轉換器的數(shù)目也是j。此外，每個串-并轉換器(14-1到14-j)可以經由2n個數(shù)據(jù)總線線路耦接到存儲單元陣列18。
每個并-串轉換器(16-1到16-j)可以并行接收來自存儲單元陣列18的2n比特數(shù)據(jù)，并且響應于讀命令信號(RE)和多個控制信號(P(1)～P(2n))而輸出2n比特串行數(shù)據(jù)。如果數(shù)據(jù)輸入/數(shù)據(jù)輸出管腳(DQ)的數(shù)目是j，則串-并轉換器的數(shù)目也是j。
鎖相環(huán)24可以接收外部時鐘信號ECLK，并且執(zhí)行鎖定操作以輸出被ECLK鎖定的內部時鐘信號CLK1。在完成鎖定操作之后，鎖相環(huán)可以向控制信號產生電路(CSG Ckt.)26輸出多個內部時鐘信號(CLK1～CLK1)?？刂菩盘柈a生電路(CSG Ckt.)26可以產生多個控制信號(P(1)～P(2n))。
對本領域技術人員來說很清楚，可以對上述示例性實施例進行其它改變和修改而不背離本發(fā)明的范圍，本發(fā)明希望包含在上述描述中的所有主題應從說明性而非限制性的含義上來理解。
本申請要求于2005年6月21日提交的韓國專利申請第2005-0053652的權益，其全部內容通過引用合并于此。
權利要求
1.一種鎖相環(huán)電路，包括相位檢測器，其接收外部時鐘信號和反饋時鐘信號，并且當外部時鐘信號的相位領先于反饋時鐘信號的相位時輸出上升信號，而當外部時鐘信號的相位落后于反饋時鐘信號的相位時輸出下降信號；環(huán)路濾波器電路，其響應于該上升信號提高控制電壓，并且響應于該下降信號而降低控制電壓；以及壓控振蕩器電路，其接收控制電壓，并且直接產生至少n個內部時鐘信號，其中n是大于等于4的整數(shù)。
2.如權利要求1所述的鎖相環(huán)電路，其中，所述壓控振蕩器電路包括超級環(huán)形振蕩器。
3.如權利要求1所述的鎖相環(huán)電路，其中，所述壓控振蕩器電路產生n個內部時鐘信號，其中該n個內部時鐘信號的頻率是該外部時鐘信號的頻率的倍數(shù)，以及其中該n個內部時鐘信號中的至少一個用于產生反饋時鐘信號。
4.如權利要求3所述的鎖相環(huán)電路，還包括分頻器，其對該n個內部時鐘信號中的至少一個進行分頻，以產生該反饋時鐘信號。
5.如權利要求4所述的鎖相環(huán)電路，其中，所述分頻器包括至少一個D觸發(fā)器。
6.如權利要求1所述的鎖相環(huán)電路，其中，所述環(huán)路濾波器電路是模擬環(huán)路濾波器電路。
7.如權利要求6所述的鎖相環(huán)電路，其中，所述環(huán)路濾波器電路包括電荷泵和低通濾波器，該電荷泵對低通濾波器充電和放電以控制控制電壓的電平，直到在鎖相環(huán)電路中完成鎖定操作。
8.如權利要求1所述的鎖相環(huán)電路，其中，所述產生n個內部時鐘信號的壓控振蕩器電路包括n個結點，并且通過相位組合產生該n個內部時鐘信號中的至少兩個。
9.如權利要求8所述的鎖相環(huán)電路，其中，當n＝4時，該壓控振蕩器電路的兩個結點接收(n/2)個輸入，并且該壓控振蕩器電路的兩個結點接收(n/2)-1個輸入。
10.如權利要求8所述的鎖相環(huán)電路，其中，當n是大于4的偶數(shù)時，該壓控振蕩器電路的每個結點接收(n/2)個輸入。
11.如權利要求8所述的鎖相環(huán)電路，其中，當n是大于4的奇數(shù)時，該壓控振蕩器電路的每個結點接收(n-1)/2個輸入。
12.如權利要求8所述的鎖相環(huán)電路，其中，當n是大于4的偶數(shù)時，該壓控振蕩器包括n*(n/2)個反相器。
13.如權利要求8所述的鎖相環(huán)電路，其中，當n是大于4的奇數(shù)時，該壓控振蕩器包括n*((n-1)/2)個反相器。
14.如權利要求8所述的鎖相環(huán)電路，其中，該n個結點中每個的相位相差360/n。
15.如權利要求10所述的鎖相環(huán)電路，其中，n＝4，該振蕩器包括4個結點，6個反相器，以及至少3個環(huán)路電路。
16.如權利要求10所述的鎖相環(huán)電路，其中，n＝4，該振蕩器包括4個結點，8個反相器，以及至少7個環(huán)路電路。
17.如權利要求10所述的鎖相環(huán)電路，其中，n＝5，該振蕩器包括5個結點，10個反相器，以及至少8個環(huán)路電路。
18.如權利要求10所述的鎖相環(huán)電路，其中，n＝6，該振蕩器包括6個結點，18個反相器，以及至少8個環(huán)路電路。
19.如權利要求10所述的鎖相環(huán)電路，其中，n＝8，該振蕩器包括8個結點，32個反相器，以及至少8個環(huán)路電路。
20.如權利要求1所述的鎖相環(huán)電路，其中，該n個內部時鐘信號中的至少一個被外部時鐘信號鎖定。
21.如權利要求1所述的鎖相環(huán)電路，其中，該壓控振蕩器電路產生m*n個內部時鐘信號，其中m是大于等于2的整數(shù)，該m*n個內部時鐘信號的頻率是該外部時鐘信號頻率的倍數(shù)，并且其中該m*n個內部時鐘信號中的至少一個用于產生反饋時鐘信號。
22.如權利要求21所述的鎖相環(huán)電路，其中，該壓控振蕩器電路還包括壓控振蕩器，其接收控制電壓并且產生n個中間內部時鐘信號，以及分頻器，其將該n個中間內部時鐘信號分頻為該m*n個內部時鐘信號。
23.如權利要求22所述的鎖相環(huán)電路，其中，該m*n個內部時鐘信號的頻率是該外部時鐘信號頻率的倍數(shù)，該n個中間內部時鐘信號的頻率是該外部時鐘信號頻率的倍數(shù)，并且該n個中間內部時鐘信號的頻率是該m*n個內部時鐘信號的頻率的倍數(shù)。
24.一種鎖相環(huán)電路，包括相位檢測器，其接收外部時鐘信號和反饋時鐘信號，并且當外部時鐘信號的相位領先于反饋時鐘信號的相位時輸出上升信號，而當外部時鐘信號的相位落后于反饋時鐘信號的相位時輸出下降信號；環(huán)路濾波器電路，其響應于該上升信號提高控制電壓，并且響應于該下降信號而降低控制電壓，并且包括計數(shù)器、數(shù)模轉換器、環(huán)路濾波器，該計數(shù)器響應于該上升信號進行向上計數(shù)并且響應于該下降信號進行向下計數(shù)，以控制控制電壓的電平直到鎖相環(huán)電路中完成鎖定操作；以及壓控振蕩器電路，其接收控制電壓，并且直接產生至少n個內部時鐘信號，其中n是大于等于4的整數(shù)。
25.如權利要求24所述的鎖相環(huán)電路，其中，該壓控振蕩器電路產生m*n個內部時鐘信號，其中m是大于等于2的整數(shù)，該m*n個內部時鐘信號的頻率是該外部時鐘信號頻率的倍數(shù)，并且其中該m*n個內部時鐘信號中的至少一個用于產生反饋時鐘信號。
26.如權利要求25所述的鎖相環(huán)電路，該壓控振蕩器電路還包括壓控振蕩器，其接收控制電壓并且產生n個中間內部時鐘信號，以及n個分頻器，其將該n個中間內部時鐘信號分頻為該m*n個內部時鐘信號。
27.如權利要求26所述的鎖相環(huán)電路，其中，該m*n個內部時鐘信號的頻率是該外部時鐘信號頻率的倍數(shù)，該n個中間內部時鐘信號的頻率是該外部時鐘信號頻率的倍數(shù)，并且該n個中間內部時鐘信號的頻率是該m*n個內部時鐘信號的頻率的倍數(shù)。
28.如權利要求3所述的鎖相環(huán)電路，其中，該壓控振蕩器電路不包括分頻器。
29.一種將反饋時鐘信號的相位鎖定到外部時鐘信號的方法，包括接收外部時鐘信號和反饋時鐘信號；當外部時鐘信號的相位領先于反饋時鐘信號的相位時輸出上升信號，而當外部時鐘信號的相位落后于反饋時鐘信號的相位時輸出下降信號；響應于該上升信號提高控制電壓，并且響應于該下降信號而降低控制電壓；直接產生至少n個內部時鐘信號，其中n是大于等于4的整數(shù)；以及從該n個內部時鐘信號中的至少一個中產生反饋時鐘信號。
30.一種鎖相環(huán)電路，包括相位檢測器，其接收外部時鐘信號和反饋時鐘信號，并且當外部時鐘信號的相位領先于反饋時鐘信號的相位時輸出上升信號，而當外部時鐘信號的相位落后于反饋時鐘信號的相位時輸出下降信號；環(huán)路濾波器電路，其響應于該上升信號提高控制電壓，并且響應于該下降信號而降低控制電壓；以及壓控振蕩器電路，其包括至少四個環(huán)路，用于接收控制電壓，并且產生多個內部時鐘信號。
31.一種將反饋時鐘信號的相位鎖定到外部時鐘信號的方法，包括接收外部時鐘信號和反饋時鐘信號；當外部時鐘信號的相位領先于反饋時鐘信號的相位時輸出上升信號，而當外部時鐘信號的相位落后于反饋時鐘信號的相位時輸出下降信號；響應于該上升信號提高控制電壓，并且響應于該下降信號而降低控制電壓；以及產生至少n個內部時鐘信號，每個內部時鐘信號來自單獨的環(huán)路，其中n是大于等于4的整數(shù)。
32.一種存儲器器件，包括存儲單元陣列；鎖相環(huán)電路，其接收外部時鐘信號和反饋時鐘信號，并且至少包括直接產生至少n個內部時鐘信號的壓控振蕩器，其中n是大于等于4的整數(shù)；控制信號產生器電路，用于接收該至少n個內部時鐘信號，并且產生p個控制信號，其中p是大于等于2的整數(shù)；至少一個串-并轉換器，用于響應于該p個控制信號中的每個接收串行比特流，并且將該串行比特流轉換成可以寫入到該存儲單元陣列的并行比特流；以及至少一個并-串轉換器，用于響應于該p個控制信號中的每個從存儲單元陣列接收并行比特流，并且將該并行比特流轉換成串行比特流。
33.一種存儲器系統(tǒng)，包括包括多個存儲器器件的存儲器模塊，每個存儲器器件包括存儲單元陣列，每個存儲器器件包括鎖相環(huán)電路，其接收外部時鐘信號和反饋時鐘信號，并且至少包括直接產生至少n個內部時鐘信號的壓控振蕩器，其中n是大于等于4的整數(shù)，控制信號產生器電路，用于接收該至少n個內部時鐘信號，并且產生p個控制信號，其中p是大于等于2的整數(shù)，至少一個串-并轉換器，用于響應于該p個控制信號中的每個接收m個比特的串行比特流，m是大于等于1的整數(shù)，并且將該m個比特的串行比特流轉換成可以寫入到該存儲單元陣列的并行比特流，以及至少一個并-串轉換器，用于響應于該p個控制信號中的每個從存儲單元陣列接收并行比特流，并且將該并行比特流轉換成串行比特流；以及存儲器控制器，其向該多個存儲器器件的每個的鎖相環(huán)提供外部時鐘信號，并且向該存儲器模塊提供命令信號和地址信號。
全文摘要
一種鎖相環(huán)電路和鎖定相位的方法。該鎖相環(huán)電路可以包括相位檢測器，其接收外部時鐘信號和反饋時鐘信號，并且當外部時鐘信號的相位領先于反饋時鐘信號的相位時輸出上升信號，而當外部時鐘信號的相位落后于反饋時鐘信號的相位時輸出下降信號；環(huán)路濾波器電路，其響應于該上升信號提高控制電壓，并且響應于該下降信號而降低控制電壓；以及壓控振蕩器，其接收控制電壓，并且直接產生至少n(其中n是大于等于4的整數(shù))個內部時鐘信號。該鎖相環(huán)電路還可以包括壓控振蕩器電路，壓控振蕩器電路包括至少四個環(huán)路，接收控制電壓，并且產生多個內部時鐘信號。
文檔編號H03L7/093GK1885721SQ200610094589
公開日2006年12月27日 申請日期2006年6月21日 優(yōu)先權日2005年6月21日
發(fā)明者樸文淑, 金圭現(xiàn) 申請人:三星電子株式會社