專利名稱：低功率路由多路復用器的制作方法
技術領域：
0001本發(fā)明涉及低功率路由多路復用器。更特別地，本發(fā)明涉及減少靜態(tài)和動態(tài)功率消耗的路由驅動器輸入多路復用器(DIM)。
背景技術：
0002在設計深亞微米裝置中，如可編程邏輯器件(PLD)，對功率消耗的考慮正在增加。PLD包含許多作為可編程互連結構一部分的路由DIM。因此有必要通過減小路由DIM的靜態(tài)和動態(tài)功率消耗而減小PLD中總的功率消耗。
0003已經提出一些方法減小路由DIM的功率消耗。一個方法通過在DIM不用時將其關閉而減小DIM中靜態(tài)功率消耗。這通過減小漏電流的功率損耗而減小靜態(tài)功率消耗。動態(tài)功率消耗也是通過限制DIM電壓擺動而減小的。減小DIM的電壓擺動會減小DIM的功率消耗，但也減小了DIM的速度且僅提供“弱”高邏輯輸出信號。對于包括了該DIM設計的PLD，減小的電壓擺動的副作用都不會顯著影響其性能。然而，提出的DIM設計可能顯著增加每個DIM的尺寸，從而增加PLD的尺寸。
0004綜上所述，希望提供減小了靜態(tài)和動態(tài)功率消耗的DIM，其可減小PLD總功率消耗而不顯著增加PLD的尺寸。也有必要提供多個減小功率的DIM設計，其可提供多種用于減小功率消耗的技術，如最優(yōu)DIM可基于其在PLD中的作用和位置選擇。

發(fā)明內容
0005根據本發(fā)明，提供了低功率路由驅動器輸入多路復用器(DIM)。也提供了多個低功率DIM實施例，其用多種不同技術減小靜態(tài)和動態(tài)功率消耗，而不顯著增加DIM的尺寸。
0006根據本發(fā)明，可通過將第一級DIM分成兩半來減小短路電流。第一級的每一半被設計成具有不同的跳變點(trip point)，從而限制了從電源至接地之間的短路路徑，在典型DIM中開關期間正是這樣。
0007根據本發(fā)明，通過切斷DIM中的晶體管可減小漏電流。
0008根據本發(fā)明，提供了一種電壓擺動減小的DIM。電壓擺動可從高電平或低電平減小。在DIM中也可回收電荷從而在開關期間減小DIM的功率消耗。
0009根據本發(fā)明，也可使用這些功率減小技術的不同組合。進一步地，根據本發(fā)明，可使用控制信號來調整DIM的工作模式。例如，DIM可在高速高功率模式和低速低功率模式之間根據速度要求進行切換。
0010根據附圖和下面對優(yōu)選實施例的詳細描述，本發(fā)明進一步的特征以及它的本質和各種優(yōu)點將變得更加明顯。


0011圖1示出傳統(tǒng)路由驅動器輸入多路復用器(DIM)的說明性的示意圖。
0012圖2示出大面積、低功率DIM的說明性示意圖。
0013圖3示出本發(fā)明低功率DIM的第一實施例的說明性示意圖。
0014圖4說明了本發(fā)明具有分裂式第一級的DIM的工作。
0015圖5示出本發(fā)明低功率DIM的第二實施例的說明性示意圖。
0016圖6示出本發(fā)明低功率DIM的第三實施例的說明性示意圖。
0017圖7A、圖7B、圖7C和圖7D示出本發(fā)明低功率DIM的第四實施例上各種變型的說明性示意圖。
0018圖8A和圖8B示出本發(fā)明低功率DIM的第五實施例上各種變型的說明性示意圖。
0019圖9示出本發(fā)明低功率DIM的第六實施例的說明性示意圖。
0020圖10示出本發(fā)明低功率DIM的第七實施例的說明性示意圖。
0021圖11示出本發(fā)明低功率DIM的第八實施例的說明性示意圖。
具體實施例方式
0022圖1示出傳統(tǒng)的路由驅動器輸入多路復用器(DIM)100。可編程邏輯器件(PLD)的互連或內部連接(interconnect)可以包含可變長度的導線線段以及可編程路由開關，如路由DIM 100。路由DIM 100包含多路復用器110和驅動器120，其中驅動器120包括兩個緩沖器130和140。術語“DIM”將用于表示該“多路復用器和驅動器”100，而獨立的術語“多路復用器”和“驅動器”，或“DIM多路復用器”和“DIM驅動器”分別表示110和120。
0023多路復用器110包括六個數據輸入或輸入端102，兩個第一級選擇輸入104，和三個第二級選擇輸入106。六個數據輸入102中的一個可通過輸入104和106被多路復用器110選擇為輸出。第一級選擇輸入104和第二級選擇輸入106可由存儲器配置位、組合邏輯，或者由任何其它合適的裝置控制。
0024用六個輸入120來說明多路復用器110，是為了使該圖不會過度復雜。應該理解的是，多路復用器110可被設計成支持任何合適數目的數據輸入。進一步地，其它合適的多路復用器設計也可以替代多路復用器110。在某些實施例中，多路復用器110所具有的數據路徑，它們從輸入(input)至輸出(output)的深度可以不同。施加到所選的數據輸入102上的信號將從多路復用器110輸出，并被輸入到緩沖器120。
0025緩沖器120包括兩個緩沖級，第一級130和第二級140。圖1中包括有構成第一級130和第二級140的晶體管的尺寸，以便示出兩個級之間的相對尺寸和每一級的P/N比率(即每一級中PMOS晶體管和NMOS晶體管的尺寸比率)。而且，給出這些示例性的晶體管尺寸還可以更清楚地說明典型DIM和本發(fā)明每個實施例之間的關系。這些晶體管尺寸僅是說明性的，且可以基于DIM的性能要求對其進行修改。
0026緩沖器120的第一級130包括電平恢復晶體管150。電平恢復晶體管150被使能(enable)，以將“弱”的高邏輯輸入信號上拉到完全的高邏輯電壓VDD。當高邏輯輸入信號通過多路復用器110輸入到緩沖器120時，多路復用器110的NMOS傳遞晶體管(pass transistor)可減小高邏輯輸入信號約VTN，即傳遞晶體管的閾值電壓。這導致“弱”高邏輯輸入信號。雖然本發(fā)明所有實施例是用電平恢復晶體管(如電平恢復晶體管150)說明的，但也可以不用電平恢復晶體管?？商鎿Q地，多路復用器110可用不減小高邏輯輸入信號的多路復用器設計(如全互補型(CMOS)設計)替換?；蛘撸诙嗦窂陀闷骶w管的柵極使用比驅動器上電源電壓更高的電壓也可消除對電平恢復的要求。
0027為了進一步補償輸入到緩沖器120的“弱”高邏輯輸入信號，第一級130的P/N比率可向減小的跳變點(即在該點之上的電壓被認為是高邏輯電平，而該點之下的電壓被認為是低邏輯電平)傾斜。減小的跳變點可允許第一級130對“弱”高邏輯輸入信號更敏感。通過減小P/N比率，第一級130可向較低的跳變點傾斜。例如，在DIM 100中，第一級130的P/N比率是1.5/2.5，而第二級140的P/N比率被設定為較傳統(tǒng)的比率10/4。
0028可編程邏輯器件(PLD)具有許多像DIM 100一樣的DIM，作為其可編程互連結構的部分。因此希望通過減小所有DIM的功率消耗來減小PLD中的總功率消耗。解決該問題的一種方法已被描述在如下文獻中Jason H.Anderson and Farid N.Najm，A Novel Low-PowerFPGA Routing Switch.Department of Electrical and ComputerEngineering，University of Toronto，Toronto，Ontario，Canada，pages 1-8，在此將該文獻全部并入本文。
0029由Anderson和Najm提出的DIM設計如圖2所示。DIM 200包括緩沖器220，其工作方式類似于緩沖器120，但包含額外的NMOS晶體管244和PMOS晶體管248。緩沖器220也包含第一級230和第二級240。為簡明起見，在該圖中用兩個NMOS傳遞門(passgate)210來代替多路復用器110。NMOS傳遞門210表示輸入信號傳送過多路復用器(如多路復用器110)的信號路徑，其中輸入到所選數據輸入102的信號在信號被輸入到緩沖器220之前，通過兩個多路復用器的兩個NMOS傳遞門。
0030緩沖器220可工作于三種不同模式，這取決于NMOS晶體管244和PMOS晶體管248的設置。在高速模式中，PMOS晶體管248開通，以允許第二級240的輸出(因而允許緩沖器220的輸出)具有完全的軌對軌電壓擺動(Full rail-to rail voltage swing)，并輸出電壓為VDD的高邏輯信號。NMOS晶體管244也可以該高速模式開通。在低速模式中，PMOS晶體管248關斷，且NMOS晶體管244開通。結果，第二級240以減小的或“弱”的高邏輯信號工作，該高邏輯信號具有近似等于VDD-VTN的最大電壓電平。緩沖器220的減小的電壓擺動減小了DIM 200的功率消耗，但也減小了DIM 200的速度。最后，在休眠模式中，NMOS晶體管244和PMOS晶體管248均被關斷。這減小了緩沖器220的漏電流，從而減小了緩沖器220閑置時的功率消耗。
0031雖然緩沖器220可節(jié)省功率，但晶體管244和248必須做得很大以避免過度的速度損失。因此，DIM 200的這種方案會導致非常大的DIM設計。
0032根據本發(fā)明所給出的各種DIM設計可減小DIM中靜態(tài)和動態(tài)功率消耗，而且并不會顯著增加現有設計的面積。
0033圖3示出了根據本發(fā)明一個方面的DIM 300的視圖。DIM 300通過減小DIM開關過程中出現的短路電流來減小動態(tài)功率消耗。例如，當緩沖器120在低邏輯輸出電平和高邏輯輸出電平之間過渡或轉換時，存在一個第二級140的NMOS和PMOS晶體管都開通的短周期。在該周期中，存在從VDD到接地點的短路電流。減小或消除DIM緩沖器中的短路電流可減小總的DIM功率消耗。
0034在DIM 300中，緩沖器320的第一級被分為兩半，第一級330A和第一級330B。分裂式第一級330A和330B可被設計成占有與單個第一級130(圖1)大致相同的總晶體管寬度。這樣，分裂式第一級330A和330B可被設計成使DIM 300不明顯大于典型的DIM 100。雖然其它的實施例可以是較大的，但本實施例所說明的是，根據本發(fā)明，在不增加總的晶體管寬度的情況下實現功率減小是可能的。
0035分裂式第一級330A被連接到PMOS晶體管340A，當晶體管340A被激活時，其將DIM 300的輸出拉至高邏輯電平。分裂式第一級330B被連接到NMOS晶體管340B，當晶體管340B被激活時，其將DIM 300的輸出拉至低邏輯電平。分裂式第一級330A和分裂式第一級330B可近似按第二級晶體管340A和340B的寬度成比例分。
0036分裂式第一級330A和330B的P/N比率可這樣設定，以便第一級330A可在較高輸入電平(例如，比第一級130高)時開通，而第一級330B可在較低電平時開通。例如，第一級330A可具有約1.4/1.4的P/N比率，而反相器330B具有約0.3/0.9的P/N比率。作為通過改變分裂式第一級330A和330B的P/N比率來傾斜跳變點的結果，PMOS和NMOS反相器340A和340B同時開通的時間被減小。結果，通過DIM 300的短路電流被減小。
0037根據本發(fā)明，圖4示出了DIM 300中緩沖器320的分裂式第一級330A和330B的操作。輸入信號410表示DIM 300的輸入信號，其進入多路復用器傳遞門310，并傳送通過分裂式第一級330A和330B的輸入端。一般地，第一級(如第一級130)的跳變點被設置為高邏輯電平和低邏輯電平之間的中點。然而在本實施例中，分裂式第一級330A在由虛線401表示的稍高的電平切換，而分裂式第一級330B在由虛線402表示的稍低的電平切換。因此，在輸入信號410從低邏輯電平過渡到高邏輯電平的過程中，分裂式第一級330A(點404)的切換要晚于分裂式第一級330B(點403)的切換。也就是說，分裂式第一級330B會在分裂式第一級330A開通PMOS晶體管340A之前關斷NMOS晶體管340B。這樣就減小了在DIM 300的輸出從低電平到高電平過渡過程中的短路電流。類似地，當輸入信號410從高邏輯電平過渡回到低邏輯電平時，分裂式第一級330A(點405)的切換早于分裂式第一級330B(點406)的切換，因此PMOS晶體管340A會在NMOS晶體管340B開通之前被關斷。
0038圖5示出本發(fā)明的另一個實施例DIM 500。DIM 500通過減小未使用該DIM時的漏電流來減小功率消耗，同時也通過類似DIM300中的方式來減小短路電流。DIM 500中所有元件的工作方式與DIM300中的對應元件相類似。DIM 500還包括額外的晶體管531和532以及控制輸入505。此外，電平恢復晶體管550是被連接到分裂式第一級530B，而不是分裂式第一級530A。
0039控制輸入505允許DIM 500被使能(enable)或禁能(disable)。當控制輸入505被設置為低邏輯值時，DIM 500被禁能。NMOS晶體管531被關斷，而PMOS晶體管532被開通。結果，PMOS晶體管540A的柵極被置為高邏輯狀態(tài)，從而阻止PMOS晶體管540A開通。在該禁能模式中，通過使PMOS驅動器540A關斷而減小漏電流。當控制輸入505被設置為高邏輯值時，DIM 500被使能，并且可以與DIM 300相似的方式工作。NMOS晶體管531可被做得較大，而PMOS晶體管532可被做得較小，從而使本實施例的速度衰減降至最小。例如，NMOS晶體管531的寬度可為4，而PMOS晶體管532的寬度可為0.3。
0040圖6示出DIM 500的變型DIM 600。在該變型中，利用分裂式第一級630A的NMOS晶體管來切換NMOS晶體管631的順序。切換這些晶體管的順序，可使底部晶體管(即分裂式第一級630A中先前的NMOS晶體管)被分裂式第一級630B共享。該變化通過消除NMOS晶體管而減小了面積，但是也減小了DIM的速度。
0041圖7A中示出了本發(fā)明的另一個實施例DIM 700A。與DIM 200不同(DIM 200是通過引入與輸出PMOS晶體管串聯的大晶體管來減小動態(tài)功率消耗)，DIM 700A是使用較小的邏輯晶體管來限制功率消耗。在DIM 200中，晶體管244和248提供DIM驅動器的整個驅動電流，因此在尺寸上與晶體管240相當或較大。相反，本實施例減小動態(tài)功率消耗是通過使用前置驅動器(pre-driver)晶體管731，734，735來調整電平而實現的。這些前置驅動器晶體管在尺寸上僅需與730A中非常小的前置驅動器晶體管相當，因此相對于DIM 200中與主驅動器晶體管串聯放置的晶體管244和248節(jié)省了面積。此外，該電路還通過回收柵極電荷而降低了功率。
0042DIM 700A的所有元件以類似于DIM 300中相應元件的方式工作。DIM 700A還包括額外的晶體管734，735和731?？刂戚斎?05在高速高功率模式和低速低功率模式之間切換DIM 700A。(這與DIM500的控制輸入505不同，其是在使能和禁能模式之間切換DIM 500。)0043當控制輸入705被設置為高邏輯電平時，DIM 700A以高速高功率模式工作。PMOS晶體管734關斷，這也斷開了NMOS晶體管734。NMOS晶體管731開通，從而允許分裂式第一級730A正常工作。因此可看出，在高速高功率模式中，DIM 700A的工作方式類似于DIM 300。
0044當控制輸入705設置為低邏輯電平時，DIM 700A以低速低功率模式工作。PMOS晶體管734開通，從而連接了PMOS晶體管740A的柵極和漏極之間的NMOS晶體管735。NMOS晶體管731關斷，從而將分裂式第一級730A與接地端斷開，并將其耦合到DIM 700A的輸出。因此，在該低速低功率消耗模式中，DIM 700A的輸出將由NMOS晶體管735的閾值電壓VTN限制，使得DIM 700的最大輸出等于VDD-VTN(其中VTN合并了NMOS晶體管735的閾值電壓以及體效應)。而且，驅動器PMOS晶體管740A的柵極結必須被下拉到VDD-|VTP|以下，因此輸出將在VDD-VTN-|VTP|達到靜態(tài)平衡。由于這兩個閾值下降，因此為了利用該方法獲得可接受的速度，可能必須使用低Vt晶體管。
0045DIM 700A通過回收PMOS晶體管740A的柵極電荷進一步節(jié)省功率。通常，在由低到高的過渡中，PMOS晶體管740A的柵極電荷通過分裂式第一級730A流到接地點。然而，雖然DIM 700A是低速低功率模式，但在由低到高的過渡過程中，PMOS晶體管740A的柵極電荷對DIM 700A的輸出充電。這種電荷回收進一步減少了需要為過渡供應的能量總量。
0046根據本發(fā)明一個相關實施例，可重新調整前置驅動器晶體管的順序，而不影響DIM的功能。例如，可交換晶體管734和735或晶體管731和733，而不會明顯影響DIM 700A的性能。
0047圖7B、圖7C和圖7D示出DIM 700B，700C和700D，它們都是根據本發(fā)明的DIM 700A的變型的例子。在DIM 700B中，用NMOS晶體管734B代替DIM 700A的PMOS晶體管734。用NMOS晶體管代替PMOS晶體管避免了PMOS晶體管734的閾值電壓下降，從而提高驅動器的速度。圖7C示出了DIM 700A的第二種變型。通過用單個NMOS晶體管736來代替晶體管734和735，可使DIM 700C具有較小的面積和較快的速度。圖7D示出了DIM 700D，即DIM 700A的一種非可配置形式。DIM 700D總是以低功率模式工作，因此不能被配置用于高速工作，但其具有很少的晶體管，因而小于DIM 700A。
0048圖8A示出DIM 800A，即本發(fā)明DIM 700A的另一個變型。在DIM 800A中，用PMOS晶體管835來代替NMOS晶體管735。PMOS晶體管835柵極所連接的信號與連接NMOS 735柵極的信號互補。DIM800A具有輸出電壓擺動VDD-|VTP|，其中VTP是PMOS晶體管835的閾值電壓。有優(yōu)勢的是，DIM 800A的輸出電壓擺動很少受到PMOS晶體管835體效應的影響，因此可使電路加速。圖8B示出了DIM 800B。DIM 800B是DIM 800A的一種非可配置形式，類似于圖7D的DIM700D，其中去除了配置位和選通晶體管。
0049圖9示出根據本發(fā)明的DIM 900，其結合了DIM 500和DIM700A的特征。DIM 900包括控制輸入905A和905B?？刂戚斎?05A以類似于控制輸入705(圖7A)的方式，在高速和低速模式之間切換DIM 900?？刂戚斎?05B以類似于控制輸入505(圖5)的方式，在使能和禁能模式之間切換DIM 900?？刂戚斎?05A和905B在低速和禁能模式中必須被分別設置，從而禁能該DIM?？筛鶕厦鍰IM 500和DIM 700A的描述來理解DIM 900的操作以及它的各種工作模式。
0050圖10示出根據本發(fā)明的DIM 1000，其結合DIM 500和DIM800A的特征。DIM 1000包括控制輸入1005A和1005B?？刂戚斎?005A在高速高功率模式和低速低功率模式之間以類似于控制輸入805的方式切換DIM 1000?？刂戚斎?005B在使能和禁能模式之間以類似于控制輸入505(圖5)的方式切換DIM 1000?？筛鶕厦鎸IM 500和DIM 800A的描述來理解DIM 1000的操作以及它的各種工作模式。
0051圖11示出根據本發(fā)明的DIM 1100，其結合DIM 700D和DIM800B的特征。雖然由于NMOS和PMOS驅動器的閾值電壓降，DIM700D具有比DIM 800B低的靜態(tài)輸出電壓，但DIM 700D具有初始過渡稍快的優(yōu)點，這是由于柵極下拉晶體管760連接到多路復用器的輸出端，避免了緩沖器730B的延遲。通過使用NMOS和PMOS，可將DIM 700D和DIM 800B的優(yōu)勢結合，以切換PMOS的柵極，如DIM1100所示。雖然DIM 1100是不可配置的，但可用類似于某些前述DIM電路的方式將其設計成具有控制輸入。
0052因此，提供了用于低功率路由多路復用器的電路和方法。本領域技術人員可以理解本發(fā)明可以不同于所述的實施例，這些實施例是說明性的，而不是限制性的，本發(fā)明僅由所附權利要求限定。例如，根據本發(fā)明，不同實施例已經示出，其通過減小短路電流，減小漏電流，減小輸出電壓擺動以及回收柵極電荷而提供功率節(jié)省。某些所示實施例使用這些技術中的一種或多種來減小功率消耗。某些所示實施例具有控制輸入，其允許DIM在不同工作模式之間切換。應理解的是，除了所示實施例之外，還可有其它變型，而所示實施例僅是解釋說明了幾種結構而已。
權利要求
1.一種路由驅動器多路復用器電路，其包括一個多路復用器；一個緩沖器電路，其包括一個第一級，其被分成第一電路和第二電路，這兩個電路都接收來自所述多路復用器的輸出信號；以及一個第二級，其具有第一輸入和第二輸入，分別用于接收來自所述第一電路和所述第二電路的輸出信號。
2.根據權利要求1所述的路由驅動器多路復用器電路，其中所述第一電路向比所述第二電路高的跳變點傾斜。
3.根據權利要求1所述的路由驅動器多路復用器電路，其中所述第一電路的P/N比率大于所述第二電路的P/N比率。
4.根據權利要求1所述的路由驅動器多路復用器電路，進一步包括上拉電路，其適于響應所述第一和第二電路中的一個，上拉所述多路復用器的輸出。
5.根據權利要求1所述的路由驅動器多路復用器電路，進一步包括緩沖器禁能電路，其可操作以禁能所述第二級。
6.根據權利要求5所述的路由驅動器多路復用器電路，進一步包括一個控制輸入，其可操作以控制所述緩沖器禁能電路，從而使能和禁能所述緩沖器。
7.根據權利要求1所述的路由驅動器多路復用器電路，進一步包括電壓限制電路，其可操作以限制所述第二級的電壓擺動。
8.根據權利要求7所述的路由驅動器多路復用器電路，進一步包括一個控制輸入，其可操作以使能和禁能所述電壓限制電路。
9.根據權利要求7所述的路由驅動器多路復用器電路，其中所述電壓限制電路減小所述第二反相級的高電壓輸出。
10.根據權利要求7所述的路由驅動器多路復用器電路，其中所述電壓限制電路增加所述第二級的低電壓輸出。
11.根據權利要求7所述的路由驅動器多路復用器電路，所述電壓限制電路增加所述第二級的低電壓輸出，并減小其高電壓輸出。
12.一種路由驅動器多路復用器電路，其包括一個多路復用器；一個緩沖器電路，其包括一個第一反相級，其被分成第一反相器電路和第二反相器電路，這兩個反相器電路接收來自所述多路復用器的輸出信號，其中所述第一和第二反相器電路均包括一個NMOS晶體管和一個PMOS晶體管；和一個第二反相級，其包括一個PMOS晶體管、一個NMOS晶體管以及一個輸出，所述PMOS晶體管可操作以接收來自所述第一反相器電路的輸出信號，并響應來自所述第一反相器電路的輸出信號，上拉所述輸出信號的電壓，且所述NMOS晶體管可操作以接收來自所述第二反相器電路的輸出信號，并響應來自所述第一反相器電路的輸出信號下拉所述輸出信號的電壓。
13.根據權利要求12所述的路由驅動器多路復用器電路，其中所述第一反相器電路的PMOS晶體管尺寸與所述第一反相器電路的NMOS晶體管尺寸的比率大于所述第二反相器電路的PMOS晶體管尺寸與所述第二反相器電路的NMOS晶體管尺寸的比率。
14.根據權利要求12所述的路由驅動器多路復用器電路，其中在所述第二反相級的過渡過程中，所述第二反相器電路的輸出信號電壓低于所述第一反相器電路的輸出信號電壓。
15.根據權利要求12所述的路由驅動器多路復用器電路，進一步包括一個上拉晶體管，其適于響應所述第一和第二反相器電路輸出中的一個將所述多路復用器輸出的電壓上拉。
16.根據權利要求12所述的路由驅動器多路復用器電路，進一步包括緩沖器禁能電路，其可操作以防止所述第二反相級開通。
17.根據權利要求16所述的路由驅動器多路復用器電路，其中所述緩沖器禁能電路包括一個第一晶體管，其可操作以防止所述第一反相器電路輸出被下拉；以及一個第二晶體管，其可操作以上拉所述第一反相器電路的輸出。
18.根據權利要求17所述的路由驅動器多路復用器電路，其中所述第一和第二晶體管是可控制的，從而使能和禁能所述緩沖器禁能電路。
19.根據權利要求12所述的路由驅動器多路復用器電路，進一步包括電壓限制電路，其可操作以限制所述第二反相級的電壓擺動。
20.根據權利要求19所述的路由驅動器多路復用器電路，其中所述電壓限制電路連接在所述第二反相級的一個輸入和所述第二反相級的輸出之間。
21.根據權利要求19所述的路由驅動器多路復用器電路，其中所述電壓限制電路包括一個電壓限制NMOS晶體管，其連接在所述第二反相級的PMOS晶體管和所述第二反相級的輸出之間。
22.根據權利要求19所述的路由驅動器多路復用器電路，其中所述電壓限制電路包括一個電壓限制PMOS晶體管，其連接在所述第二反相級的NMOS晶體管和所述第二反相級的輸出之間。
23.根據權利要求19所述的路由驅動器多路復用器電路，其中所述電壓限制電路進一步包括一個晶體管，其可操作以禁能所述第一反相級的所述反相器電路中的一個。
24.根據權利要求19所述的路由驅動器多路復用器電路，其中所述電壓限制電路進一步包括一個控制輸入，其可操作以激活和停用所述電壓限制電路。
25.一種用于減小路由驅動器多路復用器電路的功率消耗的方法，其包括將一個第一路由驅動器多路復用器電路緩沖級分為第一電路和第二電路，這兩個電路接收來自一個多路復用器的輸出信號，并且具有輸出信號；和在一個第二路由驅動器多路復用器電路緩沖級處接收來自所述第一電路和所述第二電路的輸出信號，該第二路由驅動器多路復用器電路緩沖級具有一個接收所述第一電路輸出的第一輸入，和一個接收所述第二電路輸出的第二輸入。
26.根據權利要求25所述的方法，進一步包括將所述第一電路向比所述第二電路高的跳變點傾斜。
27.根據權利要求25所述的方法，進一步包括對所述第一和第二電路的輸出信號中的至少一個進行響應，上拉來自所述多路復用器的輸出信號。
28.根據權利要求25所述的方法，進一步包括選擇性地禁能所述第二緩沖級。
29.根據權利要求25所述的方法，進一步包括限制所述第二緩沖級的一個輸出的電壓擺動。
30.根據權利要求29所述的方法，進一步包括對一個控制輸入進行響應，限制所述第二緩沖級輸出的電壓擺動。
31.根據權利要求29所述的方法，其中所述限制包括減小所述第二緩沖級的高電壓輸出。
32.根據權利要求29所述的方法，其中所述限制包括增加所述第二緩沖級的低電壓輸出。
33.根據權利要求29所述的方法，其中所述限制包括增加所述第二緩沖級的低電壓輸出，并減小高電壓輸出。
全文摘要
本發(fā)明提供了低功率路由多路復用器，其減小了靜態(tài)和動態(tài)功率消耗。采用了多種不同技術來減小路由多路復用器的功率消耗，而不顯著增加它們的尺寸。例如，路由多路復用器的功率消耗可通過減小短路電流，減小漏電流，限制電壓擺動，和回收多路復用器中的電荷進行減小?？稍趩蝹€路由多路復用器設計中結合多種功率減小技術。低功率路由多路復用器也可設計成以可選擇的模式工作，例如高速高功率模式和低速低功率模式。
文檔編號H03K19/0944GK1866743SQ200610080300
公開日2006年11月22日 申請日期2006年5月16日 優(yōu)先權日2005年5月16日
發(fā)明者D·劉易斯 申請人:阿爾特拉公司