專利名稱：用于高電壓輸入的上拉晶體管的柵極控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種用于上拉晶體管的柵極控制電路，尤指一種用于高電壓輸入的上拉晶體管的柵極控制電路。
背景技術(shù)：
圖1示意性地顯示了一已知上拉晶體管電路，在此電路中，PMOS上拉晶體管MPU1的源極端S和其基底B連接在一起，然后被連接至電源電位Vdd，晶體管MPU1的柵極端G被連接至Vss，而晶體管MPU 1的漏極端D被連接至NMOS晶體管MN1的漏極端D，晶體管MN1的基底B被連接至Vss，晶體管MN1的柵極端G被連接至電源電位Vdd，而晶體管MN1的源極端S被連接至焊墊PAD。在圖1的電路中，因為NMOS晶體管MN1的柵極端G被連接至電源電位Vdd，所以在正常狀態(tài)下，焊墊節(jié)點的電位將會是晶體管MN1的源極電壓，因此，焊墊電壓能夠高達Vdd-Vtn。如果此焊墊節(jié)點為系統(tǒng)電路板上的其中一個輸入訊號，則會產(chǎn)生下面的問題。
(1)小雜訊容限如果在電源平面上有雜訊，則能夠據(jù)以減小焊墊電壓。如果焊墊電壓是低于其他晶片上的輸入臨界電壓，則可能會發(fā)生系統(tǒng)故障。
(2)漏泄電流因為焊墊電壓沒有充分到達電源電位，所以在其他晶片中會有漏泄電流，這是因為輸入訊號不能夠完全使其他晶片中的PMOS晶體管截止。
因此，在圖1的電路中，焊墊電壓不能夠充分上升到達電源電位電位，所以會因為小雜訊容限而造成系統(tǒng)故障。
圖2示意性地顯示了另一已知上拉晶體管電路，在此電路中，上拉PMOS晶體管MPU 2的源極端S被連接至電源電位Vdd，晶體管MPU 2的柵極端G被連接至Vss，上拉晶體管MPU 2的基底B被連接至一N阱，而上拉晶體管MPU 2的漏極端D被連接至焊墊。
在圖2的電路中，介于焊墊與用于上拉電阻器的上拉晶體管MPU 2的柵極端G間的電壓差能夠比柵極氧化物崩潰電壓及TDDB(時變電介質(zhì)崩潰)規(guī)格電壓還高。因此，在圖2的電路中，會發(fā)生可靠度問題，例如TDDB。
綜上所述，當(dāng)高電壓訊號被施加于焊墊時，如果人們不能夠控制上拉晶體管的柵極偏壓電壓，則會產(chǎn)生諸如TDDB的可靠度問題，并且由于較小的雜訊容限而導(dǎo)致系統(tǒng)故障。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服已知上拉晶體管電路的小雜訊容限、漏泄電流及TDDB等問題而提供一種用于上拉電阻器用的上拉晶體管的柵極控制電路，以便將Vdd電位給予焊墊節(jié)點，以及足夠的雜訊容限，實質(zhì)地去除可靠度問題。
依據(jù)本發(fā)明，提供一種包含一用于上拉晶體管的柵極控制電路的電路，其中，上拉晶體管的柵極端G被連接至柵極控制電路，上拉晶體管的源極端S被連接至電源電位，上拉晶體管的漏極端D被連接至焊墊節(jié)點，且上拉晶體管的基底B被連接至一N阱，該電路的特征在于，當(dāng)高電壓訊號被施加時，該柵極控制電路被用來控制上拉晶體管的柵極偏壓電壓。
依據(jù)本發(fā)明，提供一種用于上拉晶體管的柵極控制電路，其包含兩個n通道MOSFETs和一p通道MOSFET。
依據(jù)本發(fā)明，提供另一種用于上拉晶體管的柵極控制電路，其使用多級電源。
依據(jù)本發(fā)明，提供另一種用于上拉晶體管的柵極控制電路，其包含兩個NMOS晶體管以構(gòu)成二極管連接。
依據(jù)本發(fā)明，提供另一種用于上拉晶體管的柵極控制電路，其包含兩個以上串聯(lián)的NMOS晶體管以構(gòu)成二極管連接。
依據(jù)本發(fā)明，提供另一種用于上拉晶體管的柵極控制電路，其包含兩個PMOS晶體管以構(gòu)成二極管連接。
依據(jù)本發(fā)明，提供另一種用于上拉晶體管的柵極控制電路，其包含兩個以上串聯(lián)的PMOS晶體管以構(gòu)成二極管連接。
依據(jù)本發(fā)明，提供另一種用于上拉晶體管的柵極控制電路，其包含兩個被動電阻器以形成一分壓器。
依據(jù)本發(fā)明，提供另一種用于上拉晶體管的柵極控制電路，其包含兩個二極管以形成一分壓器。
依據(jù)本發(fā)明，提供另一種用于上拉晶體管的柵極控制電路，其包含兩組以上二極管的串聯(lián)連接做為分壓器。
依據(jù)本發(fā)明，提供另一種用于上拉晶體管的柵極控制電路，其包含一NMOS晶體管及一PMOS晶體管以構(gòu)成一偏壓電路。
依據(jù)本發(fā)明，提供另一種用于上拉晶體管的柵極控制電路，其包含兩個以上的NMOS晶體管及兩個以上的PMOS晶體管以構(gòu)成偏壓電路。
依據(jù)本發(fā)明，提供另一種用于上拉晶體管的柵極控制電路，其包含一NMOS晶體管及一PMOS晶體管以構(gòu)成一反相器。


為了能夠進一步了解本發(fā)明之優(yōu)點、特征及其他目的，茲附以圖式詳細說明于下。
圖1示意性地顯示了一已知上拉晶體管電路的電路圖。
圖2示意性地顯示了另一已知上拉晶體管電路的電路圖。
圖3示意性地顯示了依據(jù)本發(fā)明的代表性電路的電路圖。
圖4示意性地顯示了圖3的柵極控制電路其中一實施例的電路圖。
圖5示意性地顯示了使用多級電源的依據(jù)本發(fā)明的另一代表性電路的電路圖。
圖6顯示了依據(jù)本發(fā)明的柵極控制電路的示意電路圖。
圖7顯示了依據(jù)本發(fā)明的另一柵極控制電路的示意電路圖。
圖8顯示了依據(jù)本發(fā)明的另一柵極控制電路的示意電路圖。
圖9顯示了依據(jù)本發(fā)明的另一柵極控制電路的示意電路圖。
圖10顯示了依據(jù)本發(fā)明的另一柵極控制電路的示意電路圖。
圖11顯示了依據(jù)本發(fā)明的另一柵極控制電路的示意電路圖。
圖12顯示了依據(jù)本發(fā)明的另一柵極控制電路的示意電路圖。
圖13顯示了依據(jù)本發(fā)明的另一柵極控制電路的示意電路圖。
圖14顯示了依據(jù)本發(fā)明的另一柵極控制電路的示意電路圖。
圖15顯示了依據(jù)本發(fā)明的另一柵極控制電路的示意電路圖。
具體實施例方式
現(xiàn)在將在下文中參照附圖來說明根據(jù)本發(fā)明的較佳實施例。
圖3顯示了依據(jù)本發(fā)明的包含一用于上拉晶體管的柵極控制電路的示意電路圖，在此電路中，上拉晶體管MPU 3的柵極端G被連接至柵極控制電路31，晶體管MPU 3的源極端S被連接至電源電位Vdd，晶體管MPU 3的漏極端D被連接至焊墊PAD節(jié)點，且晶體管MPU 3的基底B被連接至一N阱。圖3的電路的操作為當(dāng)高電壓訊號被施加時，柵極控制電路31是用來控制上拉晶體管MPU 3的柵極偏壓電壓，也就是說，藉由柵極控制電路31來控制上拉晶體管MPU 3的柵極電壓，并且晶體管MPU 3的井偏壓被控制，以去除焊墊與電源電位Vdd之間的漏泄電流。
圖4顯示了圖3的柵極控制電路其中一實施例的示意電路，在此電路中，柵極控制電路41是由兩個n通道MOSFET(MOS場效應(yīng)晶體管)MN2及MN3和一p通道MOSFET MP1所構(gòu)成的，其中，晶體管MN2及MN3的柵極端G被連接至Vdd(電源)，晶體管MN2的漏極端D被連接至上拉晶體管MPU 4的柵極端G，晶體管MN2的源極端S和晶體管MN3的漏極端D連接在一起，晶體管MN3的源極端S被連接至接地電位GND，并且晶體管MN2及MN3的基底B也被連接至GND。再者，晶體管MP1的柵極端G被連接至Vdd，晶體管MP1的源極端S或漏極端D分別被連接至上拉晶體管MPU 4的柵極端G或PAD節(jié)點，端視PAD的電壓而定，而PAD的電壓變化范圍是從零伏到Vdd+α，并且晶體管MP1的基底B被連接至一N阱。也就是說，當(dāng)PAD電壓小于Vdd+Vtp(Vtp為晶體管MP1的導(dǎo)通電壓)時，晶體管MP1將會截止，所以上拉晶體管MPU 4的柵極端G電壓為零，而當(dāng)PAD電壓大于Vdd+Vtp且小于Vdd+Vtp+α?xí)r，晶體管MP1將會導(dǎo)通，所以上拉晶體管MPU 4的柵極端G電壓等于PAD電壓。此外，晶體管MPU 4的源極端S被連接至電源電位，晶體管MPU 4的漏極端D被連接至焊墊節(jié)點，且晶體管MPU 4的基底B被連接至一N阱。
參照圖4，因為晶體管MN2及MN3相較于晶體管MP1為寬度與長度的比值非常小的晶體管，所以在正常的狀態(tài)下，晶體管MP1是關(guān)閉的，此時，晶體管MPU 4的柵極電壓經(jīng)由NMOS晶體管MN2及MN3而被連接至接地。但是，如果比Vdd+Vthp(Vthp為晶體管MP1的臨界電壓)還高的電壓被施加于PAD節(jié)點，則晶體管MPU 4的柵極電壓將會上升到達PAD電壓，而且，人們可以賦予晶體管MPU 4的柵極電壓適當(dāng)?shù)某叽缂斑m當(dāng)?shù)钠珘?。有了此電路，在正常的狀態(tài)下，PAD電壓能夠被充分地上拉，并且如果較高的電壓被施加于焊墊，則晶體管MPU 4的柵極電壓將會介在PAD電壓與接地之間，因此，在PAD節(jié)點與晶體管MPU 4的柵極電壓間的電壓差值是小于柵極氧化物崩潰電壓。雖然PAD電壓高于可靠度規(guī)格的限制，因為晶體管MPU 4的柵極電壓系等于PAD節(jié)點的電壓電位，所以沒有可靠度問題發(fā)生。
圖5為本發(fā)明的另一代表性電路，其使用多級(multi-level)電源，在此情況中，其中一級的電源被直接連接至上拉晶體管的柵極端G。在圖5的電路中，上拉晶體管MPU 5的柵極端G被連接至VGC(其具有電源與接地之間的電壓電位)，晶體管MPU 5的源極端S被連接至Vdd，晶體管MPU 5的漏極端D被連接至PAD節(jié)點，且晶體管MPU 5的基底B被連接至N阱。
在正常的狀態(tài)下，因為上拉晶體管MPU 5的柵極端G被連接至VGC，所以PAD電壓能夠經(jīng)由上拉PMOS晶體管MPU 5而被充分地上拉，并且因為在PAD節(jié)點與晶體管MPU 5的柵極電壓間的電壓差值是小于柵極氧化物崩潰電壓，所以沒有可靠度問題發(fā)生。
下面參照圖6到圖15來說明依據(jù)本發(fā)明的柵極控制電路的實施例。
圖6示意性地顯示了依據(jù)本發(fā)明的柵極控制電路，其中，使用兩個NMOS晶體管來構(gòu)成二極管連接。在圖6的電路中，柵極控制電路61包含兩個n通道MOSFETsMN4及MN5，在此電路中，NMOS晶體管MN5的柵極端G和其漏極端D相連接，然后再連接至Vdd，NMOS晶體管MN4的柵極端G被連接至其漏極端D，而晶體管MN4的漏極端D和晶體管MN5的源極端S相連接，然后再連接至上拉晶體管MPU 6的柵極端G，晶體管MN4的源極端S被連接至GND，并且晶體管MN4及MN5的基底B也被連接至GND。此外，上拉晶體管MPU 6的源極端S被連接至電源電位Vdd，晶體管MPU 6的漏極端D被連接至PAD節(jié)點，且晶體管MPU 6的基底B被連接至一N阱。
此時，上拉PMOS晶體管MPU 6的柵極電壓是在電源與接地之間。和圖5的說明相同地，PAD電壓能夠被充分地上拉至電源電位，并且因為在晶體管MPU 6的柵極電壓與PAD電壓間的電壓差值是小于柵極氧化物崩潰電壓，所以沒有可靠度問題發(fā)生。
圖7示意性地顯示了依據(jù)本發(fā)明的另一柵極控制電路，其中，使用兩個以上串聯(lián)的NMOS晶體管來構(gòu)成二極管連接。在圖7的電路中，柵極控制電路71包含四個n通道MOSFETs MN6，MN7，MN8，及MN9，在此電路中，晶體管MN6及MN7形成一組二極管連接，且晶體管MN7的柵極端G和其漏極端D連接在一起，然后再被連接至Vdd，晶體管MN6的柵極端G和其漏極端D連接在一起，然后再被連接至晶體管MN7的源極端S。同時，晶體管MN8及MN9形成另一組二極管連接，且晶體管MN9的柵極端G被連接至其漏極端D，晶體管MN8的柵極端G和其漏極端D連接在一起，然后再被連接至晶體管MN9的源極端S，且晶體管MN8的源極端S被連接至GND。此外，晶體管MN6的源極端S和晶體管MN9的漏極端D相連接，然后再被連接至上拉晶體管MPU 7的柵極端G，并且晶體管MN6，MN7，MN8，及MN9的基底B一起被連接至GND。
再者，上拉晶體管MPU 7的源極端S被連接至電源電位Vdd，晶體管MPU 7的漏極端D被連接至PAD，且晶體管MPU 7的基底B被連接至一N阱。圖7的電路的操作和圖6的電路的操作相同，所以上拉PMOS晶體管MPU 7的柵極電壓是在電源與接地之間。同樣地，PAD電壓能夠被充分地上拉至電源電位，并且因為在晶體管MPU 7的柵極電壓與PAD電壓間的電壓差值是小于柵極氧化物崩潰電壓，所以沒有可靠度問題發(fā)生。
圖8示意性地顯示了依據(jù)本發(fā)明的另一柵極控制電路，其中，使用PMOS晶體管來構(gòu)成二極管連接。在圖8的電路中，柵極控制電路81包含兩個p通道MOSFETsMP2及MP3，在此電路中，晶體管MP3的柵極端G被連接至其漏極端D，而晶體管MP3的源極端S被連接至Vdd，晶體管MP2的柵極端G被連接至其漏極端D，而晶體管MP2的源極端S和晶體管MP3的漏極端D相連接，然后再被連接至上拉晶體管MPU8的柵極端G，晶體管MP2的漏極端D被連接至GND，并且晶體管MP2及MP3的基底B也一起被連接至Vdd。
此外，上拉晶體管MPU 8的源極端S被連接至電源電位Vdd，晶體管MPU 8的漏極端D被連接至PAD，且晶體管MPU 8的基底B被連接至一N阱。圖8的電路的操作和圖6的電路的操作相同，所以上拉PMOS晶體管MPU 8的柵極電壓是在電源與接地之間。同樣地，PAD電壓能夠被充分地上拉至電源電位，并且因為在晶體管MPU 8的柵極電壓與PAD電壓間的電壓差值是小于柵極氧化物崩潰電壓，所以沒有可靠度問題發(fā)生。
圖9示意顯示依據(jù)本發(fā)明的另一柵極控制電路，其中，使用兩個以上串聯(lián)的PMOS晶體管來構(gòu)成二極管連接。在圖9的電路中，柵極控制電路91包含四個p通道MOSFETs MP4，MP5，MP6，及MP7，在此電路中，晶體管MP4及MP5形成一組二極管連接，且晶體管MP4及MP5的柵極端G分別被連接至其漏極端D，晶體管MP5的源極端S被連接至Vdd，而晶體管MP4的源極端S被連接至晶體管MP5的漏極端D。同時，晶體管MP6及MP7形成另一組二極管連接，且晶體管MP6及MP7的柵極端G分別被連接至其漏極端D，而晶體管MP6的源極端S被連接至晶體管MP7的漏極端D，晶體管MP6的漏極端D被連接至GND。此外，晶體管MP4的漏極端D和晶體管MP7的源極端S相連接，然后再被連接至上拉晶體管MPU 9的柵極端G，并且晶體管MP4，MP5，MP6，及MP7的基底B一起被連接至Vdd。
再者，上拉晶體管MPU 9的源極端S被連接至電源電位Vdd，晶體管MPU 9的漏極端D被連接至PAD，且晶體管MPU 9的基底B被連接至一N阱。圖9的電路的操作和圖6的電路的操作相同，所以上拉PMOS晶體管MPU 9的柵極電壓是在電源與接地之間。同樣地，PAD電壓能夠被充分地上拉至電源電位，并且因為在晶體管MPU 9的柵極電壓與PAD電壓間的電壓差值是小于柵極氧化物崩潰電壓，所以沒有可靠度問題發(fā)生。
圖10示意性地顯示了依據(jù)本發(fā)明的另一柵極控制電路，其中，使用兩個被動電阻器做為分壓器。在圖10的電路中，柵極控制電路101包含兩個電阻器R1及R2，其中，電阻器R1的第一端被連接至Vdd，電阻器R1的第二端和電阻器R2的第一端相連接，然后再被連接至上拉晶體管MPU 10的柵極端G，并且電阻器R2的第二端被連接至GND。
此外，上拉晶體管MPU 10的源極端S被連接至電源電位Vdd，晶體管MPU 10的漏極端D被連接至PAD，且晶體管MPU 10的基底B被連接至一N阱。圖10的電路的操作和圖6的電路的操作相同，所以上拉PMOS晶體管MPU 10的柵極電壓是在電源與接地之間。同樣地，PAD電壓能夠被充分地上拉至電源電位，并且因為在晶體管MPU 10的柵極電壓與PAD電壓間的電壓差值是小于柵極氧化物崩潰電壓，所以沒有可靠度問題發(fā)生。
圖11示意性地顯示了依據(jù)本發(fā)明的另一柵極控制電路，其中，使用兩個二極管做為分壓器。在圖11的電路中，柵極控制電路111包含兩個二極管D1及D2，其中，二極管D1的陽極端被連接至Vdd，二極管D1的陰極端和二極管D2的陽極端相連接，然后再被連接至上拉PMOS晶體管MPU 11的柵極端G，并且二極管D2的陰極端被連接至GND。
此外，上拉晶體管MPU 11的源極端S被連接至電源電位Vdd，晶體管MPU 11的漏極端D被連接至PAD，且晶體管MPU 11的基底B被連接至一N阱。圖11的電路的操作和圖6的電路的操作相同，所以上拉PMOS晶體管MPU 11的柵極電壓是在電源與接地之間。同樣地，PAD電壓能夠被充分地上拉至電源電位，并且因為在晶體管MPU 11的柵極電壓與PAD電壓間的電壓差值小于柵極氧化物崩潰電壓，所以沒有可靠度問題發(fā)生。
圖12示意性地顯示了依據(jù)本發(fā)明的另一柵極控制電路，其中，使用兩組以上二極管的串聯(lián)連接做為分壓器。在圖12的電路中，柵極控制電路121包含四個二極管D3，D4，D5，及D6，在此電路中，二極管D1及D2形成第一組二極管串聯(lián)連接，而二極管D3及D4形成第二組二極管串聯(lián)連接，并且，第一組串聯(lián)連接二極管的陽極端被連接至Vdd，第一組串聯(lián)連接二極管的陰極端和第二組串聯(lián)連接二極管的陽極端相連接，然后再被連接至上拉PMOS晶體管MPU 12的柵極端G，并且第二組串聯(lián)連接二極管的陰極端被連接至GND。
此外，上拉晶體管MPU 12的源極端S被連接至電源電位Vdd，晶體管MPU 12的漏極端D被連接至PAD，且晶體管MPU 12的基底B被連接至一N阱。圖12的電路的操作和圖6的電路的操作相同，所以上拉PMOS晶體管MPU 12的柵極電壓是在電源與接地之間。同樣地，PAD電壓能夠被充分地上拉至電源電位，并且因為在晶體管MPU 12的柵極電壓與PAD電壓間的電壓差值小于柵極氧化物崩潰電壓，所以沒有可靠度問題發(fā)生。
圖13示意性地顯示了依據(jù)本發(fā)明的另一柵極控制電路，其中，使用一NMOS晶體管及一PMOS晶體管來構(gòu)成偏壓電路。在圖13的電路中，柵極控制電路131包含一PMOS晶體管MP8和一NMOS晶體管MN10以形成二極管連接，在此電路中，PMOS晶體管MP8的柵極端G和NMOS晶體管MN10的柵極端G相連接，然后再連接至上拉PMOS晶體管MPU 13的柵極端G，PMOS晶體管MP8的源極端S和其基底B連接在一起，然后再連接至Vdd，PMOS晶體管MP8的漏極端D和NMOS晶體管MN10的漏極端D相連接，然后再連接至上拉PMOS晶體管MPU 13的柵極端G，并且NMOS晶體管MN10的源極端S和其基底B連接在一起，然后再連接至GND。
此外，上拉晶體管MPU 13的源極端S被連接至電源電位Vdd，晶體管MPU 13的漏極端D被連接至PAD，且晶體管MPU 13的基底B被連接至一N阱。圖13的電路的操作和圖6的電路的操作相同，所以上拉PMOS晶體管MPU 13的柵極電壓是在電源與接地之間。同樣地，PAD電壓能夠被充分地上拉至電源電位，并且因為在晶體管MPU 13的柵極電壓與PAD電壓間的電壓差值是小于柵極氧化物崩潰電壓，所以沒有可靠度問題發(fā)生。
圖14示意性地顯示了依據(jù)本發(fā)明的另一柵極控制電路，其中，使用兩個以上的NMOS晶體管及兩個以上的PMOS晶體管來構(gòu)成偏壓電路。在圖14的電路中，柵極控制電路141包含兩個PMOS晶體管MP9及MP10和兩個NMOS晶體管MN11及MN12，在此電路中，PMOS晶體管MP9及MP10形成第一組串聯(lián)連接，且晶體管MP9及MP10的基底B和晶體管MP9的源極端S連接在一起，然后再連接至Vdd，晶體管MP9的柵極端G被連接至其漏極端D，然后再和晶體管MP10的源極端S相連接。同時，NMOS晶體管MN11及MN12形成第二組串聯(lián)連接，且晶體管MN11及MN12的基底B和晶體管MN12的漏極端D連接在一起，然后再連接至GND，晶體管MN12的柵極端G被連接至其源極端S，然后再和晶體管MN11的漏極端D相連接。再者，第一組串聯(lián)連接的晶體管MP10的柵極端G和第二組串聯(lián)連接的晶體管MN11的柵極端G相連接，然后再連接至上拉PMOS晶體管MPU 14的柵極端G，第一組串聯(lián)連接的晶體管MP10的漏極端D和第二組串聯(lián)連接的晶體管MN11的源極端S相連接，然后再連接至上拉PMOS晶體管MPU 14的柵極端G。
此外，上拉晶體管MPU 14的源極端S被連接至電源電位Vdd，晶體管MPU 14的漏極端D被連接至PAD，且晶體管MPU 14的基底B被連接至一N阱。圖14的電路的操作和圖6的電路的操作相同，所以上拉PMOS晶體管MPU 14的柵極電壓是在電源與接地之間。同樣地，PAD電壓能夠被充分地上拉至電源電位，并且因為在晶體管MPU 14的柵極電壓與PAD電壓間的電壓差值是小于柵極氧化物崩潰電壓，所以沒有可靠度問題發(fā)生。
圖15示意性地顯示了依據(jù)本發(fā)明的另一柵極控制電路，其中，使用一NMOS晶體管及一PMOS晶體管來構(gòu)成偏壓電路。在圖15的電路中，柵極控制電路151包含一PMOS晶體管MP11和一NMOS晶體管MN13，以形成一反相器，在此電路中，晶體管MP11及MN13的漏極端D被連接至上拉電阻器晶體管MPU 15的柵極端G，晶體管MP11及MN13的柵極端G被連接至Res_en，晶體管MP11的源極端S被連接至上拉電阻器晶體管MPU 15的漏極端D，晶體管MN13的源極端S被連接至VGC，而VGC是本系統(tǒng)所使用的其中一種電源且必須低于Vdd電位，并且晶體管MN13的基底B被連接至GND。
此外，上拉晶體管MPU 15的源極端S被連接至電源電位Vdd，晶體管MPU 15的漏極端D被連接至PAD，且晶體管MPU 15的基底B被連接至一N阱。
圖15的電路的操作如下，如果Res_en輸入為邏輯”高”，則上拉電阻器晶體管MPU 15的柵極端G被連接至VGC，其具有電源與接地的之間的電壓電位，而此電路的操作和圖6的電路的操作相同，所以上拉PMOS晶體管MPU 15的柵極電壓系在電源與接地之間。同樣地，PAD電壓能夠被充分地上拉至電源電位，并且因為在晶體管MPU 15的柵極電壓與PAD電壓間的電壓差值是小于柵極氧化物崩潰電壓，所以沒有可靠度問題發(fā)生。如果Res_en輸入為邏輯”低”，則上拉晶體管MPU 15的柵極端G被連接至電源Vdd，因此，此上拉晶體管MPU 15不動作。
因此，藉由柵極偏壓控制電路來控制上拉晶體管的柵極電壓，依據(jù)本發(fā)明的用于上拉晶體管的柵極控制電路能夠解決已知上拉晶體管電路的小雜訊容限、漏泄電流及TDDB等問題，實質(zhì)地去除可靠度問題。
故由前述本發(fā)明的柵極控制電路實施例的詳細說明可知，本發(fā)明提供一種新穎的用于上拉晶體管的柵極控制電路，可有效地改善已知的上拉晶體管電路的缺點。
權(quán)利要求
1.一種包含一用于上拉晶體管的柵極控制電路的電路，其中，上拉晶體管(MPU)的柵極端(G)被連接至柵極控制電路，上拉晶體管的源極端(S)被連接至電源電位(Vdd)，上拉晶體管的漏極端(D)被連接至焊墊(PAD)節(jié)點，且上拉晶體管的基底(B)被連接至一N阱，其特征在于，柵極控制電路包含第一n通道MOSFET(MN4)及第二n通道MOSFET(MN5)，以形成一組二極管連接，其中，第二n通道MOSFET(MN5)的柵極端(G)被連接至其漏極端(D)，而第二n通道MOSFET(MN5)的漏極端(D)被連接至電源(Vdd)，第一n通道MOSFET(MN4)的柵極端(G)被連接至其漏極端(D)，而第一n通道MOSFET(MN4)的漏極端(D)和第二n通道MOSFET(MN5)的源極端(S)相連接，然后再被連接至上拉晶體管的柵極端(G)，第一n通道MOSFET(MN4)的源極端(S)被連接至接地電位(GND)，并且第一n通道MOSFET(MN4)及第一n通道MOSFET(MN5)的基底(B)也被連接至接地電位(GND)。
全文摘要
本發(fā)明揭示一種包含一用于上拉晶體管的柵極控制電路的電路，在此電路中，上拉晶體管的柵極端G被連接至柵極控制電路，上拉晶體管的源極端S被連接至電源電位，上拉晶體管的漏極端D被連接至焊墊節(jié)點，且上拉晶體管的基底B被連接至一N阱，此電路的特征在于，當(dāng)高電壓訊號被施加時，柵極控制電路被用來控制上拉晶體管的柵極偏壓電壓，因此，依據(jù)本發(fā)明的柵極控制電路能夠解決已知上拉晶體管電路的小雜訊容限、漏泄電流及TDDB等問題，得以避免可靠度問題的發(fā)生。
文檔編號H03K19/0944GK1921313SQ20061007982
公開日2007年2月28日 申請日期2003年11月5日 優(yōu)先權(quán)日2003年11月5日
發(fā)明者李炳云 申請人:中芯國際集成電路制造(上海)有限公司