專利名稱：能夠減少電流消耗的差分放大器電路的制作方法
技術領域：
本發(fā)明涉及一種集成電路設備，更具體地，涉及一種差分放大器電路。
本申請要求于2004年11月5提交的韓國專利申請第2004-0089696號的優(yōu)先權，通過引用將其公開內容合并于此。
背景技術：
包括CMOS(互補金屬氧化物半導體)晶體管的推挽式放大器電路是普通的并經常使用的電路。典型地，可用作音頻放大器的放大器電路是模擬放大器電路或者數(shù)字放大器電路。通常用甲類放大器電路、乙類放大器電路、或者甲乙類放大器電路來實現(xiàn)模擬放大器電路，并通常用丁類放大器電路來實現(xiàn)數(shù)字放大器電路。由于認為音頻放大器電路的線性比高效率更重要，所以通常用屬于模擬放大器的線性放大器作為音頻放大器。
通常，因為甲類、乙類、和甲乙類放大器電路的線性更高，所以用其作為模擬放大器電路。然而，當將這些類的放大器實施為用于高輸出的放大器時，其使用了大量的功率。這樣，模擬放大器典型地具有高線性的優(yōu)點，但也具有低功率效率的缺點。具體地，在甲類模擬放大器中，浪費的功率遠遠大于放大器的最大輸出，且放大器的效率常常不大于25％。經常用于克服甲類放大器的效率問題的乙類推挽式放大器在發(fā)射極跟隨器配置中具有兩個彼此耦接的晶體管。該乙類推挽式放大器比甲類放大器更高效，但是，當信號電平為低時，在乙類推挽式放大器中典型地發(fā)生交叉失真(crossoverdistortion)。
此外，當包括在乙類放大器中的晶體管交替地導通和關斷時，當小電流流動時就容易地導通和關斷晶體管，但是當大電流流動時就不能迅速地導通和關斷晶體管。因此，由于當放大器處于空閑狀態(tài)時乙類放大器中沒有偏置電流(bias current)流動，所以難以在大電流區(qū)域中迅速導通/關斷晶體管并因此增加了總諧波失真(THD)。
在甲乙類放大器中，當放大器在靜態(tài)狀態(tài)(static state)時小電流流動。這些電流遠小于甲類放大器的電流，但大于乙類放大器的電流。當更多偏置電流流動時，甲乙類放大器的特征變得更相似于甲類放大器的特征，而當更少的偏置電流流動時，甲乙類放大器的特征變得更相似于乙類放大器的特征。
圖1是一般的差分放大器電路100的電路圖。圖2是圖解圖1的差分放大器電路的輸出信號波形和下拉晶體管(pull-down transistor)M6之間的關系的圖。參考圖1，差分放大器電路100包括偏置(bias)單元100、電壓控制單元120、轉換速度(slew rate)控制單元130、差分放大單元140、以及輸出單元150。差分放大單元140放大輸入信號PINS和NINS之間的電壓電平差，并通過第一控制節(jié)點N1將其輸出。輸出單元150響應第一控制節(jié)點N1的電壓電平和第二控制節(jié)點N2的電壓電平而生成通過輸出節(jié)點NOUT的輸出信號S_OUT。當輸入信號PINS的電壓電平高于輸入信號NINS的電壓電平時，第一控制節(jié)點N1的電壓電平變低，且上拉晶體管M5導通。當上拉晶體管M5導通時，輸出信號S_OUT從低電平升至高電平。
此外，由于偏置單元110的電流源IB1所生成的電流，而導通了電壓控制單元120的晶體管M7和M8，且第二控制節(jié)點N2的電壓電平恒定保持在一電平上，使NMOS下拉晶體管M6維持在導電狀態(tài)。不幸的是，由于下拉晶體管M6在輸出信號S_OUT從低電平升至高電平時保持在導電狀態(tài)，所以流經下拉晶體管M6的電流就浪費了。
由于在差分放大單元140的電流反射鏡晶體管M3和M4的柵極處的電壓，轉換速度控制單元130的晶體管M12處于關斷狀態(tài)。另外，當將第一控制節(jié)點N1的低電平電壓施加到晶體管M11的柵極時，晶體管M11導通。然后，晶體管M13的柵極電平變高，且晶體管M13保持在關斷狀態(tài)。
可替換地，當輸入信號NINS的電壓電平高于輸入信號PINS的電壓電平時，第一控制節(jié)點N1的電壓電平被拉高，而上拉晶體管M5被關斷。當發(fā)生這種情況時，第二控制節(jié)點N2的電壓電平由于偏置單元110的電流源IB1所生成的電流而保持恒定。轉換速度控制單元130的晶體管M12由于在電流反射鏡晶體管M3和M4的柵極處的電壓而處于導通狀態(tài)。另外，當將第一控制節(jié)點N1的高電平電壓施加到晶體管M11的柵極時，晶體管M11被關斷。然后，當晶體管M13的柵極電平變低時，晶體管導通，且將電流IADD通過晶體管M12和M13施加到第二控制節(jié)點N2上。當發(fā)生這種情況時，第二控制節(jié)點N2的電壓電平上升，且導通下拉晶體管M6，而輸出信號S_OUT的邏輯電平從高變向低。
因為，當下拉晶體管M6導通時，下拉晶體管M6的柵極電壓通常保持恒定，所以輸出信號S_OUT的轉換速度降低。因此，在圖1的差分放大器電路100中，當下拉晶體管M6導通時，將附加電流IADD施加到第二控制節(jié)點N2，以便增加第二控制節(jié)點N2的電壓電平，使得輸出信號S_OUT的轉換速度提高。然而，由于即使在上拉晶體管M5導通且輸出信號S_OUT從低電平升至高電平時，下拉晶體管M6也保持導通，所以，即使在備用功率狀態(tài)期間，圖1的差分放大器電路100也消耗了大量功率。因此，如圖2的時序圖所圖解的，下拉晶體管M6在低到高和高到低的輸出切換期間和備用期間都保持導電。在所有三個工作模式期間的這個導電狀態(tài)增加了放大器電路100的靜態(tài)和動態(tài)功率。這樣，如圖2所示，下拉晶體管M6持續(xù)導通，而不管輸出信號S_OUT的電平變化，因此消耗了非常大的電流量。

發(fā)明內容
本發(fā)明提供了一種能夠減少電流消耗的差分放大器電路。根據本發(fā)明的實施例，提供了一種具有差分放大單元的差分放大器電路，該差分放大單元用于放大輸入信號之間的電壓差，并通過第一控制節(jié)點輸出該電壓差。輸出單元響應第一控制節(jié)點的輸出和第二控制節(jié)點的輸出，而通過輸出節(jié)點輸出放大的電壓差，作為輸出信號?？刂茊卧憫谝豢刂乒?jié)點的輸出而控制第二控制節(jié)點的電壓電平，并且當輸出信號的電平從第二電平變到第一電平時，該控制單元使工作電流不流到輸出單元。
第一電平可為高電平，而第二電平可為低電平。該輸出單元包括上拉晶體管，其第一端連接到電源，柵極連接到第一控制節(jié)點，而第二端連接到輸出節(jié)點；以及下拉晶體管，其第一端連接到輸出節(jié)點，柵極連接到第二控制節(jié)點，而第二端連接到地電壓。當輸出信號的電平從第二電平變到第一電平時，第二控制節(jié)點的電壓電平保持為低。第二控制節(jié)點的低電壓電平足以關斷下拉晶體管。
控制單元包括第一控制晶體管，其第一端連接到電源，柵極連接到第一控制節(jié)點，而第二端連接到第三控制節(jié)點。還提供了第一偏置晶體管和第二控制晶體管。第一偏置晶體管的第一端連接到第三控制節(jié)點，柵極連接到第一偏置電壓，而第二端連接到地電壓。第二控制晶體管的第一端連接到電源，而柵極連接到差分放大單元的電流反射鏡晶體管的柵極。提供了開關晶體管。該開關晶體管的第一端連接到第二控制晶體管的第二端，柵極連接到第三控制節(jié)點，而第二端連接到第二控制節(jié)點。還提供了第二偏置晶體管，其第一端連接到第二控制節(jié)點，柵極連接到第二偏置電壓，而第二端連接到地電壓。
根據本發(fā)明的另一個實施例，提供了一種差分放大器電路，包括差分放大單元，其放大輸入信號之間的電壓差，并通過第一控制節(jié)點輸出該電壓差；輸出單元，其響應第一控制節(jié)點的輸出和第二控制節(jié)點的輸出，而通過輸出節(jié)點輸出放大的電壓差，作為輸出信號。還提供了控制單元，當輸出信號的電平從第二電平變到第一電平時，其響應第一控制節(jié)點的輸出而使第二控制節(jié)點的電壓電平保持為低。
根據本發(fā)明的又一個實施例，提供了一種差分放大器電路，包括放大控制單元，用于放大輸入信號之間的電壓差，并輸出該電壓差；以及輸出單元，包括由第一控制節(jié)點控制的上拉晶體管、和由第二控制節(jié)點控制的下拉晶體管，并通過輸出節(jié)點來輸出一輸出信號。其中當輸出信號從第二電平變到第一電平時，該放大控制單元關斷下拉晶體管。
本發(fā)明的又一個實施例中包括具有差分放大器、輸出驅動器、以及控制電路的集成電路設備。該差分放大器響應一對差分輸入信號。該差分放大器也可包括響應這一對偏置信號的下拉電流源。輸出驅動器中具有上拉路徑(path)和下拉路徑。這些路徑在輸出節(jié)點(例如S_OUT)上接合在一起。輸出驅動器的第一輸入端電耦接到差分放大器的第一輸出端。該控制電路電耦接到輸出驅動器的第二輸入端和差分放大器。當輸出節(jié)點從低切換到高時，該控制電路配置為將下拉路徑布置在不導電狀態(tài)。根據這些實施例的這些方面，反饋差分放大器的第一輸出端作為控制電路的輸入，且該控制電路響應這一對偏置信號中的至少一個。在這些實施例的部分中，輸出驅動器的上拉路徑可包括柵極端電連接到差分放大器的第一輸出端的PMOS上拉晶體管，而輸出驅動器的下拉路徑可包括柵極端電連接到控制電路的輸出端的NMOS下拉晶體管。


圖1是傳統(tǒng)的差分放大器電路的電路圖；
圖2是用于說明圖1的差分放大器電路的輸出信號波形和下拉晶體管之間的關系的圖；圖3是根據本發(fā)明的實施例的差分放大器電路的電路圖；以及圖4是用于說明圖3的差分放大器電路的輸出信號波形和下拉晶體管之間的關系的圖。
具體實施例方式
現(xiàn)在將參考附圖在下文中更全面地描述本發(fā)明，在附圖中示出了本發(fā)明的優(yōu)選實施例。然而，本發(fā)明可以以許多不同的形式實施，而不應該被理解為限于這里陳述的實施例；更確切地說，提供這些實施例是為了使該公開更徹底和完全，并向本領域的技術人員完整傳達本發(fā)明的范圍。在圖中，為了清楚而放大了層和區(qū)域的厚度。相同的附圖標記始終表示相同的元件。將理解的是，當諸如層、區(qū)域、或者基底的元件被稱為是“在”另一個元件“上”時，它可以是直接在其它元件上，或者也可以存在介于其間的元件。相反，當元件被稱為是“直接在”另一個元件“上”時，不存在介于其間的元件。此外，這里描述和圖解每個實施例也包括其互補傳導類型的實施例。
圖3是根據本發(fā)明的實施例的差分放大器電路300的電路圖，以及圖4是用于說明圖3的差分放大器電路300的輸出信號波形和下拉晶體管PDTR之間的關系的圖。參考圖3，差分放大器電路300包括差分放大單元310、輸出單元320、以及控制單元330。差分放大單元310放大輸入信號PINS和NINS之間的電壓差，并通過第一控制節(jié)點N1將其輸出。該放大單元310包括一對NMOS輸入晶體管M1和M2、一對PMOS負載晶體管(loadtransistor)M3和M4、以及由NMOS晶體管M5和M6所定義的電流源。
輸出單元320響應第一控制節(jié)點N1和第二控制節(jié)點N2的輸出，而通過輸出節(jié)點NOUT輸出放大的電壓差，作為輸出信號S_OUT。更具體地，輸出單元320包括上拉晶體管PUTR和下拉晶體管PDTR。上拉晶體管PUTR的第一端連接到電源VDD，柵極連接到第一控制節(jié)點N1，而第二端連接到輸出節(jié)點NOUT。下拉晶體管PDTR的第一端連接到輸出節(jié)點NOUT，柵極連接到第二控制節(jié)點N2，而第二端連接到地電壓VSS。
控制單元330響應第一控制節(jié)點N1的輸出來控制第二控制節(jié)點N2的電壓電平，使得當輸出信號S_OUT的電平從第二電平變到第一電平時，工作電流不流經輸出單元320。在圖解實施例中，第一電平是高電平，而第二電平是低電平。更具體地，控制單元330包括第一控制晶體管CTR1、第二控制晶體管CTR2、第一偏置晶體管BTR1、第二偏置晶體管BTR2、以及開關晶體管STR。第一控制晶體管CTR1的第一端連接到電源電壓VDD，柵極連接到第一控制節(jié)點N1，而第二端連接到第三控制節(jié)點N3。第一偏置晶體管BTR1的第一端連接到第三控制節(jié)點N3，柵極連接到第一偏置電壓BIAS1，而第二端連接到地電壓VSS。第二控制晶體管CTR2的第一端連接到電源電壓VDD，而柵極連接到差分放大單元310中的電流反射鏡晶體管M3和M4的柵極。開關晶體管STR的第一端連接到第二控制晶體管CTR2的第二端，柵極連接到第三控制節(jié)點N3，而第二端連接到第二控制節(jié)點N2。第二偏置晶體管BTR2的第一端連接到第二控制節(jié)點N2，柵極連接到第二偏置電壓BIAS2，而第二端連接到地電壓VSS。
當將第一和第二偏置電壓BIAS1和BIAS2施加到晶體管M5和M6時，晶體管M5和M6導通，且差分放大單元310工作。當輸入信號PINS的電壓電平高于輸入信號NINS的電壓電平時，由于差分放大單元310的晶體管M2導通使得流經M2的電流比流經晶體管M1的電流多，所以第一控制節(jié)點N1的電壓電平下降，且上拉晶體管PUTR導通。然后，通過輸出節(jié)點NOUT輸出處于高電平的輸出信號S_OUT。
當將一和第二偏置電壓BIAS1和BIAS2分別施加到第一和第二偏置晶體管BTR1和BTR2時，第一和第二偏置晶體管BTR1和BTR2導通，且控制單元330工作。由于第一控制節(jié)點N1的電平為低，所以控制單元330的第一控制晶體管CTR1導通，且第三控制節(jié)點N3的電壓電平變高。差分放大單元310的負載晶體管M3和M4的柵極電壓使第二控制晶體管CTR2保持在關斷狀態(tài)。
然后，第三控制節(jié)點N3的高電平電壓使開關晶體管STR關斷，并且因為第二偏置晶體管BTR2保持導通，所以第二控制節(jié)點N2的電平變低。由于第二控制節(jié)點N2的電壓電平為低，所以輸出單元320的下拉晶體管PDTR關斷。由于第二控制節(jié)點N2的低電壓電平，可以足夠關斷下拉晶體管PDTR，從而減少整體功率消耗。在圖3的差分放大器電路300中，不同于圖1的差分放大器電路100，當輸出信號S_OUT的電平從低電平變?yōu)楦唠娖綍r，第二控制節(jié)點N2的電壓電平保持為低。因此，下拉晶體管PDTR關斷。
因此，在輸出信號S_OUT從低電平切換到高電平的輸出信號S_OUT上升期間，可以防止電流流經下拉晶體管PDTR，并可以減少電流消耗。當輸入信號PINS的電壓電平小于輸入信號NINS的電壓電平時，由于差分放大單元310的晶體管M1導通使得流經M1的電流比流經晶體管M2的電流多，所以第一控制節(jié)點N1的電平變高，且上拉晶體管PUTR關斷。如果第一控制節(jié)點N1的電平是高，則控制單元330的第一控制晶體管CTR1關斷。然后，因為第一偏置晶體管BTR1處于導通狀態(tài)，所以第三控制節(jié)點N3的電平變低。從而第三控制節(jié)點N3的低電平電壓使開關晶體管STR導通，并且，由于第二控制晶體管CTR2和開關晶體管STR處于導通狀態(tài)，所以第二控制節(jié)點N2的電平變高。作為響應，因為第二控制節(jié)點N2的電平為高，所以輸出單元320的下拉晶體管PDTR導通，并且輸出信號S_OUT從高電平轉移到低電平。在這一點上，如圖4所示，由于通過第二控制晶體管CTR2和開關晶體管STR連接的電源VDD可以把第二控制節(jié)點N2的電壓電平升至電源電平，所以下拉晶體管PDTR導通使得可以流過最大電流，從而輸出信號S_OUT迅速從高電平切換到低電平。這個迅速切換帶來提高的轉換速度。
圖3的差分放大器電路300的輸出單元320可包括分別在輸出節(jié)點NOUT和第一控制節(jié)點N1之間以及輸出節(jié)點NOUT和第二控制節(jié)點N2之間的互補電容器C1和C2。此外，可以將圖3的差分放大器電路300安裝在液晶顯示設備的驅動器電路中，這樣，可以減少驅動器電路的工作電流消耗和靜態(tài)電流消耗。另外，由于圖3的差分放大器電路300包括少量的元件(晶體管)，所以可以減少驅動器電路的電路尺寸。
根據本發(fā)明的另一個示范實施例的差分放大器電路包括差分放大單元、輸出單元、以及控制單元。該差分放大單元放大輸入信號之間的電壓差，并將其通過第一控制節(jié)點輸出。輸出單元響應第一控制節(jié)點的輸出和第二控制節(jié)點的輸出，而將放大的電壓差作為輸出信號輸出到輸出節(jié)點。當輸出信號的電平從第二電平變到第一電平時，該控制節(jié)點響應第一控制節(jié)點的輸出而將第二控制節(jié)點的電壓電平保持為低。由于第二控制節(jié)點N2的低電壓電平，所以可以足夠關斷下拉晶體管。
盡管參考本發(fā)明的示范實施具體例示出和描述了本發(fā)明，但是本領域的一般技術人員應該明白，在不脫離由所附權利要求限定的本發(fā)明的精神和范圍的情況下，可以對其在形式和細節(jié)上做出各種變化。
權利要求
1.一種集成電路設備，包括差分放大器，其響應一對差分輸入信號；輸出驅動器，其中具有在輸出節(jié)點接合在一起的上拉路徑和下拉路徑，并且其第一輸入端電耦接到所述差分放大器的第一輸出端；以及控制電路，電耦接到所述輸出驅動器的第二輸入端和所述差分放大器，當輸出節(jié)點從低切換到高時，所述控制電路配置為把下拉路徑布置在不導電狀態(tài)。
2.根據權利要求1的集成電路設備，其中反饋所述差分放大器的第一輸出端作為所述控制電路的輸入；且其中所述差分放大器包括響應一對偏置信號的下拉電流源。
3.根據權利要求2的集成電路設備，其中所述控制電路響應這一對偏置信號中的至少一個。
4.根據權利要求1的集成電路設備，其中所述輸出驅動器的上拉路徑包括柵極端電連接到所述差分放大器的第一輸出端的PMOS上拉晶體管，且其中所述輸出驅動器的下拉路徑包括柵極端電連接到所述控制電路的輸出端的NMOS下拉晶體管。
5.根據權利要求4的集成電路設備，其中所述控制電路被配置為響應PMOS上拉晶體管的導通而下拉該輸出端。
6.根據權利要求5的集成電路設備，其中所述控制電路的輸入端電連接到PMOS上拉晶體管的柵極端。
7.根據權利要求6的集成電路設備，其中所述差分放大器包括響應一對偏置信號的下拉電流源。
8.根據權利要求7的集成電路設備，其中所述控制電路響應這一對偏置信號中的至少一個。
9.一種差分放大器電路，包括差分放大單元，用于放大輸入信號之間的電壓差，并通過第一控制節(jié)點輸出該電壓差；輸出單元，響應第一控制節(jié)點的輸出和第二控制節(jié)點的輸出，而通過輸出節(jié)點輸出放大的電壓差，作為輸出信號；控制單元，當輸出信號的電平從第二電平變到第一電平時，響應第一控制節(jié)點的輸出而使第二控制節(jié)點的電壓電平保持為低。
10.根據權利要求9的差分放大器電路，其中輸出單元包括上拉晶體管，其第一端連接到電源，柵極連接到第一控制節(jié)點，而第二端連接到輸出節(jié)點；以及下拉晶體管，其第一端連接到輸出節(jié)點，柵極連接到第二控制節(jié)點，而第二端連接到地電壓。
11.根據權利要求10的差分放大器電路，其中第二控制節(jié)點的低電壓電平足以關斷下拉晶體管。
12.根據權利要求9的差分放大器電路，其中第一電平為高電平，而第二電平為低電平。
13.根據權利要求9的差分放大器電路，其中控制單元包括第一控制晶體管，其第一端連接到電源，柵極連接到第一控制節(jié)點，而第二端連接到第三控制節(jié)點；第一偏置晶體管，其第一端連接到第三控制節(jié)點，柵極連接到第一偏置電壓，而第二端連接到地電壓；第二控制晶體管，其第一端連接到電源，而柵極連接到差分放大單元的電流反射鏡晶體管的柵極；開關晶體管，其第一端連接到第二控制晶體管的第二端，柵極連接到第三控制節(jié)點，而第二端連接到第二控制節(jié)點；以及第二偏置晶體管，其第一端連接到第二控制節(jié)點，柵極連接到第二偏置電壓，而第二端連接到地電壓。
14.根據權利要求9的差分放大器電路，其中輸出單元包括分別連接在輸出節(jié)點和第一控制節(jié)點之間以及輸出節(jié)點和第二控制節(jié)點之間的互補電容器。
15.一種差分放大器電路，包括放大控制單元，用于放大輸入信號之間的電壓差，并輸出該電壓差；以及輸出單元，包括由第一控制節(jié)點控制的上拉晶體管、和由第二控制節(jié)點控制的下拉晶體管，并通過輸出節(jié)點來輸出一輸出信號，其中當輸出信號從第二電平變到第一電平時，該放大控制單元關斷下拉晶體管。
16.根據權利要求15的差分放大器電路，其中當輸出信號從第二電平變?yōu)榈谝浑娖綍r，該放大控制單元保持第二控制節(jié)點的電平為低。
17.根據權利要求16的差分放大器電路，其中第二節(jié)點的低電壓電平足以關斷下拉晶體管。
18.根據權利要求15的差分放大器電路，其中第一電平為高電平，而第二電平為低電平。
19.根據權利要求15的差分放大器電路，其中放大控制單元包括差分放大單元，用于放大輸入信號之間的電壓差，并通過第一控制節(jié)點輸出該電壓差；第一控制晶體管，其第一端連接到電源，柵極連接到第一控制節(jié)點，而第二端連接到第三控制節(jié)點；第一偏置晶體管，其第一端連接到第三控制節(jié)點，柵極連接到第一偏置電壓，而第二端連接到地電壓；第二控制晶體管，其第一端連接到電源，而柵極連接到差分放大單元的電流反射鏡晶體管的柵極；開關晶體管，其第一端連接到第二控制晶體管的第二端，柵極連接到第三控制節(jié)點，而第二端連接到第二控制節(jié)點；以及第二偏置晶體管，其第一端連接到第二控制節(jié)點，柵極連接到第二偏置電壓，而第二端連接到地電壓。
20.根據權利要求15的差分放大器電路，其中輸出單元包括分別連接在輸出節(jié)點和第一控制節(jié)點之間以及輸出節(jié)點和第二控制節(jié)點之間的互補電容器。
全文摘要
一種集成電路設備包括差分放大器、輸出驅動器、以及控制電路。該差分放大器響應一對差分輸入信號，并可包括響應一對偏置信號的下拉電流源。輸出驅動器中具有上拉路徑和下拉路徑。這些路徑在輸出節(jié)點接合在一起。輸出驅動器的第一輸入端電耦接到該差分放大器的第一輸出端。控制電路電耦接到該輸出驅動器的第二輸入端和該差分放大器。當輸出節(jié)點從低切換到高時，該控制電路被配置為把下拉路徑布置在不導電狀態(tài)。
文檔編號H03F3/45GK1770621SQ20051012023
公開日2006年5月10日 申請日期2005年11月7日 優(yōu)先權日2004年11月5日
發(fā)明者金度潤 申請人:三星電子株式會社