專利名稱：高電壓緩沖器模組以及電壓偵測電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體裝置，特別是有關(guān)于一種單柵極氧化層(single gate oxide)輸入/輸出緩沖器電路。
背景技術(shù)：
具有高密度、高效能、以及大尺寸整合的次微米(sub-micron)半導(dǎo)體裝置的需求是日益增加。這些半導(dǎo)體裝置的制程需要有較快的速度、高可靠度、及較大的生產(chǎn)力。當(dāng)半導(dǎo)體裝置的體積持續(xù)縮小時，現(xiàn)有形成柵極氧化層的半導(dǎo)體技術(shù)是會被質(zhì)疑的。
現(xiàn)有的半導(dǎo)體裝置具有一基底(substrate)，其包含許多電性隔離區(qū)，稱為主動區(qū)(active region)。主動區(qū)一般包含晶體管的源極(source)區(qū)及漏極(drain)區(qū)，并通過一溝道區(qū)以分隔源極區(qū)及漏極區(qū)。在溝道區(qū)之上形成一柵極(gate)電極，用以切換晶體管。而在柵極電極與基底之間形成一柵極氧化層(gate oxide)，其特性及厚度可決定集成電路的效能及可靠度。
電路中的寄生電容的充放電時間會影響電路元件(例如MOS晶體管)的操作速度。由于較低的操作電壓可使得寄生電容產(chǎn)生較短的充放電時間，因此可增加電路操作速度。為了降低操作電壓，晶體管必須具有較小的臨界電壓。由于柵極氧化層的厚度與基底效應(yīng)(body effect)是呈比例關(guān)系的，故第一種降低臨界電壓的方式是為減小柵極氧化層的厚度。
晶體管的可靠度也會受其本身的柵極氧化層厚度所影響。舉例而言，若在柵極電極施加過量的電壓時，柵極氧化層會電性崩潰，使得在柵極電極與源極間，形成電路的短路(short)。造成柵極氧化層發(fā)生電性崩潰的電壓稱為崩潰電壓(breakdownvoltage)，其與柵極氧化層的厚度有關(guān)。由于柵極氧化層的厚度必需厚到足夠預(yù)防電性崩潰，因此，當(dāng)晶體管操作在較大的操作電壓時，需要較厚的柵極氧化層來承受較大的崩潰電壓。
在同一集成電路中，有些半導(dǎo)體裝置是操作于不同的操作電壓。舉例而言，在微處理器中，對于速度要求較高的元件，是操作在較低的電壓(例如1.8V～2.0V)，而對于速度要求較低的元件而言，是操作在較高的電壓(例如3.3V～5.0V)。操作在低操作電壓(例如1.8V)的晶體管具有較薄的柵極氧化層(一般為40)；而操作在高操作電壓(例如5V)的晶體管具有較厚的柵極氧化層(一般為55)。當(dāng)柵極氧化層的厚度增加時，可使得柵極氧化層較不容易造成電性崩潰。
輸入/輸出(input/output；以下簡稱I/O)緩沖器電路一般需要將一輸入操作電壓轉(zhuǎn)換成一較高與較低的操作電壓。當(dāng)兩個具有不同的操作電壓的電路必須連接在一起時，需使用I/O緩沖器電路來連接彼此?，F(xiàn)有的設(shè)計方式，是利用雙柵極氧化結(jié)構(gòu)或是堆疊晶體管方式來降低柵極氧化層電性崩潰的影響。這些現(xiàn)有的方法雖提供了一些方法來保護柵極氧化層，但卻會有效能上的限制，例如，在低電壓驅(qū)動的異常表現(xiàn)，以及增加光罩(mask)、制程的步驟，及制造成本。
圖1顯示現(xiàn)有雙柵極氧化層輸入/輸出緩沖電路。輸入/輸出緩沖電路100包含厚柵極氧化層的PMOS、NMOS晶體管、以及薄柵極氧化層的PMOS、NMOS晶體管。高電壓位準轉(zhuǎn)換器102包含厚柵極氧化層PMOS晶體管104、以及厚柵極氧化層NMOS晶體管106。低電壓緩沖模組108包含薄柵極氧化層PMOS晶體管110及薄柵極氧化層NMOS晶體管112。輸入/輸出緩沖電路100用以將輸入墊114所接收的高供應(yīng)電壓VDDPST(例如3.3V)轉(zhuǎn)換成低供應(yīng)電壓VDD(例如，1.8V)，并且由輸出墊116輸出。因此，輸入墊114的信號操作范圍是為0V至3.3V，而輸出墊116的信號操作范圍是為0V至1.8V。
輸入/輸出緩沖電路100作為輸入電路與輸出電路之間的接口，其中，輸入電路是操作在高供應(yīng)電壓，而輸出電路是操作在低供應(yīng)電壓。由于輸入/輸出緩沖電路100具有雙電壓柵極氧化層結(jié)構(gòu)，故可避免耦接在輸出墊116的低電壓電路受到柵極氧化層電壓應(yīng)力(voltage stress)的破壞。
輸入/輸出緩沖電路100包含四個反相器118、120、122、124。當(dāng)高電壓電路耦接輸入墊114時，反相器118利用高供應(yīng)電壓VDDPST作為其本身的供應(yīng)電壓。因此，反相器118需使用厚柵極氧化層的PMOS、NMOS晶體管，用以避免柵極氧化層電性崩潰。反相器120操作于低供應(yīng)電壓VDD，并接收反相器118所輸出的反相信號。由于反相器120所接收的輸入信號操作在高供應(yīng)電壓VDDPST，故反相器120需使用具有厚柵極氧化層的晶體管。由于反相器120操作于VDD與0V之間，故反相器122、124僅需薄柵極氧化層晶體管。反相器122及124作為輸入高電壓電路及輸出低電電路之間的緩沖器。為了使輸出墊116的輸出信號相位與輸入墊114的輸入信號的相位相同，故需使用四級反相器。
由于輸入/輸出緩沖電路100抵擋較高的輸入操作電壓，故可避免柵極氧化層損壞。然而，由于輸入/輸出緩沖電路100具有雙柵極氧化層結(jié)構(gòu)，使得在制造的過程中，需要額外的光罩(mask)，因而增加制程的步驟，并且也提高了制造成本。
圖2A顯示現(xiàn)有單一柵極氧化層輸入緩沖電路200。輸入墊202接收一輸入電壓，其振幅從一高供應(yīng)電壓到一互補的供應(yīng)電壓，例如由VDDPST(3.3V)到VSS(0V)。輸入墊202驅(qū)動輸出墊204。在輸出墊204上具有一電壓振幅，由低供應(yīng)電壓到互補的供應(yīng)電壓，例如由VDD(1.8)至VSS(0V)。在輸入緩沖電路200中的高電壓位準轉(zhuǎn)換器206及低電壓緩沖模組208，均為單一柵極氧化層(Single Gate Oxide；以下簡稱SGO)，其中，堆疊的PMOS晶體管210、212和NMOS晶體管214、216以及晶體管218、220分擔(dān)柵極氧化層電壓，以避免柵極氧化層的損毀。由于串聯(lián)的PMOS晶體管222及NMOS晶體管224是用以限制柵極氧化層電壓，故不需要大量的晶體管或是厚柵極氧化層。
利用SGO的輸入緩沖電路200取代雙柵極氧化層的輸入/輸出緩沖電路100，便可消除額外增加的光罩制程步驟。然而，由于輸入緩沖電路200具有驅(qū)動條件的限制，在低電壓(VDDPST)操作時會造成SGO緩沖電路的故障。減小后的高供應(yīng)電壓VDDPST(例如3.3V)與低供應(yīng)電壓VDD的差約等于或小于PMOS晶體管212的臨界電壓(VTHP)的絕對值。由于PMOS晶體管212的柵極電壓不足以導(dǎo)通PMOS晶體管212，會造成輸入緩沖器電路的故障。
圖2B顯示利用如圖2A所示的現(xiàn)有SGO I/O的輸出緩沖器電路的高電壓緩沖輸出模組226。導(dǎo)線228(PMOS晶體管的柵極驅(qū)動)以及導(dǎo)線230(NMOS晶體管柵極驅(qū)動)是用以接收輸入信號。在輸出墊232的輸出信號電壓約在VDDPST(例如3.3V)到VSS(例如0V)之間。在省電(energy saving)模式下，高電壓緩沖輸出模組226的驅(qū)動方面的問題會更嚴重，進而造成輸入/輸出緩沖器電路的故障。當(dāng)減小后的高供應(yīng)電壓與低供應(yīng)電壓的差約等于或小于PMOS晶體管234的臨界電壓(VTHP)的絕對值時，PMOS晶體管234的源柵極電壓差不足以導(dǎo)通PMOS晶體管234，因此造成輸出緩沖器電路的故障。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)中的上述問題，本發(fā)明提供一種高電壓緩沖器模組，適用于輸入/輸出緩沖器電路。輸入/輸出緩沖器電路耦接在高電壓電路及低電壓電路之間。高電壓緩沖器模組操作于第一供應(yīng)電壓及互補于第一供應(yīng)電壓的第二供應(yīng)電壓之間。高電壓緩沖器模組，包括，上拉模組以及電壓偵測電路。上拉模組耦接于第一供應(yīng)電壓及輸出節(jié)點之間，根據(jù)輸入信號輸出第一供應(yīng)電壓至輸出節(jié)點。電壓偵測電路用以從預(yù)設(shè)集合的電壓位準中，選擇至少一偏壓于上拉模組，電壓偵測電路是根據(jù)第一供應(yīng)電壓的降幅而選擇偏壓。
本發(fā)明所述的高電壓緩沖器模組，該上拉模組具有一第一PMOS晶體管，耦接該第一供應(yīng)電壓，該第一PMOS晶體管的柵極接收該輸入信號。
本發(fā)明所述的高電壓緩沖器模組，該上拉模組具有一第二PMOS晶體管，串聯(lián)該第一PMOS晶體管，該第二PMOS晶體管的漏極耦接該輸出節(jié)點，其柵極接收該電壓偵測電路所提供的偏壓。
本發(fā)明所述的高電壓緩沖器模組，在一正常操作下，該電壓偵測電路提供一第一預(yù)設(shè)偏壓予該第二PMOS晶體管的柵極。
本發(fā)明所述的高電壓緩沖器模組，更包括一下拉模組，與該上拉模組串聯(lián)于該輸出節(jié)點與該第二供應(yīng)電壓之間。
本發(fā)明另提供一種高電壓緩沖器模組，其具有單一柵極氧化層晶體管，并應(yīng)用于一輸入/輸出緩沖器電路。輸入/輸出緩沖器電路耦接于一高電壓電路及一低電壓電路之間。高電壓緩沖器模組操作于一第一供應(yīng)電壓及一第二供應(yīng)電壓之間。第二供應(yīng)電壓互補于第一供應(yīng)電壓。本發(fā)明的高電壓緩沖器模組，包括，一上拉模組以及一電壓偵測電路。上拉模組耦接于第一供應(yīng)電壓及一輸出節(jié)點之間，并根據(jù)一輸入信號，輸出第一供應(yīng)電壓予輸出節(jié)點。電壓偵測電路提供上拉模組一第一或第二預(yù)設(shè)偏壓。第二預(yù)設(shè)偏壓小于第一預(yù)設(shè)偏壓。
當(dāng)?shù)谝还?yīng)電壓減去低電壓電路的一低供應(yīng)電壓后，大于一預(yù)設(shè)臨界值時，電壓偵測電路提供第一預(yù)設(shè)偏壓。當(dāng)?shù)谝还?yīng)電壓減去低電壓電路的一低供應(yīng)電壓后，小于一預(yù)設(shè)臨界值時，電壓偵測電路提供第二預(yù)設(shè)偏壓。
本發(fā)明所述的高電壓緩沖器模組，更包括一下拉模組，與該第一上拉模組串聯(lián)于該輸出節(jié)點及該第二供應(yīng)電壓之間。
本發(fā)明另提供一種電壓偵測電路，用以在一高電壓電路與一低電壓電路之間，操作一高電壓緩沖器模組。高電壓電路操作在一第一供應(yīng)電壓。低電壓電路操作在一第二供應(yīng)電壓。本發(fā)明的電壓偵測電路，包括，一偏壓起始模組以及一位準轉(zhuǎn)換緩沖器。偏壓起始模組操作在第一供應(yīng)電壓。當(dāng)?shù)谝还?yīng)電壓降低至一第一預(yù)設(shè)位準時，偏壓起始模組將一第一預(yù)設(shè)偏壓改變成一第二預(yù)設(shè)偏壓。位準轉(zhuǎn)換緩沖器耦接偏壓起始模組，并且操作在第二供應(yīng)電壓之下，用以將第一預(yù)設(shè)偏壓調(diào)整在一第一電壓位準。第一電壓位準大于第二電壓位準。當(dāng)高電壓緩沖器模組操作在被調(diào)整過的第一預(yù)設(shè)偏壓及第二預(yù)設(shè)偏壓時，高電壓緩沖器模組接收兩個偏壓，用以維持其操作。
本發(fā)明所述的電壓偵測電路，該偏壓起始模組包括一NMOS晶體管，其源極接地，其柵極接收該第二供應(yīng)電壓。
本發(fā)明所述的電壓偵測電路，該偏壓起始模組包括一第一PMOS晶體管，其源極耦接該第一供應(yīng)電壓，其柵極接收該第二供應(yīng)電壓，其漏極耦接該NMOS晶體管的漏極。
本發(fā)明所述的電壓偵測電路，該位準轉(zhuǎn)換器更包括至少一反相器。
本發(fā)明所述高電壓緩沖器模組以及電壓偵測電路，可使得SGO輸出緩沖電路在任何操作電壓下皆保持可操作的狀態(tài)，以消除高壓緩沖輸出模組在低電壓操作時所發(fā)生的失效狀況。


圖1顯示現(xiàn)有雙柵極氧化層輸入/輸出緩沖電路；圖2A顯示現(xiàn)有單一柵極氧化層輸入緩沖電路；圖2B顯示利用如圖2A所示的現(xiàn)有SGO輸入/輸出的輸出緩沖器電路的高電壓緩沖模組；圖3顯示根據(jù)本發(fā)明的高電壓緩沖模組的一實施例；圖4顯示本發(fā)明的電壓偵測電路的一實施例；圖5A顯示本發(fā)明的SGO輸出緩沖器電路的一實施例；圖5B顯示本發(fā)明的SGO輸出緩沖器電路的另一實施例。
具體實施例方式
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下本發(fā)明揭露一種單一柵極氧化層高電壓緩沖器模組，其可運用于I/O緩沖器電路中，有一改善低電壓驅(qū)動的功能。本發(fā)明的緩沖器模組是用以保護晶體管的柵極氧化層，而不用像現(xiàn)有技術(shù)一樣，需要在I/O緩沖器電路中使用雙柵極氧化層結(jié)構(gòu)。本發(fā)明的電路改善低電壓驅(qū)動的功能，保證I/O緩沖器電路所連接的電路可操作在不同的電壓之下。由于不具有雙柵極氧化層結(jié)構(gòu)，故可降低制程所需的光罩、步驟、以及成本。
圖3顯示根據(jù)本發(fā)明的高電壓緩沖模組300的一實施例，其是運用在SGO輸入/輸出緩沖器電路，并且具有雙電壓切換，用以消除低電壓驅(qū)動方面的問題。高電壓緩沖模組300相似于圖2B所示的高電壓緩沖輸出模組226，其中，高電壓緩沖模組300具有SGOPMOS晶體管302、304，以及SGO NMOS晶體管306、308。PMOS晶體管302、304作為上拉模組(pull up module)，接收一高供應(yīng)電壓VDDPST；而SGO NMOS晶體管306、308作為下拉模組(pulldown module)，接收一互補的(complementary)供應(yīng)電壓，例如為接地(ground)電壓。導(dǎo)線310(PMOS的柵極驅(qū)動)與導(dǎo)線312(NMOS的柵極驅(qū)動)接收輸入信號。高電壓緩沖模組300不同于高電壓緩沖輸出模組226，例如，高電壓緩沖模組300的PMOS304的柵極電壓是由一電壓偵測電路316提供而具有雙偏壓(例如，節(jié)點A為低供應(yīng)電壓VDD，節(jié)點B為偏壓GND)，取代高電壓緩沖輸出模組226為單偏壓(例如低供應(yīng)電壓VDD)。由輸出墊314可得到高電壓緩沖模組300的輸出信號。
電壓偵測電路316根據(jù)高供應(yīng)電壓VDDPST的大小，決定節(jié)點318上的電壓(V318)。當(dāng)VDDPST＜VDD+|VTHP|時，則節(jié)點318會耦接節(jié)點B，使得節(jié)點318上的電壓V318等于偏壓GND，此動作解決了高壓緩沖輸出模組226在低電壓操作時由于PMOS 234的柵極與源極的電壓差過小造成的異常輸出。當(dāng)高供應(yīng)電壓VDDPST＞VDD+|VTHP|時，則節(jié)點318會耦接節(jié)點A，使得節(jié)點318上的電壓V318等于低供應(yīng)電壓VDD。偵測并根據(jù)高供應(yīng)電壓VDDPST的大小來切換低供應(yīng)電壓VDD與偏壓GND，如此便可消除SGO緩沖器在驅(qū)動時的異常。
圖4顯示本發(fā)明的電壓偵測電路的一實施例。電壓偵測電路400在輸出端412產(chǎn)生雙電壓，例如，偏壓GND或是低供應(yīng)電壓VDD。電壓偵測電路400具有一偏壓起始模組，是由堆疊PMOS晶體管電路404、以及NMOS晶體管408所構(gòu)成，并操作在高供應(yīng)電壓VDDPST之下。電壓偵測電路400亦可包括一由許多反相器所構(gòu)成的位準轉(zhuǎn)換緩沖器，其耦接在偏壓起始模組與一輸出端之間，并操作在低供應(yīng)電壓VDD。
電壓偵測電路400監(jiān)控堆疊PMOS晶體管電路404的導(dǎo)線402上的電壓。本實施例的堆疊PMOS晶體管電路404是由兩PMOS晶體管堆疊所組成。本領(lǐng)域技術(shù)人員皆知，為了降低導(dǎo)線402上的電壓，可改變晶體管堆疊的數(shù)量。PMOS晶體管的柵極耦接其漏極，并且在PMOS晶體管的電壓位準下降了|VTHP|，其中VTHP是為臨界電壓。因此，導(dǎo)線402上的電壓是為VDDPST-n×|VTHP|，其中，n為PMOS晶體管的數(shù)目。
若導(dǎo)線402上的電壓V402小于VDD+|VTHP|時，截止堆疊PMOS晶體管電路404中的PMOS晶體管。但由于NMOS晶體管408會導(dǎo)通，故使得節(jié)點406的電壓等于0V。當(dāng)節(jié)點406為低位準時，則節(jié)點410為高位準(低供應(yīng)電壓VDD)，用以維持輸出端412上的電壓位準，使其等于0V。
當(dāng)導(dǎo)線402上的電壓大于VDD+|VTHP|時，將導(dǎo)通堆疊PMOS晶體管電路404中的PMOS晶體管，使得節(jié)點406上的電壓為高位準(VDDPST-n×|VTHP|)。此時，由于VDD的原故，NMOS晶體管408較仍被導(dǎo)通，但由于NMOS晶體管408的柵極長度比堆疊PMOS晶體管電路404長，故無法將節(jié)點406盡量保持在低位準。當(dāng)節(jié)點406的位準變化至高位準時，節(jié)點410會變成低位準(VSS)，造成輸出端412上的電壓位準為低供應(yīng)電壓VDD。
電壓偵測電路400可以被設(shè)置在IC的電源單元中，其只需μA(microampere)的待機電流。值得注意的是，此設(shè)計不需額外的外部偏壓。另外，在一輸入/輸出緩沖電路中，電壓偵測電路400的輸出端412可被設(shè)置在不同位置，如此，電壓偵測電路400便可控制多個輸入/輸出緩沖器。
圖5A顯示本發(fā)明的SGO輸出緩沖器輸入/輸出電路的一實施例。如圖所示，SGO輸出緩沖器電路500使用電壓偵測電路400。為了方便說明起見，在圖5A中并未顯示電壓偵測電路400的詳細電路，而僅以BIAS V代表圖4中的輸出端412上的信號。輸入墊502耦接一高電壓電路，用以提供一輸入信號予PMOS晶體管504及NMOS晶體管506，該輸入信號的電壓范圍在VDDPST(3.3V)至VSS(0V)之間。輸出線508操作在低供應(yīng)電壓VDD(1.8V)至VSS(0V)之間，并連接一低電壓電路?；鶚O(substrate)耦接至高供應(yīng)電壓VDDPST的PMOS晶體管504以及PMOS晶體管510的柵極均接收BIAS V，用以保證消除低電壓驅(qū)動時的問題。換句話說，位移轉(zhuǎn)換器512是用以將高供應(yīng)電壓VDDPST轉(zhuǎn)換到低供應(yīng)電壓VDD，其在PMOS晶體管510的柵極利用BIAS V，以消除驅(qū)動之下的異常。低電壓緩沖模組514在位準轉(zhuǎn)換器512及耦接低電壓電路(未顯示)的輸出端508之間，用以短暫地緩沖來自位準轉(zhuǎn)換器512的信號。當(dāng)輸入墊502的信號為3.3V時，則輸出線508的電壓為1.8V。當(dāng)輸入墊502的信號為0V時，則輸出線508的電壓為0V。PMOS晶體管504及510的柵極由BIAS V控制，用以消除SGO輸出緩沖器電路500在驅(qū)動時的問題。
圖5B顯示本發(fā)明的SGO輸出緩沖器電路的實施例。SGO輸出緩沖器電路516利用電壓偵測電路400以改變低電壓驅(qū)動的問題。為了方便說明起見，在圖5B中并未顯示電壓偵測電路400的詳細電路，而僅以BIAS V代表圖4中的輸出端412上的信號。低供應(yīng)電壓(VDD)前級驅(qū)動器電路518接收輸入線520上的輸入信號。輸入線520耦接一低電壓電路，其操作在一低供應(yīng)電壓，例如，VDD。前級驅(qū)動器電路518將位移轉(zhuǎn)換器522在輸出線524及526所產(chǎn)生的暫態(tài)信號與低電壓電路相隔離。輸入線520的輸入信號的電壓位準范圍是在VDD(1.8V)至VSS(0V)。輸出線528傳送SGO輸出緩沖器電路516的輸出信號，其輸出信號的電壓位準范圍是在3.3V至0V(即VDDPST至VSS)。PMOS晶體管530、532及534，利用耦接在柵極的BIAS V，以消除低電壓驅(qū)動時的問題。PMOS晶體管536及538利用BIAS V，將SGO輸出緩沖器電路516中的PMOS晶體管，維持在適當(dāng)?shù)钠珘何粶省?br> 當(dāng)前級驅(qū)動器電路518的輸入線接收高位準信號時，例如1.8V，則前級驅(qū)動器電路518會將高位準信號出至輸出線524及526。在輸出線524上的高位準信號會導(dǎo)通NMOS晶體管540及542，將導(dǎo)線544的電壓位準下拉至低位準(0V)。由于PMOS晶體管536的柵極接收來自導(dǎo)線544上的低位準信號，故會導(dǎo)通PMOS晶體管536。因此，使得導(dǎo)線546具有高位準信號(1.8V)。由于導(dǎo)線546耦接PMOS晶體管548的柵極，并且PMOS晶體管548的源極接收3.3V，故PMOS晶體管548的柵極-源極間的電壓是為負電壓，因而會導(dǎo)通PMOS晶體管548，使得導(dǎo)線550接收3.3V。此時，由于PMOS晶體管552的柵極耦接導(dǎo)線550，并且其柵極電壓位準為3.3V，故PMOS晶體管552是為截止?fàn)顟B(tài)。
當(dāng)導(dǎo)線524接收高位準信號時，導(dǎo)線526也會接收高位準信號。由于導(dǎo)線526耦接NMOS晶體管554的柵極，故會導(dǎo)通NMOS晶體管554，使得PMOS晶體管556的柵極接收低位準信號。此時，由于PMOS晶體管556的源極的電壓位準為1.8V，故會導(dǎo)通PMOS晶體管556，使得導(dǎo)線558的電壓位準為1.8V。導(dǎo)線558上的低電壓位準會透過兩個反相器傳送至導(dǎo)線560，使得NMOS晶體管562導(dǎo)通。由于NMOS晶體管564的柵極接收1.8v，故NMOS晶體管564也會導(dǎo)通，將輸出線528的電壓位準下拉至VSS(0V)。總而言之，當(dāng)NMOS晶體管562及564均導(dǎo)通時，會將輸出線的電壓位準下拉至接地位準(0V)。
當(dāng)前級驅(qū)動器電路518的輸入線520接收低位準信號(0V)時，前級驅(qū)動器電路518會將低電壓輸出至輸出線524及526。當(dāng)接收低電壓的導(dǎo)線524透過反相器、導(dǎo)線566耦接至NMOS晶體管568的柵極時，會使得NMOS晶體管568的柵極接收高位準信號，因而導(dǎo)通NMOS晶體管568，進而導(dǎo)通NMOS晶體管570。當(dāng)NMOS晶體管568及571均導(dǎo)通時，導(dǎo)線572上的電壓位準等于0V，使得PMOS晶體管538導(dǎo)通，造成導(dǎo)線550上的電壓位準等于1.8V。由于PMOS晶體管552的柵極接收1.8V，使得PMOS晶體管552及534均導(dǎo)通，因此，輸出線528上的電壓位準會等于3.3V。當(dāng)導(dǎo)線524的電壓位準為低電壓時，導(dǎo)線526的電壓位準也為低電壓，導(dǎo)線526透過反相器，耦接到NMOS晶體管574的柵極。NMOS晶體管574的柵極會接收導(dǎo)線526上的低電壓位準，因而導(dǎo)通NMOS晶體管574。當(dāng)NMOS晶體管574導(dǎo)通時，導(dǎo)線558的電壓位準為0V，使得導(dǎo)線560的電壓位準為0V。
然而在于低電壓操作時，當(dāng)VDDPST＜VDD+|VTHP|條件發(fā)生時，通過偏壓偵測/控制電路400將BIAS V輸出為0V使得PMOS530、532、534保持在導(dǎo)通的狀態(tài)，如此使得SGO輸出緩沖電路516在任何操作電壓下皆保持可操作的狀態(tài)以消除前述高壓緩沖輸出模組226在低電壓操作時所發(fā)生的失效狀況。
雖然本發(fā)明已通過較佳實施例說明如上，但該較佳實施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)有能力對該較佳實施例做出各種更改和補充，因此本發(fā)明的保護范圍以權(quán)利要求書的范圍為準。
附圖中符號的簡單說明如下100、200輸入/輸出緩沖電路200輸入緩沖電路102、206高電壓位準轉(zhuǎn)換器104厚柵極氧化層PMOS晶體管106厚柵極氧化層PMOS晶體管108、208、514低電壓緩沖模組110薄柵極氧化層PMOS晶體管112薄柵極氧化層NMOS晶體管114、202、502輸入墊116、204、232、314輸出墊
118、120、122、124反相器210、212、218、220、222、234、302、304、504、510、530、532、534、536、538、548、552、556PMOS晶體管214、216、224、306、308、408、506、540、542、554、562、564、568、570、574NMOS晶體管226高電壓緩沖輸出模組300高電壓緩沖模組228、230、310、312、402、544、546、550、558、560、566、572導(dǎo)線318、406、410節(jié)點316、400電壓偵測電路404堆疊PMOS晶體管電路412輸出端500、516SGO輸出緩沖器電路508、524、526、528輸出線512、522位移轉(zhuǎn)換器518前級驅(qū)動器電路520輸入線
權(quán)利要求
1.一種高電壓緩沖器模組，應(yīng)用于一輸入/輸出緩沖器電路，該輸入/輸出緩沖器電路耦接在一高電壓電路及一低電壓電路之間，該高電壓緩沖器模組操作于一第一供應(yīng)電壓及一第二供應(yīng)電壓之間，該第二供應(yīng)電壓互補于該第一供應(yīng)電壓，該高電壓緩沖器模組，包括一上拉模組，耦接于該第一供應(yīng)電壓及一輸出節(jié)點之間，根據(jù)一輸入信號輸出該第一供應(yīng)電壓予該輸出節(jié)點；以及一電壓偵測電路，用以從一預(yù)設(shè)集合的電壓位準中，選擇至少一偏壓予該上拉模組；其中，該電壓偵測電路根據(jù)該第一供應(yīng)電壓的降幅，選擇偏壓。
2.根據(jù)權(quán)利要求1所述的高電壓緩沖器模組，其特征在于，該上拉模組具有一第一P型金屬氧化物半導(dǎo)體晶體管，耦接該第一供應(yīng)電壓，該第一P型金屬氧化物半導(dǎo)體晶體管的柵極接收該輸入信號。
3.根據(jù)權(quán)利要求2所述的高電壓緩沖器模組，其特征在于，該上拉模組具有一第二P型金屬氧化物半導(dǎo)體晶體管，串聯(lián)該第一P型金屬氧化物半導(dǎo)體晶體管，該第二P型金屬氧化物半導(dǎo)體晶體管的漏極耦接該輸出節(jié)點，其柵極接收該電壓偵測電路所提供的偏壓。
4.根據(jù)權(quán)利要求3所述的高電壓緩沖器模組，其特征在于，在一正常操作下，該電壓偵測電路提供一第一預(yù)設(shè)偏壓予該第二P型金屬氧化物半導(dǎo)體晶體管的柵極。
5.根據(jù)權(quán)利要求1所述的高電壓緩沖器模組，其特征在于，更包括一下拉模組，與該上拉模組串聯(lián)于該輸出節(jié)點與該第二供應(yīng)電壓之間。
6.一種高電壓緩沖器模組，具有單一柵極氧化層晶體管，并應(yīng)用于一輸入/輸出緩沖器電路，該輸入/輸出緩沖器電路耦接于一高電壓電路及一低電壓電路之間，該高電壓緩沖器模組操作于一第一供應(yīng)電壓及一第二供應(yīng)電壓之間，該第二供應(yīng)電壓互補于該第一供應(yīng)電壓，該高電壓緩沖器模組，包括一上拉模組，耦接于該第一供應(yīng)電壓及一輸出節(jié)點之間，根據(jù)一輸入信號，輸出該第一供應(yīng)電壓予該輸出節(jié)點；以及一電壓偵測電路，提供該上拉模組一第一或第二預(yù)設(shè)偏壓，該第二預(yù)設(shè)偏壓小于該第一預(yù)設(shè)偏壓；其中，當(dāng)該第一供應(yīng)電壓減去該低電壓電路的一低供應(yīng)電壓后，大于一預(yù)設(shè)臨界值時，該電壓偵測電路提供該第一預(yù)設(shè)偏壓；其中，當(dāng)該第一供應(yīng)電壓減去該低電壓電路的一低供應(yīng)電壓后，小于一預(yù)設(shè)臨界值時，該電壓偵測電路提供該第二預(yù)設(shè)偏壓。
7.根據(jù)權(quán)利要求6所述的高電壓緩沖器模組，其特征在于，更包括一下拉模組，與該第一上拉模組串聯(lián)于該輸出節(jié)點及該第二供應(yīng)電壓之間。
8.一種電壓偵測電路，用以在一高電壓電路與一低電壓電路之間，操作一高電壓緩沖器模組，該高電壓電路操作在一第一供應(yīng)電壓，該低電壓電路操作在一第二供應(yīng)電壓，該電壓偵測電路，包括一偏壓起始模組，操作在該第一供應(yīng)電壓，當(dāng)該第一供應(yīng)電壓降低至一第一預(yù)設(shè)位準時，該偏壓起始模組將一第一預(yù)設(shè)偏壓改變成一第二預(yù)設(shè)偏壓；以及一位準轉(zhuǎn)換緩沖器，耦接該偏壓起始模組，并且操作在該第二供應(yīng)電壓之下，用以將該第一預(yù)設(shè)偏壓調(diào)整在一第一電壓位準，該第一電壓位準大于該第二電壓位準；其中，當(dāng)該高電壓緩沖器模組操作在該被調(diào)整過的第一預(yù)設(shè)偏壓及該第二預(yù)設(shè)偏壓時，該高電壓緩沖器模組接收兩個偏壓，用以維持其操作。
9.根據(jù)權(quán)利要求8所述的電壓偵測電路，其特征在于，該偏壓起始模組包括一N型金屬氧化物半導(dǎo)體晶體管，其源極接地，其柵極接收該第二供應(yīng)電壓。
10.根據(jù)權(quán)利要求9所述的電壓偵測電路，其特征在于，該偏壓起始模組包括一第一P型金屬氧化物半導(dǎo)體晶體管，其源極耦接該第一供應(yīng)電壓，其柵極接收該第二供應(yīng)電壓，其漏極耦接該N型金屬氧化物半導(dǎo)體晶體管的漏極。
11.根據(jù)權(quán)利要求9所述的電壓偵測電路，其特征在于，該位準轉(zhuǎn)換器更包括至少一反相器。
全文摘要
本發(fā)明提供一種高電壓緩沖器模組以及電壓偵測電路，所述高電壓緩沖器模組，適用于輸入/輸出緩沖器電路。輸入/輸出緩沖器電路耦接在高電壓電路及低電壓電路之間。高電壓緩沖器模組操作于第一供應(yīng)電壓及互補于第一供應(yīng)電壓的第二供應(yīng)電壓之間。高電壓緩沖器模組，包括，上拉模組以及電壓偵測電路。上拉模組耦接于第一供應(yīng)電壓及輸出節(jié)點之間，根據(jù)輸入信號輸出第一供應(yīng)電壓至輸出節(jié)點。電壓偵測電路用以從預(yù)設(shè)集合的電壓位準中，選擇至少一偏壓于上拉模組，電壓偵測電路是根據(jù)第一供應(yīng)電壓的降幅而選擇偏壓。本可使得單一柵極氧化層輸出緩沖電路在任何操作電壓下皆保持可操作的狀態(tài)，以消除高壓緩沖輸出模組在低電壓操作時所發(fā)生的失效狀況。
文檔編號H03K19/007GK1783719SQ20051011955
公開日2006年6月7日 申請日期2005年11月18日 優(yōu)先權(quán)日2004年11月18日
發(fā)明者陳國基, 陳克明 申請人:臺灣積體電路制造股份有限公司