專利名稱：下一代8b10b體系結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及八位十位(8B10B)編碼。更特別地，本發(fā)明涉及用于高速數(shù)據(jù)率的8B10B編碼。
背景技術(shù)：
可編程邏輯器件(PLD)技術(shù)以其允許通用硬件設(shè)計(被嵌入在集成電路中)被編程以滿足許多不同應(yīng)用的需要的能力而著名。為了便于PLD在某些應(yīng)用中的使用，知識產(chǎn)權(quán)(IP)模塊被耦合至PLD核心電路。在一種應(yīng)用中，IP模塊是支持諸如高速串行接口(HSSI)通信的多通道通信協(xié)議的邏輯或數(shù)據(jù)模塊。HSSI通信包括諸如，例如，串行快速I/O和PCI-Express的工業(yè)標(biāo)準(zhǔn)。在多通道通信協(xié)議中，數(shù)據(jù)在多個通道上來回地在PLD核心電路和IP模塊之間傳送。
這種HSSI通信使用8B10B編碼，所述8B10B編碼有利地提供了直流(DC)平衡和受限的游程。DC平衡意味著沿數(shù)據(jù)路徑被傳輸?shù)亩M(jìn)制“1”的數(shù)量等于二進(jìn)制“0”的數(shù)量。這確保了在串行緩沖器的輸出電壓不過于偏向源電壓或接地電壓。受限的游程意味著被傳輸?shù)倪B續(xù)的二進(jìn)制“1”和“0”的數(shù)量被限于，例如，5。這便于接收芯片鎖定輸入數(shù)據(jù)。
當(dāng)前的8B10B編碼技術(shù)具備處理以最大為3.125吉比特每秒(Gbps)的速率被傳輸?shù)臄?shù)據(jù)的能力。然而，隨著技術(shù)的進(jìn)步，支持甚至更高數(shù)據(jù)率(例如，大于3.125Gbps的數(shù)據(jù)率，例如，6.5Gbps)的協(xié)議正在被開發(fā)。
當(dāng)前的8B10編碼已知為以軟IP實現(xiàn)。相比以硬IP實現(xiàn)的體系結(jié)構(gòu)，以軟IP實現(xiàn)的體系結(jié)構(gòu)占用了較大的區(qū)域。
考慮到前述事實，以具備支持更大范圍的數(shù)據(jù)率(例如，小于、等于和大于3.125Gbps的數(shù)據(jù)率)的能力的硬IP提供8B10B編碼應(yīng)該是值得期待的。

發(fā)明內(nèi)容
依據(jù)本發(fā)明，在具備支持更大范圍的數(shù)據(jù)率(例如，小于、等于和大于3.125Gbps的數(shù)據(jù)率)的能力的硬知識產(chǎn)權(quán)(IP)模塊中提供八位十位(8B10B)編碼。
依據(jù)本發(fā)明，在支持最大為6.5Gbps的數(shù)據(jù)率的硬IP模塊中提供HSSI電路。HSSI電路的每個通道能夠包括支持兩個8B10B解碼器的接收機(jī)電路和支持兩個8B10B編碼器的發(fā)射機(jī)電路?？刂菩盘柲軌虮惶峁?例如，使用動態(tài)或靜態(tài)配置隨機(jī)訪問存儲器)以允許接收機(jī)和/或發(fā)射機(jī)電路被配置用于處理數(shù)據(jù)。這兩個8B10B解碼器和編碼器能夠以這樣一種方式被耦合，即允許各自的接收機(jī)和發(fā)射機(jī)電路被配置成以以下三種操作模式之一操作級聯(lián)模式、雙通道模式和單通道模式。
通過使用級聯(lián)模式和雙通道模式，每個通道能夠支持大于3.125Gbps，并且最大為6.5Gbps的數(shù)據(jù)率。在級聯(lián)模式下，每個解碼器或編碼器的輸出作為輸入被發(fā)送到另一個解碼器或編碼器，允許數(shù)據(jù)信號互相作用。在這種模式下，8B10B編碼的特征，包括DC平衡和游程，得以保持。在雙通道模式下，每個解碼器或編碼器獨立于另一個解碼器或編碼器處理數(shù)據(jù)信號。在這個模式下，8B10B編碼的一些特征，例如，游程，沒有被保持。
通過使用單通道模式，每個通道能夠支持小于或等于3.125Gbps的數(shù)據(jù)率。在單通道模式下，僅一個解碼器或編碼器被使用。在這種模式下，8B10B編碼的特征，包括DC平衡和游程，得以保持。


在結(jié)合附圖仔細(xì)考察下面的詳細(xì)描述之后，本發(fā)明的上面的和其它的目標(biāo)和優(yōu)點將是顯而易見的，在其中，相似的參考符號指相似的貫穿全篇的部分，在其中圖1是可編程邏輯器件的一個示例的實施例的簡化框圖；圖2是在圖1中示意的可編程邏輯器件的代表性部分的更加詳細(xì)的、但仍然簡化的框圖；圖3是在圖2中示意的電路的代表性部分中的發(fā)射機(jī)和接收機(jī)電路的簡化框圖；圖4是依據(jù)本發(fā)明，在圖2中示意的電路的代表性部分中的接收機(jī)電路的簡化框圖；圖5是依據(jù)本發(fā)明，以級聯(lián)模式操作的圖4的接收機(jī)電路的簡化框圖；圖6是依據(jù)本發(fā)明，以雙通道模式操作的圖4的接收機(jī)電路的簡化框圖；圖7是依據(jù)本發(fā)明，以單通道模式操作的圖4的接收機(jī)電路的簡化框圖；圖8是依據(jù)本發(fā)明，在圖2中示意的電路的代表性部分中的發(fā)射機(jī)電路的簡化框圖；圖9是依據(jù)本發(fā)明，以級聯(lián)模式操作的圖8的發(fā)射機(jī)電路的簡化框圖；圖10是依據(jù)本發(fā)明，以雙通道模式操作的圖8的發(fā)射機(jī)電路的簡化框圖；圖11是依據(jù)本發(fā)明，以單通道模式操作的圖8的發(fā)射機(jī)電路的簡化框圖；圖12是依據(jù)本發(fā)明，采用可編程邏輯器件、多芯片模組，或其它適當(dāng)?shù)钠骷囊环N示例的系統(tǒng)的簡化原理框圖。
具體實施例方式
依據(jù)本發(fā)明構(gòu)造的示例的可編程邏輯器件(PLD)100被顯示在圖1中。PLD 100是包括了PLD核心電路110和知識產(chǎn)權(quán)(IP)模塊120的集成電路。PLD核心電路110能夠是幾種已知類型和構(gòu)造的任何一種的典型可編程邏輯電路。IP模塊120能夠是軟IP模塊，在其中，電路作為可編程邏輯被編程進(jìn)入。利用連線表或硬件描述語言(例如，甚高速集成電路硬件描述語言(VHDL)或Verilog)，電路按照門電路和門電路的互連來描述，所述門電路和門電路的互連能夠與周圍的邏輯組合。在另一個實施例中，IP模塊120能夠是硬IP模塊，在其中，電路以硬件被定制設(shè)計。仍然在另一個實施例中，IP模塊120能夠是牢固的IP模塊，在其中，電路以硬件被部分地設(shè)計，但可為不同的應(yīng)用而配置。
盡管本發(fā)明在這里主要被描述在PLD環(huán)境中，本發(fā)明還能夠在諸如，例如，專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)、專用集成電路(ASIC)、全定制芯片或?qū)Ｓ眯酒热魏芜m當(dāng)?shù)钠骷媳粚崿F(xiàn)。
依據(jù)本發(fā)明，IP模塊120被配置成支持，例如，諸如高速串行接口(HSSI)電路的多通道通信協(xié)議。HSSI電路被用以經(jīng)由連接122接收一個或多個高速串行(HSS)信號，并且把如此接收的信息以該核心電路更易于使用的形式傳遞至PLD核心電路110。作為選擇或附加地，IP模塊120可以被用以經(jīng)由連接122輸出一個或多個指示從PLD核心電路110接收到的信息的信號。引線130被用以在PLD核心電路110和IP模塊120之間傳達(dá)信號。PLD核心電路110還可以經(jīng)由引線112輸入和/或輸出其它的，典型地，非IP模塊信號。
為了清晰起見，本發(fā)明被主要描述在具有HSSI電路的IP模塊120的環(huán)境中。本發(fā)明的原理可適用于很多采用傳統(tǒng)的八位十位(8B10B)編碼的HSSI通信標(biāo)準(zhǔn)。(關(guān)于8B10B編碼的信息，參考Franaszek等人的美國專利號4,486,739)。在這里，示例電路示意的HSSI標(biāo)準(zhǔn)支持包括，例如，稱為串行快速I/O、PCI-Express、光纖通道和很多非工業(yè)標(biāo)準(zhǔn)協(xié)議的標(biāo)準(zhǔn)，所述非工業(yè)標(biāo)準(zhǔn)協(xié)議是正式的工業(yè)標(biāo)準(zhǔn)協(xié)議的變更。一些用戶有時可能需要設(shè)計和采用這種工業(yè)標(biāo)準(zhǔn)的變型，并且很多這種變型能夠被本發(fā)明的電路支持。該電路還可能在物理層(PHY)上，而非HSSI標(biāo)準(zhǔn)上被支持。對于一些標(biāo)準(zhǔn)，該HSSI電路可能是在IP模塊120中完全可實現(xiàn)的。對于另一些標(biāo)準(zhǔn)，該接口的一部分可能在IP模塊120中被實現(xiàn)，并且該接口的一部分可能在PLD核心電路110中被實現(xiàn)。
圖2示意了在IP模塊120中具有HSSI電路200的PLD 100的局部框圖。HSSI電路200包括最多N個通道210。通道N的數(shù)量可能依據(jù)HSSI標(biāo)準(zhǔn)而改變。依據(jù)本發(fā)明，每個通道210能夠以最大為6.5吉比特每秒(Gbps)操作。每個通道210包括接收機(jī)電路212和發(fā)射機(jī)電路214。
每個接收機(jī)電路212經(jīng)由相關(guān)的接收機(jī)(RX)信號230接收來自外部電路的數(shù)據(jù)，并且經(jīng)由引線260部分地把接收到的數(shù)據(jù)轉(zhuǎn)換為更適用于PLD核心電路110的形式。例如，每個接收機(jī)電路212能夠每次從外部電路接收十位(由于8B/10B編碼)的連續(xù)的串行字節(jié)，并且能夠每次向PLD核心電路110輸出八位的連續(xù)的并行字節(jié)。
每個發(fā)射機(jī)電路214經(jīng)由相關(guān)的引線270從PLD核心電路110接收數(shù)據(jù)，并且經(jīng)由發(fā)射機(jī)信號240把接收到的數(shù)據(jù)部分地轉(zhuǎn)換為更適用于外部電路的形式。例如，每個發(fā)射機(jī)電路214能夠每次從PLD核心電路110接收八位的連續(xù)的并行字節(jié)，并且能夠每次向外部電路輸出十位的連續(xù)的串行字節(jié)。
盡管沒有顯示，每個數(shù)據(jù)通道210經(jīng)由相關(guān)的驅(qū)動器接收和/或輸出一個數(shù)據(jù)流。為了避免該圖過于復(fù)雜，該數(shù)據(jù)流被顯示為在接收機(jī)信號230和發(fā)射機(jī)信號240上被發(fā)送。每個驅(qū)動器能夠是差動驅(qū)動器，因為所關(guān)注的的HSSI標(biāo)準(zhǔn)與本示例的實施例都是使用差動信令接收和傳輸信息。每個接收機(jī)驅(qū)動器具有一對相關(guān)的輸入管腳，并且每個發(fā)射機(jī)驅(qū)動器具有一對相關(guān)的輸出管腳，所述的輸入管腳和輸出管腳分別耦合接收機(jī)電路212和發(fā)射機(jī)電路214。接收機(jī)電路212可以包括，例如，先入先出(FIFO)電路、解串行器、8B10B解碼器和字節(jié)對準(zhǔn)電路等。發(fā)射機(jī)電路214可以包括，例如，F(xiàn)IFO電路、串行器和8B10B編碼器。
圖3是在HSSI電路200中的通道210的更詳細(xì)的框圖。通道210包括接收機(jī)電路300和發(fā)射機(jī)電路350。
接收機(jī)電路300包括字節(jié)對準(zhǔn)電路304、Deskew FIFO緩沖器308、時鐘補(bǔ)償FIFO 314、8B10B解碼器320、字節(jié)解串行器326、相位補(bǔ)償FIFO 330和復(fù)用器302、310、316、322、328和332。接收機(jī)電路300作為輸入接收來自外部電路的串行數(shù)據(jù)信號230、來自PLD核心電路110的PLD接收機(jī)時鐘信號338和也來自PLD核心電路110的控制信號342和348。接收機(jī)電路300作為輸出向PLD核心電路110發(fā)送并行數(shù)據(jù)信號344、接收機(jī)時鐘信號340和狀態(tài)信號342和348。
字節(jié)對準(zhǔn)電路304經(jīng)由數(shù)據(jù)信號230和復(fù)用器302接收來自外部電路的數(shù)據(jù)。字節(jié)對準(zhǔn)電路304使用模式檢測以確定在輸入數(shù)據(jù)流中的字節(jié)或字邊界，并且把數(shù)據(jù)與恢復(fù)的時鐘信號重新對準(zhǔn)。
字節(jié)對準(zhǔn)后或字對準(zhǔn)后的數(shù)據(jù)沿路徑306被發(fā)送到Deskew FIFO308和復(fù)用器310。Deskew FIFO 308存儲字節(jié)對準(zhǔn)后或字對準(zhǔn)后的數(shù)據(jù)，并且通過消除在不同通道間的輸入數(shù)據(jù)的遲滯提供通道對準(zhǔn)。這種遲滯可能由，例如，傳輸線路長度、溫度、在數(shù)據(jù)接收通道間的制造(也就是工藝參數(shù))變化等導(dǎo)致。通道對準(zhǔn)后的數(shù)據(jù)被發(fā)送到復(fù)用器310。
復(fù)用器310能夠被配置成作為輸出發(fā)送來自字節(jié)對準(zhǔn)電路304或Deskew FIFO 308的數(shù)據(jù)。例如，當(dāng)HSSI接收路徑被配置成僅使用單個通道接收數(shù)據(jù)抽樣的時候，通道對準(zhǔn)功能可能不是需要的。在這種情況下，復(fù)用器310作為輸出發(fā)送來自字節(jié)對準(zhǔn)電路304的數(shù)據(jù)。
復(fù)用器310的輸出沿路徑312被發(fā)送到時鐘補(bǔ)償FIFO 314和復(fù)用器316。時鐘補(bǔ)償FIFO 314還作為輸入接收來自路徑342的FIFO控制信號。為了補(bǔ)償在始發(fā)數(shù)據(jù)的源的時鐘和將使用接收到的數(shù)據(jù)的器件的時鐘(例如，與HSSI電路相關(guān)的PLD核心電路的時鐘)之間的任何頻率差異，時鐘補(bǔ)償FIFO 314調(diào)整數(shù)據(jù)作為輸出而被發(fā)送的頻率。時鐘補(bǔ)償后的數(shù)據(jù)作為輸入被發(fā)送到復(fù)用器316。時鐘補(bǔ)償FIFO 314還可以產(chǎn)生沿路徑342輸出至PLD核心電路110的狀態(tài)信號。
復(fù)用器316能夠被配置成作為輸出發(fā)送來自復(fù)用器310或時鐘補(bǔ)償FIFO 314的數(shù)據(jù)。復(fù)用器316的輸出沿路徑318被發(fā)送到8B10B解碼器320和復(fù)用器322。8B10B解碼器把數(shù)據(jù)從十位字節(jié)形式轉(zhuǎn)換至八位字節(jié)形式。解碼后的數(shù)據(jù)作為輸入被發(fā)送到復(fù)用器322。
復(fù)用器322能夠被配置成作為輸出發(fā)送來自復(fù)用器316或8B10B解碼器320的數(shù)據(jù)。復(fù)用器322的輸出沿路徑324被發(fā)送到字節(jié)解串行器326和復(fù)用器328。字節(jié)解串行器326蓄積數(shù)據(jù)的連續(xù)字節(jié)，并且并行輸出該數(shù)據(jù)。并行數(shù)據(jù)作為輸入被發(fā)送到復(fù)用器328。
復(fù)用器328能夠被配置成作為輸出發(fā)送來自復(fù)用器322或字節(jié)解串行器326的數(shù)據(jù)。復(fù)用器328的輸出被發(fā)送到相位補(bǔ)償FIFO 330。為了補(bǔ)償在始發(fā)數(shù)據(jù)的源的時鐘和將使用接收到的數(shù)據(jù)的器件的時鐘(例如，與HSSI電路相關(guān)的PLD核心電路的時鐘)之間的任何相位差異，相位補(bǔ)償FIFO 330調(diào)整數(shù)據(jù)作為輸出被發(fā)送的相位。相位補(bǔ)償后的數(shù)據(jù)作為輸入被發(fā)送到復(fù)用器332。
復(fù)用器332能夠被配置成作為輸出沿路徑334向PLD核心電路110發(fā)送來自相位補(bǔ)償FIFO 330的數(shù)據(jù)。
發(fā)射機(jī)電路350包括相位補(bǔ)償FIFO 354、字節(jié)串行器356、8B10B編碼器360和復(fù)用器352、358和362。發(fā)射機(jī)電路350作為輸入接收來自PLD核心電路110的并行數(shù)據(jù)信號270和發(fā)射機(jī)時鐘信號368。發(fā)射機(jī)電路350作為輸出向外部電路發(fā)送串行數(shù)據(jù)信號240。
相位補(bǔ)償FIFO354經(jīng)由復(fù)用器352接收數(shù)據(jù)信號270。為了補(bǔ)償在始發(fā)數(shù)據(jù)的源的時鐘(例如，與HSSI電路相關(guān)的PLD核心電路的時鐘)和將使用接收到的數(shù)據(jù)的器件的時鐘之間的任何相位差異，相位補(bǔ)償FIFO 354調(diào)整數(shù)據(jù)作為輸出被發(fā)送的相位。
相位補(bǔ)償后的數(shù)據(jù)作為輸入被發(fā)送到字節(jié)串行器356。字節(jié)串行器356并行地接收數(shù)據(jù)字節(jié)，并且連續(xù)地一個接一個地輸出這些字節(jié)。字節(jié)串行化后的數(shù)據(jù)作為輸入被發(fā)送到復(fù)用器358。
復(fù)用器358能夠被配置成作為輸出發(fā)送來自PLD核心電路110(經(jīng)由數(shù)據(jù)信號270)或字節(jié)串行器356的數(shù)據(jù)。復(fù)用器358的輸出作為輸入被發(fā)送到8B10B編碼器360。8B10B編碼器360把數(shù)據(jù)從八位字節(jié)形式轉(zhuǎn)換為十位字節(jié)形式。為了沿路徑240輸出至外部電路，編碼后的數(shù)據(jù)作為輸入被發(fā)送到復(fù)用器362。
接收機(jī)電路300和發(fā)射機(jī)電路350還包括便于該電路的各個方面的測試的其它元件。這些元件包括偽隨機(jī)位序列(PRBS)驗證器334、自測試驗證器336、自測試生成器364和PRBS生成器366。測試數(shù)據(jù)信號346被發(fā)送到PLD核心電路110。
依據(jù)本發(fā)明，HSS電路200包括N個通道210，每個通道都支持最大為6.5Gbps的數(shù)據(jù)率。這是通過以硬IP實現(xiàn)HSSI電路200而達(dá)到的。每個接收機(jī)電路能夠包括支持兩個8B10B解碼器的電路。接收機(jī)電路還包括十位字節(jié)對準(zhǔn)電路，以及二十位字節(jié)對準(zhǔn)電路。每個發(fā)射機(jī)電路能夠包括支持兩個8B10B編碼器的電路。控制信號能夠被提供(例如，使用動態(tài)或靜態(tài)配置隨機(jī)訪問存儲器)以允許接收機(jī)和/或發(fā)射機(jī)電路被配置用于處理數(shù)據(jù)。這兩個8B10B解碼器和編碼器能夠以這樣一種方式被耦合，即允許各自的接收機(jī)和發(fā)射機(jī)電路被配置成以以下三種操作模式之一操作級聯(lián)模式、雙通道模式和單通道模式。
通過使用級聯(lián)模式和雙通道模式，每個通道能夠支持大于3.125Gbps，并且最大為6.5Gbps的數(shù)據(jù)率。在級聯(lián)模式下，每個解碼器或編碼器的輸出作為輸入被發(fā)送到另一個解碼器或編碼器，允許數(shù)據(jù)信號互相作用。在這種模式下，8B10B編碼的特征，包括DC平衡和游程，得以保持。在雙通道模式下，每個解碼器或編碼器獨立于另一個解碼器或編碼器處理數(shù)據(jù)信號。在這種模式下，8B10B編碼的一些特征，包括，游程，沒有被保持。
通過使用單通道模式，每個通道能夠支持小于或等于3.125Gbps的數(shù)據(jù)率。在單通道模式下，僅一個解碼器或編碼器被使用。在這種模式下，接收機(jī)和發(fā)射機(jī)電路的功能類似于圖3的相關(guān)描述。8B10B編碼的特征，包括DC平衡和游程，被保持了。
圖4示意了依據(jù)本發(fā)明的接收機(jī)電路400。接收機(jī)電路400包括十位字節(jié)對準(zhǔn)電路404、二十位字節(jié)對準(zhǔn)電路406、Deskew FIFO410/410’、時鐘補(bǔ)償FIFO 414/414’、8B10B解碼器418/418’、字節(jié)解串行器424/424’、相位補(bǔ)償FIFO 428/428’和復(fù)用器402/402’、408、412/412’、416/416’、420、422/422’、426/426’和430。接收機(jī)電路400還包括便于該電路的各個方面的測試的其它組件，包括PRBS驗證器432/432’和自測試驗證器434/434’。
接收機(jī)電路400作為輸入接收來自外部電路的串行數(shù)據(jù)信號230、來自PLD核心電路110的PLD接收機(jī)時鐘信號(沒有顯示)和也來自PLD核心電路110的控制信號436/436’、442/442’、444和446。接收機(jī)電路400作為輸出向PLD核心電路110發(fā)送并行數(shù)據(jù)信號440、接收機(jī)時鐘信號(沒有顯示)、狀態(tài)信號436/436’和442/442’和測試數(shù)據(jù)信號438/438’。
字節(jié)對準(zhǔn)電路404和406能夠經(jīng)由各自的復(fù)用器402/402’接收來自信號230的數(shù)據(jù)。對于小于或等于3.125Gbps的數(shù)據(jù)率，數(shù)據(jù)信號230作為輸入經(jīng)由復(fù)用器402被發(fā)送到字節(jié)對準(zhǔn)電路404。字節(jié)對準(zhǔn)電路404沿十位字節(jié)邊界對準(zhǔn)輸入數(shù)據(jù)流。十位字節(jié)對準(zhǔn)后的數(shù)據(jù)經(jīng)由復(fù)用器408被發(fā)送到Deskew FIFO 410和復(fù)用器412。對于大于3.125Gbps，并且最大為6.5Gbps的數(shù)據(jù)率，數(shù)據(jù)信號230作為輸入經(jīng)由復(fù)用器402′被發(fā)送到字節(jié)對準(zhǔn)電路406。字節(jié)對準(zhǔn)電路406沿二十位字節(jié)邊界對準(zhǔn)輸入數(shù)據(jù)流。二十位字節(jié)對準(zhǔn)后的數(shù)據(jù)被分割為兩個十位字節(jié)。十個最高位經(jīng)由復(fù)用器408被發(fā)送到Deskew FIFO 410和復(fù)用器412。十個最低位被發(fā)送到Deskew FIFO 410’和復(fù)用器412’。復(fù)用器408能夠被配置成，取決于輸入數(shù)據(jù)信號230的數(shù)據(jù)率，使用控制信號444，作為輸出發(fā)送來自字節(jié)對準(zhǔn)電路404或406的數(shù)據(jù)。
來自字節(jié)對準(zhǔn)電路404和406的數(shù)據(jù)可以在各自的Deskew FIFO410/410’中被處理，或者旁路至各自的復(fù)用器412/412’。復(fù)用器412/412’的輸出可以在各自的時鐘補(bǔ)償FIFO 414/414’中被處理，或者旁路至各自的復(fù)用器416/416’。復(fù)用器416/416’的輸出能夠在各自的8B10B解碼器418/418’中被處理，或者旁路至各自的復(fù)用器422/422’。
每個8B10B解碼器418/418’把數(shù)據(jù)從十位字節(jié)形式轉(zhuǎn)換為8位字節(jié)形式。每個解碼器418/418’的輸出可以被發(fā)送到各自的復(fù)用器422/422’。作為選擇，解碼器418/418’中的一個或二者的輸出能夠作為輸入經(jīng)由復(fù)用器420被發(fā)送到解碼器418/418’中的另一個以便進(jìn)一步處理。復(fù)用器420能夠被配置成，使用控制信號446，作為輸出發(fā)送來自8B10B解碼器418/418’的數(shù)據(jù)。
復(fù)用器422/422’的輸出可以在各自的字節(jié)解串行器424/424’中被處理，或者旁路至各自的復(fù)用器426/426’。復(fù)用器426/426’的輸出在各自的相位補(bǔ)償FIFO 428/428’中被處理。相位補(bǔ)償后的數(shù)據(jù)被發(fā)送到復(fù)用器430。復(fù)用器430能夠被配置成作為輸出沿路徑440向PLD核心電路110發(fā)送來自相位補(bǔ)償FIFO 428/428’的數(shù)據(jù)。
圖5示意了在大于3.125Gbps，并且最大為6.5Gbps的數(shù)據(jù)率的級聯(lián)操作模式中使用的接收機(jī)電路400的組件。當(dāng)這兩個在不同處理路徑上的十位數(shù)據(jù)信號需要互相作用時，級聯(lián)操作模式能夠被使用。來自信號230的數(shù)據(jù)作為輸入經(jīng)由復(fù)用器402′被發(fā)送到二十位字節(jié)對準(zhǔn)電路406。該二十位字節(jié)對準(zhǔn)后的數(shù)據(jù)的十個最高位經(jīng)由復(fù)用器408(沒有顯示)被發(fā)送到Deskew FIFO 410和復(fù)用器412，以便在圖4描述的接收機(jī)電路的上半部分中進(jìn)一步處理。該二十位字節(jié)對準(zhǔn)后的數(shù)據(jù)的十個最低位被發(fā)送到Deskew FIFO 410’和復(fù)用器412’，以便在圖4描述的接收機(jī)電路的下半部分中進(jìn)一步處理。
在8B10B解碼器418中被處理的數(shù)據(jù)能夠作為輸入經(jīng)由復(fù)用器420(未被顯示)被發(fā)送到8B10B解碼器418’，而在8B10B解碼器418’中被處理的數(shù)據(jù)能夠作為輸入經(jīng)由復(fù)用器420被發(fā)送到8B10B解碼器418，以便進(jìn)一步處理。隨后，來自8B10B解碼器418/418’的數(shù)據(jù)被輸出至各自的復(fù)用器422/422’，以便進(jìn)一步處理。處理后的數(shù)據(jù)作為輸出經(jīng)由路徑440被發(fā)送到PLD核心電路110。
圖6示意了在大于3.125Gbps，并且最大為6.5Gbps的數(shù)據(jù)率的雙通道操作模式中使用的接收機(jī)電路400的組件。當(dāng)兩個十位數(shù)據(jù)信號是獨立的，并且不需要互相作用的時候，雙通道模式能夠被使用。來自信號230的數(shù)據(jù)作為輸入經(jīng)由復(fù)用器402′被發(fā)送到二十位字節(jié)對準(zhǔn)電路406。該二十位字節(jié)對準(zhǔn)后的數(shù)據(jù)的十個最高位經(jīng)由復(fù)用器408(沒有顯示)被發(fā)送到Deskew FIFO 410和復(fù)用器412，以便在圖4描述的接收機(jī)電路的上半部分中進(jìn)一步處理。該二十位字節(jié)對準(zhǔn)后的數(shù)據(jù)的十個最低位被發(fā)送到Deskew FIFO 410’和復(fù)用器412’，以便在圖4描述的接收機(jī)電路的下半部分中進(jìn)一步處理。來自8B10B解碼器418/418’的數(shù)據(jù)彼此獨立地被處理。處理后的數(shù)據(jù)作為輸出經(jīng)由路徑440被發(fā)送到PLD核心電路110。
圖7示意了在小于或等于3.125Gbps的數(shù)據(jù)率的單通道操作模式中使用的接收機(jī)電路400的組件。來自信號230的數(shù)據(jù)作為輸入經(jīng)由復(fù)用器402′被發(fā)送到十位字節(jié)對準(zhǔn)電路404。該十位字節(jié)對準(zhǔn)后的數(shù)據(jù)經(jīng)由復(fù)用器408(沒有顯示)被發(fā)送到Deskew FIFO 410和復(fù)用器412，以便在圖4描述的接收機(jī)電路的上半部分中進(jìn)一步處理。處理后的數(shù)據(jù)作為輸出經(jīng)由路徑440被發(fā)送到PLD核心電路110。
圖8示意了依據(jù)本發(fā)明的發(fā)射機(jī)電路800。發(fā)射機(jī)電路800包括相位補(bǔ)償FIFO 804/804′、字節(jié)串行器806/806′、8B10B編碼器810/810′和復(fù)用器802/802′、808/808′、812、814/814′和816。發(fā)射機(jī)電路800還包括便于該電路的各個方面的測試的組件，包括自測試生成器818/818′和PRBS生成器820/820′。
發(fā)射機(jī)電路800作為輸入接收并行數(shù)據(jù)信號270、發(fā)射機(jī)時鐘信號(沒有顯示)和來自PLD核心電路110的控制信號824。發(fā)射機(jī)電路800作為輸出向外部電路發(fā)送串行數(shù)據(jù)信號822。
并行數(shù)據(jù)信號270作為輸入經(jīng)由對應(yīng)的復(fù)用器802/802′和復(fù)用器808/808′被發(fā)送到相位補(bǔ)償FIFO 804/804′。對于小于或等于3.125Gbps的數(shù)據(jù)率，數(shù)據(jù)沿發(fā)射機(jī)電路的上半部分被發(fā)送以進(jìn)行處理。對于大于3.125Gbps，并且最大為6.5Gbps的數(shù)據(jù)率，數(shù)據(jù)位的一半(例如，八個最高位)沿發(fā)射機(jī)電路的上半部分被發(fā)送以進(jìn)行處理，而數(shù)據(jù)位的另一半(例如，八個最低位)沿發(fā)射機(jī)電路的下半部分被發(fā)送以進(jìn)行處理。
隨后，來自相位補(bǔ)償FIFO 804/804′的數(shù)據(jù)在對應(yīng)的字節(jié)串行器806/806′中被處理。來自字節(jié)串行器806/806′的數(shù)據(jù)作為輸入被發(fā)送到各自的復(fù)用器808/808。復(fù)用器808/808′能夠被配置成作為輸出經(jīng)由數(shù)據(jù)信號270發(fā)送來自各自的字節(jié)串行器806/806′或PLD核心電路110的數(shù)據(jù)。
隨后，復(fù)用器808/808′的輸出在對應(yīng)的8B10B編碼器810/810′中被處理。每個8B10B編碼器810/810′把數(shù)據(jù)從八位字節(jié)形式轉(zhuǎn)換為十位字節(jié)形式。每個解碼器810/810′的輸出可以作為輸入被發(fā)送到各自的復(fù)用器814/814′。作為選擇，解碼器810/810′中的一個或二者的輸出可以作為輸入經(jīng)由復(fù)用器812被發(fā)送到解碼器810/810′中的另一個。復(fù)用器812能夠被配置成，使用控制信號824，作為輸出發(fā)送來自8B10B解碼器810/810′的數(shù)據(jù)。復(fù)用器814/814′的輸出作為輸入被發(fā)送到復(fù)用器816，在那里，數(shù)據(jù)沿路徑822被輸出至外部電路。
圖9示意了在大于3.125Gbps，并且最大為6.5Gbps的數(shù)據(jù)率的級聯(lián)操作模式中使用的發(fā)射機(jī)電路800的組件。當(dāng)這兩個在不同處理路徑上的八位數(shù)據(jù)信號需要互相作用時，級聯(lián)操作模式能夠被使用。來自數(shù)據(jù)信號270的八個最高位在圖8描述的發(fā)射機(jī)電路的上半部分中被處理。來自數(shù)據(jù)信號270的八個最低位在圖8描述的發(fā)射機(jī)電路的下半部分中被處理。
在8B10B編碼器810中被處理的數(shù)據(jù)能夠作為輸入經(jīng)由復(fù)用器812(沒有顯示)被發(fā)送到8B10B編碼器810’，而在8B10B解碼器810’中被處理的數(shù)據(jù)能夠作為輸入經(jīng)由復(fù)用器812被發(fā)送到8B10B解碼器810，以便進(jìn)一步處理。處理后的數(shù)據(jù)作為輸出經(jīng)由路徑822被發(fā)送到外部電路。
圖10示意了在大于3.125Gbps，并且最大為6.5Gbps的數(shù)據(jù)率的雙通道操作模式中使用的發(fā)射機(jī)電路800的組件。當(dāng)兩個八位數(shù)據(jù)信號是獨立的，并且不需要互相作用的時候，雙通道模式能夠被使用。來自數(shù)據(jù)信號270的八個最高位在圖8描述的發(fā)射機(jī)電路的上半部分中被處理。來自數(shù)據(jù)信號270的八個最低位在圖8描述的發(fā)射機(jī)電路的下半部分中被處理。來自8B10B編碼器810/810’的數(shù)據(jù)彼此獨立地被處理。處理后的數(shù)據(jù)作為輸出經(jīng)由路徑822被發(fā)送到外部電路。
圖11示意了在小于或等于3.125Gbps的數(shù)據(jù)率的單通道操作模式中使用的發(fā)射機(jī)電路800的組件。來自信號270的數(shù)據(jù)在圖4描述的發(fā)射機(jī)電路的上半部分中被處理。處理后的數(shù)據(jù)作為輸出經(jīng)由路徑822被發(fā)送到外部電路。
在圖3-11中示意的接收機(jī)電路和發(fā)射機(jī)電路的組件僅僅是示意性的。接收機(jī)電路和發(fā)射機(jī)電路可以包括另外的組件、較少的組件，或者不同的組件配置。圖4-11被顯示用于闡明8B10B解碼器和編碼器可以被怎樣配置以支持大于3.125Gbps的數(shù)據(jù)率。盡管為了清晰起見，在這里，本發(fā)明被主要描述在支持最大為6.5Gbps的數(shù)據(jù)率的HSSI電路的環(huán)境中，HSSI電路能夠提供用于，在接收機(jī)電路中使用多于兩個8B10B解碼器和在發(fā)射機(jī)電路中使用多于兩個8B10B編碼器來支持更高的數(shù)據(jù)率。為了支持更大范圍的數(shù)據(jù)率，另外的組件可以被提供，并且解碼器和編碼器能夠以這樣一種方式被耦合，即允許該電路在不同的操作模式下操作。
圖12示意了PLD 1202、多芯片模組1204，或其它器件(例如，ASSP、ASIC、全定制芯片、專用芯片)，包括數(shù)據(jù)處理系統(tǒng)1200中的本發(fā)明的實施例。數(shù)據(jù)處理系統(tǒng)1200能夠包括一個或多個下面的組件處理器1206、存儲器1208、I/O電路1210和外圍器件1212。這些組件通過系統(tǒng)總線或其它的互連1220而被耦合在一起，并且組裝在電路板1230上，所述電路板1230被包含在終端用戶系統(tǒng)1240中。
系統(tǒng)1200能夠在廣泛的各種應(yīng)用中被使用，例如，計算機(jī)網(wǎng)絡(luò)、數(shù)據(jù)網(wǎng)絡(luò)、儀器儀表、視頻處理、數(shù)字信號處理或需要使用可編程或可再編程邏輯的優(yōu)點的任何其它應(yīng)用。PLD/模組1202/1204能夠被用于執(zhí)行各種不同邏輯功能。例如，PLD/模組1202/1204能夠被配置為與處理器1206協(xié)同工作的處理器或控制器。PLD/模組1202/1204還可以被用作為判優(yōu)器，以便仲裁對在系統(tǒng)1200中的共享資源的訪問。仍然在另一個例子中，PLD/模組1202/1204能夠被配置為處理器1206和在系統(tǒng)1200中的另一個組件之間的接口。應(yīng)該注意到，系統(tǒng)1200僅僅是示范性的，本發(fā)明的確切的范圍和精神將在下面的權(quán)利要求中被聲明。
不同的技術(shù)能夠被用以實現(xiàn)具備本發(fā)明的特點的PLD1202或多芯片模組，以及這些器件的各種組件(例如，可編程邏輯連接器(PLC)和控制PLC的可編程功能控制單元(FCE))。例如，每個PLC能夠是諸如開關(guān)或大量開關(guān)的，相對簡單的可編程連接器，以便連接幾個輸入的任意一個至一個輸出。作為選擇，每個PLC能夠是稍微復(fù)雜的有能力執(zhí)行邏輯(例如，通過在邏輯上合并它的幾個輸入)，以及建立連接的單元。在后一種情況下，例如，每個PLC能夠是執(zhí)行諸如AND、NAND、OR或NOR的功能的乘積項邏輯。適合于實現(xiàn)PLC的組件的例子包括EPROM、EEPROM、導(dǎo)通晶體管、傳輸門電路、抗熔存儲、激光引信、金屬備選鏈路等等。PLC和其它電路組件可以被各種各樣的、可編程的功能控制單元(FCE)控制。例如，F(xiàn)CE能夠是SRAM、DRAM、磁RAM、鐵電RAM、先入先出(FIFO)存儲器、EPROM、EEPROM、功能控制寄存器、鐵電體存儲器、溶接式存儲、抗熔存儲，或類似物。從上面提及的各種例子可以看出，本發(fā)明適用于僅一次性的可編程資源，也適合于可重編程的資源。
因此，可以看出，8B10B編碼在具備支持更大范圍的數(shù)據(jù)率(例如，小于、等于和大于3.125Gbps的數(shù)據(jù)率)的能力的硬IP模塊中被提供。本領(lǐng)域的技術(shù)人員將意識到本發(fā)明能夠通過不同于前述的實施例的方式而被實踐，前述的實施例是為了闡明的目的而被介紹，而不是限制，并且本發(fā)明僅被隨后的權(quán)利要求所限制。
權(quán)利要求
1.一種可編程邏輯器件，包括可編程邏輯器件核心電路；和硬知識產(chǎn)權(quán)模塊，所述模塊支持多通道通信協(xié)議中的高速數(shù)據(jù)率，并且被耦合至所述可編程邏輯器件核心電路，其中每個通道包括接收機(jī)電路，所述接收機(jī)電路具有配備第一八位十位(8B10B)解碼器的第一處理電路和配備第二8B10B解碼器的第二處理電路。
2.根據(jù)權(quán)利要求1的可編程邏輯器件，其中所述接收機(jī)電路還包括第一字節(jié)對準(zhǔn)電路，所述第一字節(jié)對準(zhǔn)電路被耦合以接收來自外部電路的數(shù)據(jù)流，并且可操作地將所述數(shù)據(jù)流對準(zhǔn)十位字節(jié)邊界；和第二字節(jié)對準(zhǔn)電路，所述第二字節(jié)對準(zhǔn)電路被耦合以接收數(shù)據(jù)流，并且可操作地將所述數(shù)據(jù)流對準(zhǔn)二十位字節(jié)邊界。
3.根據(jù)權(quán)利要求2的可編程邏輯器件，其中，所述第一處理電路被耦合以接收來自所述第一字節(jié)對準(zhǔn)電路和所述第二字節(jié)對準(zhǔn)電路之一的第一數(shù)據(jù)，并且可操作地處理所述第一數(shù)據(jù)以輸出到所述可編程邏輯器件核心電路；和第二處理電路被耦合以接收來自所述第二字節(jié)對準(zhǔn)電路的第二數(shù)據(jù)，并且可操作地處理所述第二數(shù)據(jù)以輸出到所述可編程邏輯器件核心電路。
4.根據(jù)權(quán)利要求3的可編程邏輯器件，其中對于小于或等于3.125吉比特每秒的數(shù)據(jù)率所述第一字節(jié)對準(zhǔn)電路接收所述數(shù)據(jù)流；并且所述第一處理處理電路接收來自所述第一字節(jié)對準(zhǔn)電路的第一數(shù)據(jù)。
5.根據(jù)權(quán)利要求3的可編程邏輯器件，其中對于大于3.125吉比特每秒、且小于或等于6.5吉比特每秒的數(shù)據(jù)率所述第二字節(jié)對準(zhǔn)電路接收所述數(shù)據(jù)流；所述第一處理電路接收來自所述第二字節(jié)對準(zhǔn)電路的、包含十個最高位的第一數(shù)據(jù)；并且所述第二處理電路接收來自所述第二字節(jié)對準(zhǔn)電路的、包含十個最低位的第二數(shù)據(jù)。
6.根據(jù)權(quán)利要求1的可編程邏輯器件，其中所述第一8B10B解碼器可操作地將來自所述第一處理電路的數(shù)據(jù)從十位字節(jié)形式轉(zhuǎn)換至八位字節(jié)形式；并且所述第二8B10B解碼器可操作地將來自所述第二處理電路的數(shù)據(jù)從十位字節(jié)形式轉(zhuǎn)換至八位字節(jié)形式。
7.根據(jù)權(quán)利要求1的可編程邏輯器件，還包括復(fù)用器，所述復(fù)用器被耦合以接收所述第一8B10B解碼器的輸出和所述第二8B10B解碼器的輸出，并且可操作地發(fā)送所述第一8B10B解碼器的輸出到所述第二8B10B解碼器的輸入；并且發(fā)送所述第二8B10B解碼器的輸出到所述第一8B10B解碼器的輸入。
8.根據(jù)權(quán)利要求1的可編程邏輯器件，其中使用至少一個配置隨機(jī)訪問存儲器信號，控制所述第一處理電路和所述第二處理電路。
9.根據(jù)權(quán)利要求1的可編程邏輯器件，其中每個通道還包括發(fā)射機(jī)電路，所述發(fā)射機(jī)電路具有配備第一8B10B編碼器的第三處理電路和配備第二8B10B編碼器的第四處理電路。
10.根據(jù)權(quán)利要求9的可編程邏輯器件，還包括復(fù)用器，所述復(fù)用器被耦合以接收所述第一8B10B編碼器的輸出和所述第二8B10B編碼器的輸出，并且可操作地發(fā)送所述第一8B10B編碼器的輸出到所述第二8B10B編碼器的輸入；并且發(fā)送所述第二8B10B編碼器的輸出到所述第一8B10B編碼器的輸入。
11.一種數(shù)字處理系統(tǒng)，包含處理電路；被耦合至所述處理電路的存儲器；和如在權(quán)利要求1中所限定的可編程邏輯器件，所述可編程邏輯器件被耦合到所述處理電路和所述存儲器。
12.一種印刷電路板，在所述印刷電路板上安裝了如在權(quán)利要求1中限定的可編程邏輯器件。
13.根據(jù)權(quán)利要求12的印刷電路板，還包括存儲器，所述存儲器被安裝在所述印刷電路板上，并且被耦合到所述可編程邏輯器件。
14.根據(jù)權(quán)利要求12的印刷電路板還，包含處理電路，所述處理電路被安裝在所述印刷電路板上，并且被耦合到所述可編程邏輯器件。
15.一種支持高速數(shù)據(jù)率的接收機(jī)電路，包含第一字節(jié)對準(zhǔn)電路，所述第一字節(jié)對準(zhǔn)電路被耦合以接收數(shù)據(jù)流，并且可操作地將所述數(shù)據(jù)流對準(zhǔn)十位字節(jié)邊界；第二字節(jié)對準(zhǔn)電路，所述第二字節(jié)對準(zhǔn)電路被耦合以接收數(shù)據(jù)流，并且可操作地將所述數(shù)據(jù)流對準(zhǔn)二十位字節(jié)邊界；第一處理電路，所述第一處理電路被耦合以接收來自所述第一字節(jié)對準(zhǔn)電路和所述第二字節(jié)對準(zhǔn)電路之一的第一數(shù)據(jù)，并且可操作地處理所述第一數(shù)據(jù)以輸出到可編程邏輯器件核心電路；和第二處理電路，所述第二處理電路被耦合以接收來自第二對準(zhǔn)電路的第二數(shù)據(jù)，并且可操作地處理所述第二數(shù)據(jù)以輸出到所述可編程邏輯器件核心電路。
16.根據(jù)權(quán)利要求15的電路，其中對于小于或等于3.125吉比特每秒的數(shù)據(jù)率所述第一字節(jié)對準(zhǔn)電路接收所述數(shù)據(jù)流；并且所述第一處理電路接收來自所述第一字節(jié)對準(zhǔn)電路的第一數(shù)據(jù)。
17.根據(jù)權(quán)利要求15的電路，其中對于大于3.125吉比特每秒、且小于或等于6.5吉比特每秒的數(shù)據(jù)率所述第二字節(jié)對準(zhǔn)電路接收所述數(shù)據(jù)流；所述第一處理電路接收來自所述第二字節(jié)對準(zhǔn)電路的、包含十個最高位的第一數(shù)據(jù)；并且所述第二處理電路接收來自所述第二字節(jié)對準(zhǔn)電路的、包含十個最低位的第二數(shù)據(jù)。
18.根據(jù)權(quán)利要求15的電路，其中所述第一處理電路包括第一八位十位(8B10B)解碼器，所述第一8B10B解碼器可操作地將所述第一數(shù)據(jù)從十位字節(jié)形式轉(zhuǎn)換至八位字節(jié)形式；并且所述第二處理電路包括第二8B10B解碼器，所述第二8B10B解碼器可操作地將所述第二數(shù)據(jù)從十位字節(jié)形式轉(zhuǎn)換為八位字節(jié)形式。
19.根據(jù)權(quán)利要求18的電路，還包括復(fù)用器，所述復(fù)用器被耦合以接收所述第一8B10B解碼器的輸出和所述第二8B10B解碼器的輸出，并且可操作地發(fā)送所述第一8B10B解碼器的輸出到所述第二8B10B解碼器的輸入；并且發(fā)送所述第二8B10B解碼器的輸出到所述第一8B10B解碼器的輸入。
20.根據(jù)權(quán)利要求15的電路，其中所述第一字節(jié)對準(zhǔn)電路、所述第二字節(jié)對準(zhǔn)電路、所述第一處理電路和所述第二處理電路以硬知識產(chǎn)權(quán)模塊形式實現(xiàn)，并且使用至少一個配置隨機(jī)訪問存儲器信號控制這些電路的操作。
21.一種可操作地支持高速數(shù)據(jù)率的發(fā)射機(jī)電路，所述發(fā)射機(jī)電路包括第一處理電路，所述第一處理電路被耦合以接收來自可編程邏輯器件核心電路的數(shù)據(jù)流，并且可操作地處理所述數(shù)據(jù)流以供輸出，其中所述第一處理電路包括可操作地將所述數(shù)據(jù)流從十位字節(jié)形式轉(zhuǎn)換為八位字節(jié)形式的第一八位十位(8B10B)編碼器；和第二處理電路，所述第二處理電路被耦合以接收來自所述可編程邏輯器件核心電路的所述數(shù)據(jù)流，并且可操作地處理所述數(shù)據(jù)流以供輸出，其中所述第二處理電路包括第二8B10B編碼器。
22.根據(jù)權(quán)利要求21的電路，其中對于小于或等于3.125吉比特每秒的數(shù)據(jù)率，所述第一處理電路接收來自所述可編程邏輯資源核心電路的數(shù)據(jù)流。
23.根據(jù)權(quán)利要求21的電路，其中對于大于3.125吉比特每秒、且小于或等于6.5吉比特每秒的數(shù)據(jù)率所述第一處理電路接收來自所述可編程邏輯資源核心電路的數(shù)據(jù)流的八個最高位；并且所述第二處理電路接收來自所述可編程邏輯資源核心電路的數(shù)據(jù)流的八個最低位。
24.根據(jù)權(quán)利要求21的電路，還包括復(fù)用器，所述復(fù)用器被耦合以接收所述第一8B10B編碼器的輸出和所述第二8B10B編碼器的輸出，并且可操作地發(fā)送所述第一8B10B編碼器的輸出到所述第二8B10B編碼器的輸入；并且發(fā)送所述第二8B10B編碼器的輸出到所述第一8B10B編碼器的輸入。
25.根據(jù)權(quán)利要求21的電路，其中所述第一處理電路和所述第二處理電路以硬知識產(chǎn)權(quán)模塊的形式實現(xiàn)，并且使用至少一個配置隨機(jī)訪問存儲器信號控制這些電路的操作。
全文摘要
在具備支持較大范圍數(shù)據(jù)率(例如，小于、等于和大于3.125Gbps的數(shù)據(jù)率)的能力的硬知識產(chǎn)權(quán)(IP)模塊中提供八位十位(8B10B)編碼。高速串行接口電路的每個通道包括具有兩個8B10B解碼器的接收機(jī)電路和具有兩個8B10B編碼器的發(fā)射機(jī)電路。接收機(jī)和發(fā)射機(jī)電路能夠被配置成采取三種操作模式之一進(jìn)行操作級聯(lián)模式、雙通道模式和單通道模式。
文檔編號H03M7/46GK1767396SQ20051011606
公開日2006年5月3日 申請日期2005年10月28日 優(yōu)先權(quán)日2004年10月29日
發(fā)明者拉馬納德·文卡塔, 雷克什·H.·帕特爾, 崇·H.·李 申請人:阿爾特拉公司