專利名稱：數(shù)字忙閑度校正器及其方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及電子設(shè)備，尤其涉及調(diào)節(jié)信號(hào)的忙閑度(dutycycle)。
背景技術(shù)：
各種系統(tǒng)以及電路都要求控制時(shí)鐘信號(hào)的忙閑度。例如，某些基于處理器的系統(tǒng)要求時(shí)鐘信號(hào)具有50％的忙閑度。對(duì)于在關(guān)鍵時(shí)序邊沿上的精確控制而言，50％的忙閑度是必需的。然而，由于失真和扭曲的影響，時(shí)鐘信號(hào)也許會(huì)有比50％高或者低很多的不期望的忙閑度。其他系統(tǒng)采用脈沖寬度調(diào)制，并且要求生成具有變化的忙閑度的數(shù)字信號(hào)。因此，具有操縱數(shù)字信號(hào)的忙閑度的能力是十分重要的。另外，在沒有較長(zhǎng)延遲時(shí)期的情況下迅速地生成期望的忙閑度有時(shí)也是十分重要的。
延遲鎖定環(huán)(DLL)以及鎖相環(huán)(PLL)是用于實(shí)現(xiàn)期望時(shí)鐘信號(hào)的兩種技術(shù)。DLL可用于通過延遲其中一個(gè)信號(hào)直到兩個(gè)時(shí)鐘信號(hào)的相位對(duì)準(zhǔn)，來使同樣頻率的兩個(gè)時(shí)鐘信號(hào)同步。相位檢測(cè)器用來確定一個(gè)時(shí)鐘信號(hào)的適當(dāng)延遲，并且延遲元件延遲所述時(shí)鐘信號(hào)，直到兩個(gè)信號(hào)同相或者被鎖定為止。就像名稱暗示的那樣，所述DLL只鎖定相位，而忙閑度不一定被鎖定，在處理變化的情況下尤其如此。因此，所需要的是一種在不必依賴于DLL或者PLL的情況下用于調(diào)節(jié)時(shí)鐘信號(hào)的忙閑度的低等待時(shí)間的電路和方法。

發(fā)明內(nèi)容
本發(fā)明通過提供用于生成具有所期望的忙閑度的數(shù)字信號(hào)的電路和方法來解決上述問題。
本發(fā)明的一個(gè)實(shí)施例是一種忙閑度校正電路，其具有第一輸入端，用于接收具有第一電壓電平的第一輸入信號(hào)，所述第一電壓電平在邏輯1狀態(tài)和邏輯0狀態(tài)之間交替。所述忙閑度校正電路還具有第一輸出信號(hào)，其在邏輯1狀態(tài)和邏輯0狀態(tài)之間交替。所述忙閑度校正電路測(cè)量第一輸出信號(hào)的忙閑度。所述忙閑度校正電路具有用于延遲第一輸入信號(hào)以便產(chǎn)生延遲信號(hào)的延遲電路。在第一輸入信號(hào)中的相應(yīng)變換之后的一個(gè)延遲時(shí)間，所述延遲信號(hào)在邏輯1狀態(tài)和邏輯0狀態(tài)之間變換。所述忙閑度校正電路具有用于產(chǎn)生輸出電壓電平的組合電路，所述輸出電壓電平具有基本上與第一輸入端的上升沿同時(shí)出現(xiàn)的第一邊沿。第一輸出信號(hào)具有響應(yīng)于延遲信號(hào)的上升沿而出現(xiàn)的第二邊沿變換。
前文已經(jīng)相當(dāng)寬泛地略述了本發(fā)明的特征和技術(shù)優(yōu)點(diǎn)，以便更好地理解隨后對(duì)本發(fā)明的詳細(xì)描述。將在隨后的描述中描述本發(fā)明的其它特征和優(yōu)點(diǎn)。


為了更完全地理解本發(fā)明及其優(yōu)點(diǎn)，參照如下描述和附圖，其中圖1是根據(jù)本發(fā)明一個(gè)實(shí)施例執(zhí)行的方法的流程圖；圖2是根據(jù)本發(fā)明一個(gè)實(shí)施例執(zhí)行的方法的流程圖；圖3是本發(fā)明的一個(gè)實(shí)施例的電路圖；圖4是示出了在圖3的電路的各個(gè)節(jié)點(diǎn)處的電壓電平的圖表；圖5是示出了在圖3的計(jì)數(shù)元件操作期間在各個(gè)節(jié)點(diǎn)處的電壓電平的圖表；圖6是根據(jù)本發(fā)明一個(gè)實(shí)施例的用于延遲時(shí)鐘信號(hào)的示例性電路的電路圖；圖7(a)是根據(jù)本發(fā)明一個(gè)實(shí)施例的用于實(shí)現(xiàn)圖6的3X和1X反相器的電路圖；圖7(b)是在圖7(a)中示出的電路的各個(gè)節(jié)點(diǎn)處的電壓電平的圖表；
圖8是圖7(a)中示出的電路在多個(gè)時(shí)鐘周期上在各個(gè)節(jié)點(diǎn)處的電壓電平的圖表；以及圖9是根據(jù)本發(fā)明一個(gè)實(shí)施例的用于延遲時(shí)鐘信號(hào)的示例性電路的電路圖。
具體實(shí)施例方式
在隨后的描述中，為了提供對(duì)本發(fā)明的徹底理解，提出了許多細(xì)節(jié)，諸如具體電路元件、門等等。然而，對(duì)于本領(lǐng)域技術(shù)人員來說顯然可以在沒有這種具體細(xì)節(jié)的情況下或者使用用于實(shí)現(xiàn)相同功能的可替代硬件或軟件來實(shí)施本發(fā)明。在其他情況下，諸如有限狀態(tài)機(jī)之類的眾所周知的電路以框圖的形式示出，以便不會(huì)因不必要的細(xì)節(jié)而模糊本發(fā)明。此外，涉及時(shí)序事項(xiàng)等的某些細(xì)節(jié)可以省略，這是由于這種細(xì)節(jié)不是徹底理解本發(fā)明所必需的，并且它們?cè)诒绢I(lǐng)域普通技術(shù)人員的技術(shù)范圍內(nèi)。
現(xiàn)在參考附圖，其中所描繪的元件不一定是按比例示出的，并且其中相同或相似的元件在多個(gè)視圖中均由相同的參考標(biāo)記來表示。
圖1舉例說明了用于實(shí)施本發(fā)明的一個(gè)實(shí)施例的用項(xiàng)目100表示的方法。所述方法開始于步驟102。在步驟104，電路的輸出信號(hào)被采樣以便估計(jì)其忙閑度。所述輸出可以是具有在表示邏輯1狀態(tài)和邏輯0狀態(tài)的電壓電平之間交替的電壓電平的數(shù)字信號(hào)。在步驟106，計(jì)算輸出信號(hào)的忙閑度。通過采樣輸出信號(hào)，并且與在邏輯0狀態(tài)花費(fèi)的輸出時(shí)間的百分比相比確定在邏輯1狀態(tài)花費(fèi)的輸出時(shí)間的百分比，來計(jì)算所述忙閑度。在步驟108，確定所述忙閑度是否在容許值范圍之內(nèi)。例如，可以確定輸出是否在50％(期待值)的2％(容許值)的范圍之內(nèi)。如果所述忙閑度在所述容許值范圍之內(nèi)，那么所述處理循環(huán)返回至步驟104以便進(jìn)一步采樣。如果所述忙閑度不在所述容許值范圍內(nèi)，那么所述處理連續(xù)至步驟110，以便確定所述忙閑度是否過高。例如，如果所述忙閑度被測(cè)量為60％，并且期望的忙閑度是50％，那么步驟110將確定所述忙閑度過高。如果所述忙閑度被確定為過高，那么所述處理轉(zhuǎn)到步驟114。在本發(fā)明的一個(gè)實(shí)施例中，減少延遲輸入信號(hào)中的延遲將會(huì)使輸出信號(hào)中的忙閑度變小。延遲輸入信號(hào)中的減少的延遲將會(huì)使輸出信號(hào)的下降沿很快發(fā)生，由此導(dǎo)致輸出信號(hào)的忙閑度變小。反之，如果輸出信號(hào)的忙閑度過低，那么在步驟112，在用于調(diào)節(jié)輸出信號(hào)的忙閑度的延遲的輸入信號(hào)中增加延遲。因此，在步驟112或者114中增大或者減少延遲的輸入信號(hào)中的延遲，會(huì)影響輸出信號(hào)的忙閑度。
圖2是根據(jù)本發(fā)明一個(gè)實(shí)施例執(zhí)行的方法200的流程圖。圖3中示出的電路300適于執(zhí)行方法200中的步驟。步驟204、206、208、210和212涉及采樣輸出信號(hào)以便確定其忙閑度。輸出信號(hào)可以是具有在邏輯1狀態(tài)和邏輯0狀態(tài)之間交替的電壓電平的二進(jìn)制信號(hào)。在步驟206，確定是否存在輸出信號(hào)的上升沿。如果上升沿被檢測(cè)到，那么在步驟204，變量“UP”被加1，并且處理前進(jìn)到步驟208。在步驟208，確定輸出信號(hào)的反碼是否具有上升沿。如果輸出信號(hào)的反碼具有上升沿，那么在步驟210，變量“DWN”被加1。接下來，在步驟212，計(jì)數(shù)器變量“COUNT”被加1，并且在步驟214，通過比較COUNT與變量“X”來確定采樣時(shí)間是否結(jié)束。選擇X的值來提供統(tǒng)計(jì)學(xué)上有意義的采樣數(shù)，以便準(zhǔn)確地估計(jì)輸出信號(hào)的忙閑度。如果COUNT不大于或等于X，則所述處理循環(huán)返回到步驟206以便進(jìn)一步采樣輸出信號(hào)。如果在步驟214，COUNT大于或等于X，那么在步驟216，通過從UP變量的值中減掉DWN變量的值來確定忙閑度是否在被顯示為變量“Y”的閾值范圍之內(nèi)。如果所述忙閑度在所述閾值范圍之內(nèi)，那么所述處理循環(huán)返回至步驟206以便進(jìn)一步采樣。然而，如果忙閑度不在閾值Y范圍內(nèi)，那么在步驟218，確定忙閑度是否過高。如果所述忙閑度過高，那么在步驟222，從延遲信號(hào)的延遲減去值“Z”。如果所述忙閑度過低，那么在步驟220，延遲信號(hào)的延遲被增加Z以便增大輸出信號(hào)的忙閑度。在調(diào)節(jié)延遲信號(hào)的延遲以便在輸出信號(hào)中生成期望的忙閑度之后，所述處理循環(huán)返回到步驟206以便進(jìn)一步采樣。
圖3舉例說明了被顯示為忙閑度校正電路300的本發(fā)明的實(shí)施例。項(xiàng)目302、304、306、308、310和312可用來把輸出端332的忙閑度確定為根據(jù)反饋336測(cè)量的結(jié)果，其中反饋336經(jīng)由節(jié)點(diǎn)346耦合至輸出端332。輸出端332是電路300的輸出端，并且需要進(jìn)行忙閑度校正的輸入信號(hào)在輸入端316被顯示為x(t)。為了估計(jì)輸出端332的忙閑度，在輸入端302的上升沿，D型觸發(fā)器304把反饋336的邏輯狀態(tài)傳送至UP計(jì)數(shù)器306。諸如304、328和322之類的D型觸發(fā)器可以是任意這種設(shè)備，其具有輸出端(顯示為Q、Q1和Q2)，用于在時(shí)鐘輸入端的上升沿跟蹤D輸入端(數(shù)據(jù)輸入端)，在D型觸發(fā)器中時(shí)鐘輸入端通常用“＞”示出。輸入端302具有在邏輯1狀態(tài)和邏輯0狀態(tài)之間交替的電壓電平。在輸入端302的上升沿，D型觸發(fā)器304把反饋336上的值傳送至UP計(jì)數(shù)器306。同時(shí)，D型觸發(fā)器304把反饋336上的值的反碼傳送至DWN計(jì)數(shù)器310。如圖3所示，UP計(jì)數(shù)器306和DWN計(jì)數(shù)器310是正相邊沿觸發(fā)設(shè)備，其每當(dāng)它們的輸入端具有上升沿變換時(shí)加1。有限狀態(tài)機(jī)314基于由UP計(jì)數(shù)器306和DWN計(jì)數(shù)器310提供的計(jì)數(shù)值來確定輸出端332處的忙閑度。有限狀態(tài)機(jī)314可以由本領(lǐng)域普通技術(shù)人員設(shè)計(jì)來基于UP和DWN計(jì)數(shù)器值估計(jì)輸出端332處的忙閑度，并且計(jì)算實(shí)現(xiàn)輸出端332處的期望忙閑度所需要的延遲。有限狀態(tài)機(jī)314把延遲信號(hào)經(jīng)由線路318發(fā)送至延遲元件320。延遲元件320從線路318接收延遲信號(hào)，延遲從節(jié)點(diǎn)348接收的輸入信號(hào)，并且在線路354上輸出延遲的信號(hào)。
從輸入端316，所述時(shí)鐘信號(hào)x(t)經(jīng)由節(jié)點(diǎn)348耦合至D型觸發(fā)器328的時(shí)鐘輸入端350。在輸入端316的上升沿上，D型觸發(fā)器328把輸出端330從干線電壓338鎖存為邏輯1狀態(tài)。每當(dāng)輸入端316具有上升沿時(shí)，D型觸發(fā)器328把邏輯1狀態(tài)從干線電壓338傳送到輸出端330。類似地，輸入端316的延遲版本在線路354上被傳送到D型觸發(fā)器322的輸入端352。用于延遲輸入端316上的信號(hào)的延遲值由有限狀態(tài)機(jī)314確定，并且經(jīng)由線路318傳送到延遲元件320。對(duì)于線路354上的延遲輸入信號(hào)的每個(gè)上升沿來說，D型觸發(fā)器322把邏輯1狀態(tài)從干線340傳送到輸出端324。當(dāng)輸出端330和輸出端324的電平均為邏輯1狀態(tài)時(shí)，“與”(AND)門334在節(jié)點(diǎn)326輸出邏輯1狀態(tài)，并且重置D型觸發(fā)器328和D型觸發(fā)器322這兩者。當(dāng)D型觸發(fā)器328重置時(shí)，所述輸出端330的電壓改變?yōu)檫壿?狀態(tài)。同樣，在節(jié)點(diǎn)326上的邏輯1狀態(tài)上，D型觸發(fā)器322重置并且在輸出端324輸出邏輯0狀態(tài)。
圖4示出了輸入端316、延遲的輸入354、節(jié)點(diǎn)326、輸出端330和輸出端324隨時(shí)間改變的一系列電壓值。波形416示出了輸入端316(圖3)的電壓電平。線402和406表示當(dāng)輸入端316(圖3)上存在上升沿時(shí)的時(shí)間點(diǎn)，其使得D型觸發(fā)器328把輸出端330從干線338鎖定為邏輯1狀態(tài)。波形454表示線路354(圖3)上的線電壓，其是來自于延遲元件320的輸出。除了波形440的對(duì)應(yīng)部分在波形416的對(duì)應(yīng)部分之后存在延遲時(shí)段之外，波形454和波形416是相同的。因此，時(shí)間402和時(shí)間404之間的時(shí)段等于由延遲元件(圖3)產(chǎn)生的延遲值。波形426表示在節(jié)點(diǎn)326處的AND門334(圖3)的輸出的電壓電平。波形430表示來自于D型觸發(fā)器328(圖3)的輸出336。同樣，波形424表示來自于D型觸發(fā)器322的輸出324。
圖4中顯示為線402的時(shí)間點(diǎn)表示當(dāng)D型觸發(fā)器328上的輸入端350處存在上升沿時(shí)的瞬間(或者短時(shí)間段)。在這種上升沿上，輸出330從干線338被鎖存為邏輯1狀態(tài)。如圖4所示，臨到時(shí)間402，只有至AND門334的一個(gè)輸入端是邏輯1狀態(tài)。在時(shí)間402，表示饋送到D型觸發(fā)器322的輸入端352的延遲輸入信號(hào)的波形454處于邏輯0狀態(tài)。當(dāng)波形454在時(shí)間404具有上升沿時(shí)，輸出324從線路354鎖存到邏輯1狀態(tài)。因此，在時(shí)間404，AND門334的兩個(gè)輸入端都是邏輯1狀態(tài)，并且節(jié)點(diǎn)326處的電壓從邏輯0狀態(tài)變換為邏輯1狀態(tài)，由此使D型觸發(fā)器328和322重置。節(jié)點(diǎn)326的電壓在圖4中被顯示為信號(hào)426。在D型觸發(fā)器328和322的這種重置時(shí)，輸出端330和324上的電壓電平被驅(qū)動(dòng)為邏輯0狀態(tài)，如信號(hào)430和424(圖4)所示。因此，由于輸出端324和330上的邏輯0狀態(tài)使AND門334的輸出迅速地輸出邏輯0狀態(tài)，并且重置條件不再存在，所以電路300在節(jié)點(diǎn)326處產(chǎn)生一個(gè)短脈沖。類似地，輸出端324的電壓被重置為邏輯0狀態(tài)，并且保持那種狀態(tài)至少到波形440上的下一上升沿為止。在時(shí)間406出現(xiàn)的波形416的下一個(gè)上升沿上，輸出端330變?yōu)檫壿?狀態(tài)，如波形430所示。在時(shí)間408，當(dāng)波形440具有下一個(gè)上升沿時(shí)，AND門334再次具有1的輸出，由此重置D型觸發(fā)器328和322。
圖4中的波形430表示輸出端332處的電壓電平，其具有與D型觸發(fā)器328的輸出端相同的電壓。概括地說，圖4示出了輸出端332具有與輸入端316(顯示為波形416)的上升沿基本上同時(shí)出現(xiàn)的上升沿。輸出端332的下降沿與線路354上的延遲信號(hào)(顯示為波形454)的上升沿基本上同時(shí)出現(xiàn)。因此，輸出端332具有對(duì)應(yīng)于輸入端316處的上升沿的上升沿，并且具有在線路354上的信號(hào)(顯示為波形454)的上升沿之后出現(xiàn)延遲時(shí)段的下降沿。因此，采用電路300，輸入端316(信號(hào)x(t))的忙閑度可以被測(cè)量，然后通過增大或者減少由延遲元件320產(chǎn)生的延遲來對(duì)其進(jìn)行調(diào)節(jié)。因?yàn)檩斎攵?16的前沿以非常少的延遲在輸出端332產(chǎn)生，并且在不必對(duì)信號(hào)執(zhí)行延遲鎖定環(huán)或者鎖相環(huán)的情況下可以調(diào)節(jié)輸出端332的忙閑度，所以這種電路是十分有益的。簡(jiǎn)而言之，輸入x(t)的前沿通過D型觸發(fā)器328作為輸出端332，并且輸出端332的下降沿被調(diào)節(jié)以便產(chǎn)生期望的忙閑度。
圖5示出了用于采樣輸出信號(hào)以便估計(jì)輸出端332處的忙閑度的時(shí)序圖。波形502對(duì)應(yīng)于D型觸發(fā)器304的輸入端302(圖3)上的電壓電平。如圖3以及圖5所示，波形502是具有用于確定何時(shí)對(duì)輸出端332進(jìn)行采樣的上升沿的數(shù)字信號(hào)。波形536表示輸出端332處的示例性信號(hào)的電壓電平。在波形502的每一上升沿上，D型觸發(fā)器304把值從波形536傳送到UP計(jì)數(shù)器306(圖3)。饋送到UP計(jì)數(shù)器的波形被顯示為項(xiàng)目520(圖5)。在時(shí)間506以及508，波形520被鎖存為波形536的值，其在時(shí)間506以及時(shí)間508均為邏輯1狀態(tài)。然而，在時(shí)間510處顯示的波形502的第三上升沿上，波形536處于邏輯0狀態(tài)，并且D型觸發(fā)器304的Q輸出356鎖存為被顯示為信號(hào)520的邏輯0狀態(tài)。在輸出358的Q的反碼被顯示為波形522，并且被輸出到DWN計(jì)數(shù)器310(圖3)。在時(shí)間510，波形522上的上升沿使得DWN計(jì)數(shù)器310(圖3)被加1。波形520上的上升沿表示使UP計(jì)數(shù)器306(圖3)增加的正沿。使用此電路結(jié)構(gòu)，可以使用來自于UP和DWN計(jì)數(shù)器306和310的計(jì)數(shù)值來估計(jì)輸出端332處的忙閑度。
圖6是適用于延遲元件320(圖3)的有代表性的電路的電路圖。節(jié)點(diǎn)630具有由CLK的反碼確定的具有由反相器632引起的一個(gè)門延遲的電壓電平。節(jié)點(diǎn)628具有由CLK確定但是通過兩個(gè)反相器634和636延遲的電壓電平。波形830(圖8)舉例說明了在節(jié)點(diǎn)630處示例性信號(hào)的隨時(shí)間而改變的電壓。類似地，波形828(圖8)舉例說明了節(jié)點(diǎn)628的隨時(shí)間而改變的相應(yīng)電壓電平。由于同節(jié)點(diǎn)630(圖6)的路徑比較起來，反相器634在節(jié)點(diǎn)628(圖6)的路徑中充當(dāng)額外的延遲元件，所以信號(hào)830和828(圖8)的對(duì)應(yīng)部分之間的時(shí)差等于由反相器634(圖6)引起的時(shí)間延遲。
如圖6所示，反相器638可以是反相器640三倍大小的單個(gè)反相器。在可替代的實(shí)施例中，反相器638可以是并聯(lián)的三個(gè)反相器，如圖7(a)所示。反相器640(圖6)可以通過PFET晶體管742和NFET晶體管750來實(shí)現(xiàn)，如圖7(a)所示。
參照?qǐng)D7(b)，波形704舉例說明了在節(jié)點(diǎn)604(圖7(a))處由于將波形730應(yīng)用到節(jié)點(diǎn)630(圖7(a))和將波形728應(yīng)用到節(jié)點(diǎn)628(圖7(a))而產(chǎn)生的響應(yīng)電壓電平。同樣，波形705舉例說明了在節(jié)點(diǎn)604(圖7(a))處由于將波形731應(yīng)用到節(jié)點(diǎn)630(圖7(a))和將波形729應(yīng)用到節(jié)點(diǎn)628(圖7(a))而產(chǎn)生的響應(yīng)電壓電平。圖7(a)中示出的電路的功能在于實(shí)現(xiàn)輸出604，同波形728(節(jié)點(diǎn)628處的電壓)比較起來，其沿波形730(節(jié)點(diǎn)630處的電壓)的方向被偏移了四分之一的時(shí)間段。波形730表示節(jié)點(diǎn)630上的上升沿。波形728表示節(jié)點(diǎn)628上的相應(yīng)的上升沿。波形728具有在信號(hào)730的相應(yīng)上升沿之后的門延遲的上升沿。雖然信號(hào)730和728兩個(gè)都是邏輯0狀態(tài)，但是節(jié)點(diǎn)604處的輸出(顯示為信號(hào)704)被驅(qū)動(dòng)為邏輯1狀態(tài)。然而，響應(yīng)于信號(hào)730在時(shí)間740的上升沿，顯示為項(xiàng)目734、736和738(圖7(a))的PFET晶體管截止，而顯示為項(xiàng)目708、710和712的NFET晶體管導(dǎo)通，并且開始將節(jié)點(diǎn)604拉向地電勢(shì)(邏輯0狀態(tài))。在時(shí)間740，波形728處于邏輯0狀態(tài)，這意味著PFET晶體管742仍導(dǎo)通，并且試圖驅(qū)動(dòng)輸出604為邏輯1狀態(tài)。因此，在時(shí)間740和時(shí)間744之間，因?yàn)榉聪嗥?38把輸出604拉向地電勢(shì)，而反相器640把輸出604拉向邏輯1狀態(tài)，所以反相器638和640競(jìng)爭(zhēng)驅(qū)動(dòng)輸出604。由于反相器638是較大型設(shè)備，所以輸出604將被快速地拉到地電勢(shì)，并且波形704(即，輸出604)將被反相并且被偏移從波形730到波形728的路程的四分之一。顯示為項(xiàng)目712的點(diǎn)表示圖6中反相器644的閾值電壓電平。
圖7(b)中的波形731和729表示分別施加到輸入端630和628的下降沿，以便實(shí)現(xiàn)顯示為波形705的響應(yīng)。波形729是在波形731中的相應(yīng)下降沿之后出現(xiàn)延遲時(shí)段的下降沿。在時(shí)間746以前，波形731和波形729兩個(gè)都處于邏輯1狀態(tài)，這導(dǎo)致波形705中的邏輯0狀態(tài)。在時(shí)間746，波形731暴跌為邏輯0狀態(tài)。這對(duì)應(yīng)于輸入端630從邏輯1狀態(tài)到邏輯0狀態(tài)的變化。因此，NFET晶體管708、710和712截止，而PFET晶體管734、736和738導(dǎo)通，并且傾向于把節(jié)點(diǎn)604驅(qū)動(dòng)為邏輯1狀態(tài)。在時(shí)間746和時(shí)間748之間的時(shí)間段，三個(gè)PFET晶體管734、736和738把輸出604拉至邏輯1狀態(tài)，而NFET晶體管750試圖把輸出604拉至地電勢(shì)(邏輯0狀態(tài))。與一個(gè)NFET晶體管750反方向拉動(dòng)的三個(gè)PFET晶體管734、736和738使輸出604處迅速上升為邏輯1狀態(tài)，在圖7(b)中顯示為波形705。點(diǎn)732表示圖6的反相器644的閾值電壓。所述閾值電壓732出現(xiàn)在時(shí)間746和時(shí)間748之間的時(shí)間段的四分之一左右。
圖6和7(a)中示出的電路圖被包括作為例子，而不是意在把權(quán)利要求的主題限制為特定的硬件實(shí)現(xiàn)方式。圖6示出了用于實(shí)現(xiàn)兩個(gè)波形之間的時(shí)間的四分之一的分解(resolution)的方案，然而，通過使用更多或更少的設(shè)備，可以實(shí)現(xiàn)更大或更小的分解。使用其他這種硬件方案，通過改變競(jìng)爭(zhēng)將輸出節(jié)點(diǎn)拉至邏輯1狀態(tài)或者邏輯0狀態(tài)的設(shè)備的比例，可以實(shí)現(xiàn)相移的任意分解。
圖8舉例說明了示例性的響應(yīng)波形806，以便示出反相器638和640(圖7(a))如何在多個(gè)時(shí)鐘周期上響應(yīng)節(jié)點(diǎn)630和628處的輸入。類似編號(hào)的項(xiàng)目在圖8和圖7(b)中是對(duì)應(yīng)的。波形830表示施加到節(jié)點(diǎn)630的電壓，波形828表示施加到節(jié)點(diǎn)628的電壓。波形806表示在節(jié)點(diǎn)604處由反相器638和640產(chǎn)生的電壓輸出。在時(shí)間740，節(jié)點(diǎn)630處的電壓(顯示為信號(hào)830)從邏輯0狀態(tài)變換為邏輯1狀態(tài)，并且因此，顯示為反相器638的3X設(shè)備試圖通過導(dǎo)通NFET晶體管708、710和712(圖7(a))來把節(jié)點(diǎn)604拉至地電勢(shì)。在時(shí)間740和時(shí)間744之間的隨后時(shí)間段期間，反相器638把節(jié)點(diǎn)604拉至邏輯0狀態(tài)，而反相器640進(jìn)行競(jìng)爭(zhēng)以便把節(jié)點(diǎn)604驅(qū)動(dòng)為邏輯1狀態(tài)。在時(shí)間744(圖8)，波形828(節(jié)點(diǎn)638上的電壓)變換為邏輯1狀態(tài)，然后節(jié)點(diǎn)604由兩個(gè)反相器638和640拉至邏輯1狀態(tài)。當(dāng)?shù)竭_(dá)邏輯0狀態(tài)時(shí)，當(dāng)3X反相器(反相器638)在節(jié)點(diǎn)630上被饋送邏輯0狀態(tài)時(shí)，節(jié)點(diǎn)604隨后由反相器638和640保持在邏輯0狀態(tài)直到時(shí)間746(圖8)為止。接下來，在時(shí)間746和748之間的時(shí)段期間(圖8)，顯示為反相器638的3X設(shè)備把節(jié)點(diǎn)604拉到邏輯1狀態(tài)，而所示出的1X設(shè)備(反相器640)把節(jié)點(diǎn)604拉到邏輯0狀態(tài)。在時(shí)間748，波形830和828兩個(gè)都處于邏輯0狀態(tài)，因此反相器638以及反相器640把節(jié)點(diǎn)604拉到邏輯1狀態(tài)。
如圖8所示，項(xiàng)目808表示是顯示為項(xiàng)目810的時(shí)間的三分之一左右的時(shí)間段。點(diǎn)812表示反相器644(圖6)的閾值電壓。因此，反相器644的閾值電壓出現(xiàn)在從時(shí)間746到時(shí)間748的時(shí)間的四分之一處。以這種方式，通過使信號(hào)經(jīng)過延遲并且使用改變大小的設(shè)備來競(jìng)爭(zhēng)，可以將所述信號(hào)延遲期望的量，由此可以使信號(hào)的相位偏移。
圖9是舉例說明根據(jù)本發(fā)明實(shí)施例的用于獲得延遲的示例性電路900的電路圖。電路900可以作為延遲元件320用于電路300(圖3)中。除電路900具有額外的延遲元件之外，電路900與電路600(圖6)相似。
如上文參照節(jié)點(diǎn)628和630(圖6)所解釋的那樣，節(jié)點(diǎn)968和970處的信號(hào)的對(duì)應(yīng)元素之間的時(shí)差等于由額外的反相器(項(xiàng)目976)引起的時(shí)間延遲，所述額外的反相器(項(xiàng)目976)同節(jié)點(diǎn)968比較起來位于節(jié)點(diǎn)970的左側(cè)。此外，相對(duì)于圖6，圖6的輸出端(即，節(jié)點(diǎn)618、620、622、624、626)的信號(hào)具有一個(gè)反相器的延遲的0％、25％、50％、75％和100％的延遲。在電路600中的25％的延遲意味著信號(hào)被延遲了等于由一個(gè)反相器引起的延遲的25％的時(shí)間。與由電路600實(shí)現(xiàn)的這種延遲相同的延遲可以由電路900來實(shí)現(xiàn)。例如，節(jié)點(diǎn)920(圖9)處的電壓將被偏移由反相器976引起的延遲的25％。然而，為了實(shí)現(xiàn)225％的偏移，可以采用兩個(gè)反相器952和954。這樣在節(jié)點(diǎn)940處產(chǎn)生225％的延遲，其中所述225％的延遲等于由一個(gè)反相器引起的延遲的2.25倍。同樣，在節(jié)點(diǎn)938，存在具有200％延遲的信號(hào)。這種延遲由反相器948和950引起，所述反相器948和950在節(jié)點(diǎn)918處把每個(gè)信號(hào)延遲100％。類似地，節(jié)點(diǎn)944處的信號(hào)將被延遲由一個(gè)反相器引起的延遲的275％。更進(jìn)一步講，節(jié)點(diǎn)946處的信號(hào)將被延遲300％，這是由于節(jié)點(diǎn)926處的信號(hào)被延遲100％，并且反相器964和966均產(chǎn)生100％的延遲。因此，使用諸如圖9中所示出的電路，延遲元件的100％以上的延遲得以實(shí)現(xiàn)。
雖然已經(jīng)詳細(xì)描述了本發(fā)明及其優(yōu)點(diǎn)，但是應(yīng)該理解的是，在不脫離由所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，可以做出各種改變、替換和修改。
權(quán)利要求
1.一種忙閑度校正電路，包括(a)第一輸入電路，其中所述第一輸入電路接收第一輸入信號(hào)，所述第一輸入信號(hào)在邏輯1狀態(tài)和邏輯0狀態(tài)之間交替；(b)第一輸出電路，其中所述第一輸出電路提供第一輸出信號(hào)，所述第一輸出信號(hào)在邏輯1狀態(tài)和邏輯0狀態(tài)之間交替；(c)測(cè)量電路，用于測(cè)量第一輸入信號(hào)的忙閑度；(d)延遲電路，用于延遲第一輸入信號(hào)以便產(chǎn)生延遲信號(hào)，其中所述延遲信號(hào)基本上在第一輸入信號(hào)之后的一個(gè)延遲時(shí)段在邏輯1狀態(tài)和邏輯0狀態(tài)之間進(jìn)行交替；以及(e)組合電路，用于產(chǎn)生第一輸出信號(hào)，其中第一輸出信號(hào)具有基本上與第一輸入信號(hào)的上升沿同時(shí)出現(xiàn)的第一邊沿，其中第一輸出信號(hào)具有響應(yīng)于延遲信號(hào)的上升沿而出現(xiàn)的第二邊沿。
2.如權(quán)利要求1所述的忙閑度校正電路，其中所述測(cè)量電路包括(i)第一D型觸發(fā)器，其中所述第一D型觸發(fā)器包括第一數(shù)據(jù)輸入端、第一時(shí)鐘輸入端、第二輸出端以及第二輸出反碼端；(ii)第一計(jì)數(shù)器，其中所述第一計(jì)數(shù)器具有第一計(jì)數(shù)器輸入端以及第一計(jì)數(shù)器輸出端，其中所述第一計(jì)數(shù)器輸入端被耦合至第二輸出端；(iii)第二計(jì)數(shù)器，其中所述第二計(jì)數(shù)器具有第二計(jì)數(shù)器輸入端以及第二計(jì)數(shù)器輸出端，其中所述第二計(jì)數(shù)器輸入端被耦合至第二輸出反碼端；以及(iii)有限狀態(tài)機(jī)，其中所述有限狀態(tài)機(jī)包括耦合至所述第一計(jì)數(shù)器輸出端的第一有限機(jī)輸入端，耦合至第二計(jì)數(shù)器輸出端的第二有限機(jī)輸入端，以及耦合至延遲電路的有限機(jī)輸出端。
3.如權(quán)利要求2所述的忙閑度校正電路，其中所述延遲電路包括(i)用于延遲第一輸入信號(hào)以便產(chǎn)生第一延遲輸入信號(hào)的電路，其中第一輸入信號(hào)被延遲第一時(shí)間段；(ii)用于把第一輸入信號(hào)的反碼延遲第二時(shí)間段以便產(chǎn)生第二延遲反碼信號(hào)的電路，其中所述第一時(shí)間段大于第二時(shí)間段；(iii)第一反相器，包括耦合至用于延遲第一輸入信號(hào)的反碼的電路的第一反相器輸入端，其中所述第一反相器具有耦合至反相器第一輸出節(jié)點(diǎn)的第一反相器輸出端，其中第一反相器具有第一反相器大?。?iv)第二反相器，包括耦合至用于延遲第一輸入信號(hào)的電路的第二反相器輸入端，其中所述第二反相器具有耦合至反相器第一輸出節(jié)點(diǎn)的第二反相器輸出端，其中第一反相器的大小大于第二反相器的大小；以及(v)第三反相器，包括耦合至第二反相器輸出端的第三反相器輸入端，其中所述第三反相器還包括用于給出所述延遲信號(hào)的第三反相器輸出端。
4.如權(quán)利要求3所述的忙閑度校正電路，其中用于產(chǎn)生所述第一輸出的組合電路包括(i)第二D型觸發(fā)器，所述第二D型觸發(fā)器包括耦合至AND門的第一輸入端的第二D型觸發(fā)器輸出端；耦合至AND門的輸出端的第二D型觸發(fā)器重置端；耦合至所述第一輸入端的第二D型觸發(fā)器時(shí)鐘輸入端；以及耦合至具有邏輯1狀態(tài)的電壓電平的源的第二D型觸發(fā)器數(shù)據(jù)輸入端；以及(ii)第三D型觸發(fā)器，所述第三D型觸發(fā)器包括耦合至AND門的第二輸入端的第三D型觸發(fā)器輸出端；耦合至AND門的輸出端的第三D型觸發(fā)器重置端；耦合至所述延遲信號(hào)的第三D型觸發(fā)器時(shí)鐘輸入端；以及耦合至具有邏輯1狀態(tài)的電壓電平的源的第三D型觸發(fā)器數(shù)據(jù)輸入端。
5.如權(quán)利要求3所述的忙閑度校正電路，其中第一反相器包括多個(gè)并聯(lián)配置的反相器。
6.如權(quán)利要求4所述的忙閑度校正電路，其中第一反相器包括第一數(shù)目的并聯(lián)的反相器，其中所述第二反相器包括第二數(shù)目的并聯(lián)的反相器，其中第一數(shù)目與第二數(shù)目的比例可以用來估計(jì)將被添加到時(shí)鐘信號(hào)上的延遲，以便產(chǎn)生所述延遲信號(hào)。
7.如權(quán)利要求1所述的忙閑度校正電路，其中第一邊沿是上升沿，而第二邊沿是下降沿。
8.一種用于校正時(shí)鐘信號(hào)的忙閑度的方法，所述方法包括以下步驟在輸入節(jié)點(diǎn)處接收時(shí)鐘信號(hào)，其中所述時(shí)鐘信號(hào)包括多個(gè)時(shí)鐘上升沿以及多個(gè)時(shí)鐘下降沿；估計(jì)時(shí)鐘信號(hào)的忙閑度；把時(shí)鐘信號(hào)的上升沿傳遞至輸出節(jié)點(diǎn)；通過把時(shí)鐘信號(hào)延遲一時(shí)間段來產(chǎn)生延遲的時(shí)鐘信號(hào)，其中所述延遲的時(shí)鐘信號(hào)包括多個(gè)延遲的上升沿以及多個(gè)延遲的下降沿，其中多個(gè)延遲的上升沿的每一個(gè)基本上均在多個(gè)時(shí)鐘上升沿的每一個(gè)之后的所述時(shí)間段出現(xiàn)，其中多個(gè)延遲的下降沿的每一個(gè)基本上均在多個(gè)時(shí)鐘下降沿的每一個(gè)之后的所述時(shí)間段出現(xiàn)；以及響應(yīng)于多個(gè)延遲的上升沿的每一個(gè)在所述輸出節(jié)點(diǎn)處產(chǎn)生下降沿。
9.如權(quán)利要求8所述的方法，其中把時(shí)鐘信號(hào)的上升沿傳遞至輸出節(jié)點(diǎn)的步驟包括在時(shí)鐘信號(hào)的上升沿之后的一個(gè)門延遲時(shí)在輸出節(jié)點(diǎn)處產(chǎn)生上升沿。
10.如權(quán)利要求8所述的方法，其中估計(jì)時(shí)鐘信號(hào)的忙閑度的步驟包括采樣輸出節(jié)點(diǎn)的電壓電平以便估計(jì)輸出節(jié)點(diǎn)處的忙閑度。
11.如權(quán)利要求9所述的方法，所述方法還包括步驟響應(yīng)于輸出節(jié)點(diǎn)處的忙閑度與期望的忙閑度的比較來估計(jì)所述時(shí)間段。
12.如權(quán)利要求8所述的方法，其中在輸入節(jié)點(diǎn)處接收時(shí)鐘信號(hào)的步驟包括接收來自于輸出節(jié)點(diǎn)的反饋信號(hào)。
13.如權(quán)利要求10所述的方法，所述方法還包括步驟確定時(shí)鐘信號(hào)的忙閑度是否在容許范圍之內(nèi)。
14.如權(quán)利要求13所述的方法，其中估計(jì)時(shí)鐘信號(hào)的忙閑度的步驟通過當(dāng)響應(yīng)振動(dòng)信號(hào)進(jìn)行采樣時(shí)每隔一定間隔采樣時(shí)鐘信號(hào)來進(jìn)行。
15.如權(quán)利要求13所述的方法，其中估計(jì)時(shí)鐘信號(hào)的忙閑度的步驟還包括將時(shí)鐘信號(hào)是邏輯1狀態(tài)的第一次數(shù)與時(shí)鐘信號(hào)是邏輯0狀態(tài)的第二次數(shù)進(jìn)行比較。
16.一種用于調(diào)節(jié)數(shù)字信號(hào)的忙閑度的電路，所述電路包括輸入端，其中所述輸入端接收所述數(shù)字信號(hào)，其中所述數(shù)字信號(hào)在邏輯1狀態(tài)和邏輯0狀態(tài)之間交替；第一D型觸發(fā)器，包括第一數(shù)據(jù)輸入端、第一輸出端、第一時(shí)鐘輸入端以及第一重置輸入端，其中所述第一數(shù)據(jù)輸入端被耦合至邏輯1電壓源，其中所述第一時(shí)鐘輸入端被耦合至所述輸入端；第二D型觸發(fā)器，包括第二數(shù)據(jù)輸入端、第二輸出端、第二時(shí)鐘輸入端以及第二重置輸入端，其中所述第二數(shù)據(jù)輸入端被耦合至邏輯1電壓源；AND門，包括第一AND輸入端、第二AND輸入端以及AND輸出端，其中所述第一AND輸入端被耦合至所述第一輸出端，其中所述第二AND輸入端被耦合至所述第二輸出端，其中所述AND輸出端被耦合至所述第一重置輸入端以及所述第二重置輸入端；第三D型觸發(fā)器，包括第三D型觸發(fā)器數(shù)據(jù)輸入端、第三D型觸發(fā)器第一輸出端、第三D型觸發(fā)器第二輸出端以及第三D型觸發(fā)器時(shí)鐘輸入端，其中所述第三D型觸發(fā)器數(shù)據(jù)輸入端被耦合至所述第一輸出端，其中所述第三D型觸發(fā)器時(shí)鐘輸入端被耦合至振蕩信號(hào)，其中所述振蕩信號(hào)在邏輯1狀態(tài)和邏輯0狀態(tài)之間周期性地交替；第一計(jì)數(shù)器，包括第一計(jì)數(shù)器輸入端以及第一計(jì)數(shù)器輸出端，其中所述第一計(jì)數(shù)器輸入端被耦合至第三D型觸發(fā)器第一輸出端；第二計(jì)數(shù)器，包括第二計(jì)數(shù)器輸入端以及第二計(jì)數(shù)器輸出端，其中所述第一計(jì)數(shù)器輸入端被耦合至第三D型觸發(fā)器第二輸出端；控制器，包括控制器第一輸入端、控制器第二輸入端以及控制器輸出端，其中所述控制器第一輸入端被耦合至第一計(jì)數(shù)器輸出端，其中所述控制器第二輸入端被耦合至所述第二計(jì)數(shù)器輸出端，其中第一計(jì)數(shù)器把第一計(jì)數(shù)器信號(hào)發(fā)送至控制器，其中所述第二計(jì)數(shù)器把第二計(jì)數(shù)器信號(hào)發(fā)送至控制器，其中所述控制器基于第一計(jì)數(shù)器信號(hào)以及第二計(jì)數(shù)器信號(hào)計(jì)算輸入信號(hào)的忙閑度，其中所述控制器將該忙閑度與期待值進(jìn)行比較，以便計(jì)算延遲值；以及延遲器，包括延遲器第一輸入端、延遲器第二輸入端以及延遲器輸出端，其中所述延遲器第一輸入端被耦合至控制器輸出端，其中所述延遲器第二輸入端被耦合至所述輸入端，其中所述延遲器輸出端被耦合至所述第二時(shí)鐘輸入端，其中所述控制器把延遲值發(fā)送至延遲器，其中所述延遲器在延遲器輸出端產(chǎn)生延遲的輸出信號(hào)，其中在數(shù)字信號(hào)在邏輯1狀態(tài)和邏輯0狀態(tài)之間交替之后的一延遲值時(shí)，延遲的輸出信號(hào)在邏輯1狀態(tài)以及邏輯0狀態(tài)之間交替。
17.如權(quán)利要求16所述的電路，其中所述第一計(jì)數(shù)器響應(yīng)于在所述第一計(jì)數(shù)器輸入端處的邏輯1狀態(tài)而遞增第一計(jì)數(shù)器值。
18.如權(quán)利要求17所述的電路，其中所述第二計(jì)數(shù)器響應(yīng)于在所述第二計(jì)數(shù)器輸入端處的邏輯1狀態(tài)而遞增第二計(jì)數(shù)器值。
全文摘要
公開了一種校正數(shù)字信號(hào)的忙閑度的電路和方法。測(cè)量輸入的數(shù)字信號(hào)的忙閑度，并且將其與期望的忙閑度進(jìn)行比較。輸入的數(shù)字信號(hào)的前沿被傳遞至輸出端。所述電路和方法調(diào)節(jié)在輸出端處的下降沿以便實(shí)現(xiàn)期望的忙閑度。所述下降沿響應(yīng)于輸入的數(shù)字信號(hào)的延遲版本的上升沿而出現(xiàn)。
文檔編號(hào)H03K5/14GK1773856SQ200510089470
公開日2006年5月17日 申請(qǐng)日期2005年8月15日 優(yōu)先權(quán)日2004年11月12日
發(fā)明者加里·D.·卡彭特, 艾倫·J.·德雷克, 法迪·H.·格巴拉, 錢德勒·T.·麥克道爾, 黃·C·恩果 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司