專利名稱：低時鐘信號擺幅條件預(yù)充cmos觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
“低時鐘信號擺幅條件預(yù)充CMOS觸發(fā)器”直接應(yīng)用的技術(shù)領(lǐng)域是采用低時鐘信號擺幅驅(qū)動的低功耗觸發(fā)器電路設(shè)計。所提出電路是一類適用于低擺幅時鐘信號網(wǎng)絡(luò)技術(shù)的低功耗CMOS觸發(fā)器電路單元。
背景技術(shù)：
隨著CMOS集成電路制造工藝的進步，集成電路的規(guī)模和復(fù)雜性日益增大，集成電路的功耗和散熱問題越來越得到來自工業(yè)界和學(xué)術(shù)界的重視?；谀壳暗募呻娐吩O(shè)計風(fēng)格，在大規(guī)模數(shù)字電路系統(tǒng)中，時鐘網(wǎng)絡(luò)消耗的能量占整個電路總耗能的比例一直居高不下；其中，電路工作狀態(tài)下，消耗在時鐘互連線網(wǎng)和時序電路單元(觸發(fā)器Flip-Flop)的能量又成為時鐘網(wǎng)絡(luò)能耗的重要來源，并且二者的功耗比例有不斷增加的趨勢(見文獻David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
CMOS集成電路的功耗來源主要有動態(tài)功耗、靜態(tài)功耗、短路電流功耗和泄漏電流功耗。其中動態(tài)功耗占主要部分。在一定電路性能約束下，CMOS集成電路某節(jié)點的動態(tài)功耗PDynamic是該節(jié)點負(fù)載電容CL、電源電壓VDD和該節(jié)點的電壓擺幅VSwing的函數(shù)，即PDynamic＝CLVDDVSwingfα (1)其中，f為電路的工作頻率，α為信號活性。從式(1)中可見，減小α、CL、VDD和VSwing均可以減小電路的動態(tài)功耗。區(qū)別于數(shù)據(jù)信號線網(wǎng)，時鐘信號線網(wǎng)具有大互連線寄生電容和高信號活性的特點，通過降低時鐘信號線網(wǎng)的電壓信號擺幅VSwing可以在保證電路性能的條件下減小時鐘互連線上消耗的能量。觸發(fā)器電路單元廣泛應(yīng)用于集成電路設(shè)計。如圖1所示是觸發(fā)器電路單元示意圖。如圖2所示為廣泛應(yīng)用在數(shù)字電路標(biāo)準(zhǔn)單元庫設(shè)計中的傳統(tǒng)的觸發(fā)器電路單元基本電路結(jié)構(gòu)，這里以Chartered 0.18μm工藝數(shù)字標(biāo)準(zhǔn)單元庫中互補輸出，上升沿觸發(fā)的觸發(fā)器電路單元DFNRB1為例說明(見文獻Manual of“Chartered 0.18micron，1.8 voltOptimum Silicon SC Library CSM18OS120”，Version 1.2 February 2003.)。這種電路結(jié)構(gòu)的主要特點是電路結(jié)構(gòu)比較簡單，但是不適合低時鐘信號擺幅時鐘網(wǎng)絡(luò)系統(tǒng)的設(shè)計，同時由于每一次時鐘信號翻轉(zhuǎn)都會引起電路內(nèi)部節(jié)點的翻轉(zhuǎn)，電路功耗比較大。H.Kawaguchi提出一種可以采用低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路RCSFF(見文獻H.Kawaguchi and T.Sakurai“AReduced Clock-Swing Flip-Flop(RCSFF)for 63％Power Reduction”，IEEE JOURNAL OFSOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，但是這種電路的問題是在每一次時鐘信號低電平時，都會對電路內(nèi)部節(jié)點預(yù)充電，會造成額外的能量消耗。在RCSFF電路的基礎(chǔ)上，Y.Zhang提出一種條件預(yù)充結(jié)構(gòu)的低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路SAFF_CP(見文獻Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-prechargeflip-flop for more than 30％power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如圖3所示。這種觸發(fā)器電路的最大特點是除了保持能夠工作在低電壓擺幅條件下；同時，如果觸發(fā)器電路輸入端在時鐘信號低電平時保持不變，電路不會在時鐘信號低電平期間對其內(nèi)部節(jié)點預(yù)充電。這一技術(shù)的采用，極大的降低了觸發(fā)器電路本身的功耗。但是，SAFF_CP電路存在的問題是，由于輸出鎖存器電路采用了交叉耦合NAND2(NAND2二輸入端與非門)結(jié)構(gòu)，會造成觸發(fā)器電路輸出端上升沿延時和下降沿延時極不對稱，給電路單元的使用帶來了潛在的問題。如圖4所示為交叉耦合NAND2鎖存器電路。以Vouta輸出端為例，當(dāng)Vina為低電平‘0’，同時Vinb為高電平‘1’時，信號經(jīng)過與非門NAND2_a，使得Vouta產(chǎn)生上升沿翻轉(zhuǎn)；當(dāng)Vina為高電平‘1’，同時Vinb為低電平‘0’時，Vouta不會立刻產(chǎn)生翻轉(zhuǎn)，而是要等到Voutb首先翻轉(zhuǎn)到高電平‘1’，之后才會在Vouta產(chǎn)生下降沿翻轉(zhuǎn)。由此可見，對于采用交叉耦合NAND2鎖存器電路作為輸出端的SAFF_CP電路，輸出端信號產(chǎn)生下降沿翻轉(zhuǎn)總會比產(chǎn)生上升沿翻轉(zhuǎn)多出一個門的延時，因此造成了電路上升沿延時和下降沿延時不對稱的問題。

發(fā)明內(nèi)容
本發(fā)明的目的是在現(xiàn)有的條件預(yù)充結(jié)構(gòu)的低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路即SAFF_CP電路的基礎(chǔ)上提出一種輸出端信號下降沿翻轉(zhuǎn)和上升沿翻轉(zhuǎn)時其延時對稱且建立時間很小的低時鐘信號擺幅條件預(yù)充的CMOS觸發(fā)器，如圖5所示。
本發(fā)明的特征在于它含有第一級鎖存器，它是把名為SAFF_CP的條件預(yù)充結(jié)構(gòu)的低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路中的第一級鎖存器內(nèi)全部PMOS管的襯底直接連接到電源端VDD后形成的，它含有第一或邏輯電路，它由兩個漏極并聯(lián)后作為該邏輯電路的輸出端的NMOS管組成，其中，一個NMOS管的源極接時鐘信號CLK，柵極接數(shù)據(jù)信號Db；另一個NMOS管的源極和柵極同時接另一個數(shù)據(jù)信號D，兩個NMOS管的襯底都接地；第二或邏輯電路，它由兩個漏極并聯(lián)后作為該邏輯電路輸出端的另外兩個NMOS管組成，其中，一個NMOS管的源極接上述同一個時鐘信號CLK，柵極接上述同一個數(shù)據(jù)信號D；而另一個NMOS管的源極和柵極都同時接上述同一個數(shù)據(jù)信號Db，兩個NMOS管的襯底都接地；第一個PMOS管并聯(lián)電路，它由兩個其一端并聯(lián)后接上述同一個電源的PMOS管并聯(lián)而成，其中，第一個PMOS管的柵極接上述第一或邏輯電路的輸出端，兩個PMOS管的襯底都接上述同一個電源；第一個NMOS管串聯(lián)電路，它由第一、第二兩個NMOS管依次串聯(lián)而成，兩個NMOS管的襯底都接地，其中，第一個NMOS管的源極和上述第一個PMOS管并聯(lián)電路的另一個并聯(lián)節(jié)點相連后作為上述第一級鎖存器的第一個輸出端，用X表示，這個NMOS管的柵極與上述第一個PMOS管并聯(lián)電路中第二個PMOS管的柵極相連后作為所述第一級鎖存器的第二個輸出端，用Y表示，第一個NMOS管的漏極與第二個NMOS管的源極連接；第二個PMOS管并聯(lián)電路，它由另外兩個其一端并聯(lián)后接上述同一電源的PMOS管并聯(lián)而成，其中，第二個PMOS管的柵極接上述第二或邏輯電路的輸出端，兩個PMOS管的襯底都接上述同一個電源；一個源極直接接地的NMOS管，它的柵極接上述同一個時鐘信號CLK，它的襯底直接接地。
第二個NMOS管串聯(lián)電路，它由另外兩個第一、第二NMOS管依次串聯(lián)而成，兩個NMOS管的襯底都接地，其中，第一個NMOS管的源極和上述第二個PMOS管并聯(lián)電路的另一個并聯(lián)節(jié)點相連后再與作為上述第一級鎖存器和第二個輸出端的Y端相連，這個NMOS管的柵極與上述第二個PMOS管并聯(lián)電路中第一個PMOS管的柵極相連后再與作為上述第一級鎖存器的第一個輸出端的X端相連，第一個NMOS管的漏極與第二個NMOS管的源極連接；其中，第二個NMOS管的漏極與上述第一個NMOS管串聯(lián)電路中第二個NMOS管的漏極并聯(lián)后連接上述源極直接接地的NMOS管的漏極；一個柵極直接接上述同一個時鐘信號CLK的NMOS管，它的源極和漏極分別與上述第一、第二NMOS管串聯(lián)電路中各自的第二個NMOS管的源極相連，它的襯底直接接地；一個反相器，它的輸入端與上述第一個NMOS管串聯(lián)電路中的第二個NMOS管的柵極相連后接到上述數(shù)據(jù)信號D，它的輸出端產(chǎn)生上述數(shù)據(jù)信號Db并同時連接到上述第二個NMOS管串聯(lián)電路中的第二個NMOS管的柵極；第二級鎖存器，它由第一、第二兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器并聯(lián)后一端接上述同一個電源而另一端共同接地后構(gòu)成，每一個單時鐘相位鎖存器依次由一個PMOS管、第一個NMOS管、第二個NMOS管相串聯(lián)構(gòu)成，所有的PMOS管襯底直接連接上述同一個電源，所有NMOS管的襯底直接連接地。其中，第二個單時鐘相位鎖存器中的一個PMOS管的柵極和該單時鐘相位鎖存器第二個NMOS管的柵極相連后接上述第一級鎖存器的第一個輸出端X，該單時鐘相位鎖存器中的第一個NMOS管的源極接一個反相器，該反相器輸出端也是觸發(fā)器輸出端，表示為Qb；其中，第一個單時鐘相位鎖存器中的一個PMOS管的柵極和該單時鐘相位鎖存器中的第二個NMOS管的柵極相連后接上述第一級的第二個輸出端Y，該第一個單時鐘相位鎖存器中的第一個NMOS管的源極接另一個反相器，該反相器的輸出端是觸發(fā)器的另一個輸出端，表示為Q；上述第一、第二兩個單時鐘相位鎖存器中的兩個第一個NMOS管的柵極都接時鐘信號CLK。
本發(fā)明的有益效果是與傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元觸發(fā)器電路DFNRB1，RCSFF觸發(fā)器電路和SAFF_CP觸發(fā)器電路比較，本發(fā)明提出的SAFF_CP_BRF觸發(fā)器在相同的測試條件下，可以節(jié)省高于20％的功耗。并且電路的結(jié)構(gòu)得到簡化，電路面積較小，電路延時特性，建立時間和亞穩(wěn)態(tài)時間特性也具有很明顯的優(yōu)勢。所提出的電路技術(shù)非常適合作為數(shù)字電路標(biāo)準(zhǔn)單元并應(yīng)用在低功耗集成電路設(shè)計中。


圖1.觸發(fā)器電路單元示意圖，D為數(shù)據(jù)信號輸入端，CLK為時鐘信號輸入端，Q和Qb為互補信號輸出端；圖2.Chartered 0.18um工藝數(shù)字標(biāo)準(zhǔn)單元庫中互補輸出且上升沿觸發(fā)的觸發(fā)器電路單元DFNRB1電路結(jié)構(gòu)圖；圖3.SAFF_CP觸發(fā)器電路結(jié)構(gòu)圖；圖4.交叉耦合NAND2鎖存器電路結(jié)構(gòu)圖；圖5.本發(fā)明所述的SAFF_CP_BRF觸發(fā)器電路結(jié)構(gòu)圖。
具體實施例方式
本發(fā)明解決其技術(shù)問題的技術(shù)方案是本發(fā)明提出的低時鐘信號擺幅條件預(yù)充觸發(fā)器SAFF_CP_BRF，如圖5所示。SAFF_CP_BRF觸發(fā)器同時具有可以采用低擺幅時鐘信號驅(qū)動和采用條件預(yù)充技術(shù)減小觸發(fā)器電路本身功耗的特點，并且由于第一級鎖存器的互補輸出端分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上，可以保證SAFF_CP_BRF觸發(fā)器的互補輸出端Q和Qb都可以實現(xiàn)對稱的上升沿延時和下降沿延時。相對于SAFF_CP觸發(fā)器電路，由于SAFF_CP_BRF觸發(fā)器中NMOS管MN6的柵極連接到時鐘信號CLK端，可以大大改善電路的建立時間特性，同時電路結(jié)構(gòu)更加簡單，減少了一條額外的高電壓電源線Vwell(給PMOS管MP1，MP2提供襯底偏置，Vwell＞VDD)，更加有利于電路的使用和設(shè)計。
SAFF_CP_BRF觸發(fā)器采用低擺幅時鐘信號驅(qū)動，可以有效的減小互連時鐘線網(wǎng)上的功耗。同時，觸發(fā)器電路采用由輸入數(shù)據(jù)信號D控制的條件預(yù)充控制電路完成對電路內(nèi)部節(jié)點的條件預(yù)充過程，減小了觸發(fā)器本身的功耗。區(qū)別于RCSFF觸發(fā)器(見文獻H.Kawaguchi and T.Sakurai“A Reduced Clock-Swing Flip-Flop(RCSFF)for 63％ Power Reduction”，IEEEJOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，時鐘信號CLK和輸入數(shù)據(jù)信號D組成或邏輯并連接到PMOS管MP1的柵極，同時時鐘信號CLK和輸入數(shù)據(jù)信號Db組成或邏輯并連接到PMOS管MP2的柵極。當(dāng)CLK為高電平，MP1和MP2都截止，NMOS管MN1導(dǎo)通，如果此時輸入數(shù)據(jù)信號D為高電平，使得節(jié)點X放電，節(jié)點Y維持高電平不變。此時第二級鎖存器被節(jié)點X和Y驅(qū)動，并且由于CLK為高電平，NMOS管MN4和MN5導(dǎo)通，使得觸發(fā)器互補輸出端Q為高電平，Qb為低電平。當(dāng)CLK為低電平的同時，如果輸入信號D仍然保持高電平，MP1保持截止，不會對節(jié)點X進行預(yù)充電；此時，對于第二級鎖存器，由于CLK為低電平，MN4和MN5截止，觸發(fā)器的互補輸出信號也會得到保持。當(dāng)CLK為低電平的同時，如果輸入信號D翻轉(zhuǎn)到低電平，MP1導(dǎo)通，對X節(jié)點預(yù)充電；并且當(dāng)下一個時鐘上升沿到來時，節(jié)點Y放電，節(jié)點X保持高電平并驅(qū)動第二級鎖存器，使得觸發(fā)器互補輸出端Q為低電平，Qb為高電平。第一級鎖存器的輸出節(jié)點X和Y分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上，這種連接方法不僅可以保證當(dāng)CLK為低電平時，觸發(fā)器的互補輸出端可以保持信號電平不變；同時，可以保證SAFF_CP_BRF觸發(fā)器的互補輸出端Q和Qb都可以實現(xiàn)對稱的上升沿延時和下降沿延時。
對于觸發(fā)器電路還存在亞穩(wěn)態(tài)效應(yīng)，當(dāng)輸入數(shù)據(jù)信號D在距離時鐘信號上升沿很近處發(fā)生跳變時，會引起從時鐘信號CLK到輸出端Q或者Qb的延時大大增加，定義觸發(fā)器電路的建立時間與增加的延時之和為亞穩(wěn)態(tài)時間，亞穩(wěn)態(tài)時間與一般情形下電路的延時之和為電路的總延時。對于一般的SAFF_CP觸發(fā)器電路，電路的建立時間特性受到第一級鎖存器預(yù)充電時間的限制。由于SAFF_CP_BRF觸發(fā)器中NMOS管MN6的柵極連接到時鐘信號CLK端，當(dāng)數(shù)據(jù)信號D已經(jīng)發(fā)生翻轉(zhuǎn)后，且時鐘信號CLK為低電平，第一級鎖存器開始給X節(jié)點或者Y節(jié)點的預(yù)充電過程，此時MN6管截止，可以減小預(yù)充電的負(fù)載電容，保證比較快的完成充電過程；當(dāng)時鐘信號CLK上升沿到來時，MN6管導(dǎo)通，電路完成正常功能。通過電路的仿真結(jié)果可以發(fā)現(xiàn)，本發(fā)明提出的觸發(fā)器SAFF_CP_BRF有比較優(yōu)越的建立時間和亞穩(wěn)態(tài)時間性能。
本發(fā)明的必要技術(shù)特征是首先，電路可以采用低擺幅時鐘信號驅(qū)動，有效的降低了時鐘網(wǎng)絡(luò)系統(tǒng)中消耗在時鐘互連線網(wǎng)上的功耗。觸發(fā)器電路采用由輸入數(shù)據(jù)信號D控制的條件預(yù)充控制電路完成對電路內(nèi)部節(jié)點的條件預(yù)充過程，減小了觸發(fā)器本身的功耗。第一級鎖存器的條件預(yù)充過程配合第二級鎖存器，保證電路在CLK為低電平并且不對X或者Y節(jié)點預(yù)充電時，觸發(fā)器的互補輸出端可以保持信號電平不變。第一級鎖存器的輸出節(jié)點X和Y分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上，這種連接方法可以保證SAFF_CP_BRF觸發(fā)器的互補輸出端Q和Qb都可以實現(xiàn)對稱的上升沿延時和下降沿延時。相對于SAFF_CP觸發(fā)器電路，由于SAFF_CP_BRF觸發(fā)器中NMOS管MN6的柵極連接到時鐘信號CLK端，可以大大改善電路的建立時間特性，同時電路結(jié)構(gòu)更加簡單，減少了一條額外的高電壓電源線Vwell(給PMOS管MP1，MP2提供襯底偏置，Vwell＞VDD)，更加有利于電路的使用和設(shè)計。
為了比較本發(fā)明所提出的SAFF_CP_BRF觸發(fā)器相對于傳統(tǒng)的觸發(fā)器電路DFNRB1和觸發(fā)器SAFF_CP的性能特點，我們采用Chartered 1.8-V 0.18μm工藝，使用電路仿真工具HSPICE對三種電路結(jié)構(gòu)進行了仿真比較分析。表1所示為三種觸發(fā)器電路動態(tài)功耗，泄露電流功耗和歸一化電路面積數(shù)據(jù)比較。電路動態(tài)功耗仿真中時鐘信號輸入CLK為100MHz，50％占空比方波信號，其中DFNRB1觸發(fā)器的時鐘信號接正常信號擺幅時鐘(0V-1.8V)，SAFF_CP和SAFF_CP_BRF觸發(fā)器的時鐘信號接低信號擺幅時鐘(0V-0.9V)。數(shù)據(jù)信號輸入D為20MHz，50％占空比方波信號(0V-1.8V)。觸發(fā)器電路輸出端接32fF電容負(fù)載。泄漏電流功耗仿真測試中電路輸入信號端CLK和D都接低電平，測試電源電流并取平均值。電路面積以Chartered 0.18um工藝數(shù)字標(biāo)準(zhǔn)單元庫中NAND2單元面積為標(biāo)準(zhǔn)做歸一化處理。動態(tài)功耗和泄漏電流功耗數(shù)據(jù)單位分別為微瓦特(uW)和皮瓦特(pW)。
表1觸發(fā)器動態(tài)功耗、泄漏電流功耗、歸一化電路面積比較

表2A、表2B和表2C所示為三種觸發(fā)器電路延時隨電路負(fù)載變化的關(guān)系。三種觸發(fā)器電路采用相同的電路配置，輸入信號轉(zhuǎn)換時間為0.1ns，單位負(fù)載為0.004pF。SAFF_CP_BRF觸發(fā)器電路相對于傳統(tǒng)的DFNRB1觸發(fā)器具有基本相當(dāng)?shù)碾娐费訒r并且上升沿延時與下降沿延時基本相同，這里不考慮亞穩(wěn)態(tài)效應(yīng)。tQ和tQb分別表示同相輸出端、反相輸出端的延時；RISE和FALL分別表示輸出信號上升沿和輸出信號下降沿；延時數(shù)據(jù)單位是納秒(ns)。
表2A DFNRB1觸發(fā)器電路延時與負(fù)載關(guān)系輸入信號轉(zhuǎn)換時間＝0.1ns，單位負(fù)載＝0.004pF

表2B SAFF_CP觸發(fā)器電路延時與負(fù)載關(guān)系

表2C SAFF_CP_BRF觸發(fā)器電路延時與負(fù)載關(guān)系

表3A、表3B和表3C所示為三種觸發(fā)器電路延時與輸入信號轉(zhuǎn)換時間的關(guān)系。三種觸發(fā)器電路采用相同的電路配置，輸入信號單位轉(zhuǎn)換時間為0.1ns，電路負(fù)載為0.032pF。SAFF_CP_BRF觸發(fā)器電路相對于傳統(tǒng)的DFNRB1觸發(fā)器具有基本相當(dāng)?shù)碾娐费訒r并且上升沿延時與下降沿延時基本相同，這里不考慮亞穩(wěn)態(tài)效應(yīng)。tQ和tQb分別表示同相輸出端、反相輸出端的延時；RISE和FALL分別表示輸出信號上升沿和輸出信號下降沿；延時數(shù)據(jù)單位是納秒(ns)。
表3A DFNRB1觸發(fā)器電路延時與轉(zhuǎn)換時間關(guān)系電路負(fù)載＝0.032pF，單位轉(zhuǎn)換時間＝0.1ns

表3B SAFF_CP觸發(fā)器電路延時與轉(zhuǎn)換時間關(guān)系

表3C SAFF_CP_BRF觸發(fā)器電路延時與轉(zhuǎn)換時間關(guān)系

觸發(fā)器電路的建立時間和亞穩(wěn)態(tài)時間是影響觸發(fā)器電路性能的重要指標(biāo)。在仿真測試中，比較了觸發(fā)器SAFF_CP和SAFF_CP_BRF，輸入信號轉(zhuǎn)換時間為0.1ns，電路負(fù)載為0.004pF。仿真結(jié)果見表4，為電路輸出端Q的建立時間和亞穩(wěn)態(tài)時間性能。由仿真結(jié)果可見，SAFF_CP_BRF觸發(fā)器具有比較優(yōu)越的性能。
表4觸發(fā)器輸出端Q建立時間和亞穩(wěn)態(tài)時間比較

權(quán)利要求
1.低時鐘信號擺幅條件預(yù)充CMOS觸發(fā)器，其特征在于，它含有第一級鎖存器，它是把名為SAFF_CP的條件預(yù)充結(jié)構(gòu)的低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路中的第一級鎖存器內(nèi)全部PMOS管的襯底直接連接到電源端VDD后形成的，它含有第一或邏輯電路，它由兩個漏極并聯(lián)后作為該邏輯電路的輸出端的NMOS管組成，其中，一個NMOS管的源極接時鐘信號CLK，柵極接數(shù)據(jù)信號Db；另一個NMOS管的源極和柵極同時接另一個數(shù)據(jù)信號D，兩個NMOS管的襯底都接地；第二或邏輯電路，它由兩個漏極并聯(lián)后作為該邏輯電路輸出端的另外兩個NMOS管組成，其中，一個NMOS管的源極接上述同一個時鐘信號CLK，柵極接上述同一個數(shù)據(jù)信號D；而另一個NMOS管的源極和柵極都同時接上述同一個數(shù)據(jù)信號Db，兩個NMOS管的襯底都接地；第一個PMOS管并聯(lián)電路，它由兩個其一端并聯(lián)后接上述同一個電源的PMOS管并聯(lián)而成，其中，第一個PMOS管的柵極接上述第一或邏輯電路的輸出端，兩個PMOS管的襯底都接上述同一個電源；第一個NMOS管串聯(lián)電路，它由第一、第二兩個NMOS管依次串聯(lián)而成，兩個NMOS管的襯底都接地，其中，第一個NMOS管的源極和上述第一個PMOS管并聯(lián)電路的另一個并聯(lián)節(jié)點相連后作為上述第一級鎖存器的第一個輸出端，用X表示，這個NMOS管的柵極與上述第一個PMOS管并聯(lián)電路中第二個PMOS管的柵極相連后作為所述第一級鎖存器的第二個輸出端，用Y表示，第一個NMOS管的漏極與第二個NMOS管的源極連接；第二個PMOS管并聯(lián)電路，它由另外兩個其一端并聯(lián)后接上述同一電源的PMOS管并聯(lián)而成，其中，第二個PMOS管的柵極接上述第二或邏輯電路的輸出端，兩個PMOS管的襯底都接上述同一個電源；一個源極直接接地的NMOS管，它的柵極接上述同一個時鐘信號CLK，它的襯底直接接地。第二個NMOS管串聯(lián)電路，它由另外兩個第一、第二NMOS管依次串聯(lián)而成，兩個NMOS管的襯底都接地，其中，第一個NMOS管的源極和上述第二個PMOS管并聯(lián)電路的另一個并聯(lián)節(jié)點相連后再與作為上述第一級鎖存器和第二個輸出端的Y端相連，這個NMOS管的柵極與上述第二個PMOS管并聯(lián)電路中第一個PMOS管的柵極相連后再與作為上述第一級鎖存器的第一個輸出端的X端相連，第一個NMOS管的漏極與第二個NMOS管的源極連接；其中，第二個NMOS管的漏極與上述第一個NMOS管串聯(lián)電路中第二個NMOS管的漏極并聯(lián)后連接上述源極直接接地的NMOS管的漏極；一個柵極直接接上述同一個時鐘信號CLK的NMOS管，它的源極和漏極分別與上述第一、第二NMOS管串聯(lián)電路中各自的第二個NMOS管的源極相連，它的襯底直接接地；一個反相器，它的輸入端與上述第一個NMOS管串聯(lián)電路中的第二個NMOS管的柵極相連后接到上述數(shù)據(jù)信號D，它的輸出端產(chǎn)生上述數(shù)據(jù)信號Db并同時連接到上述第二個NMOS管串聯(lián)電路中的第二個NMOS管的柵極；第二級鎖存器，它由第一、第二兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器并聯(lián)后一端接上述同一個電源而另一端共同接地后構(gòu)成，每一個單時鐘相位鎖存器依次由一個PMOS管、第一個NMOS管、第二個NMOS管相串聯(lián)構(gòu)成，所有的PMOS管襯底直接連接上述同一個電源，所有NMOS管的襯底直接連接地。其中，第二個單時鐘相位鎖存器中的一個PMOS管的柵極和該單時鐘相位鎖存器第二個NMOS管的柵極相連后接上述第一級鎖存器的第一個輸出端X，該單時鐘相位鎖存器中的第一個NMOS管的源極接一個反相器，該反相器輸出端也是觸發(fā)器輸出端，表示為Qb；其中，第一個單時鐘相位鎖存器中的一個PMOS管的柵極和該單時鐘相位鎖存器中的第二個NMOS管的柵極相連后接上述第一級的第二個輸出端Y，該第一個單時鐘相位鎖存器中的第一個NMOS管的源極接另一個反相器，該反相器的輸出端是觸發(fā)器的另一個輸出端，表示為Q；上述第一、第二兩個單時鐘相位鎖存器中的兩個第一個NMOS管的柵極都接時鐘信號CLK。
全文摘要
低時鐘信號擺幅條件預(yù)充CMOS觸發(fā)器屬于CMOS觸發(fā)器技術(shù)領(lǐng)域，其特征在于它具有把公知的名為SAFF_CP的條件預(yù)充結(jié)構(gòu)的低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路中第一級鎖存器內(nèi)全部PMOS管的襯底直接連接到電源端，同時把第一級鎖存器中唯一的一個柵極接同一電源端的NMOS管的柵極改接到時鐘信號端，再把第一級鎖存器的互補輸出端分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上而形成的。它可以保證本發(fā)明所述觸發(fā)器的互補輸出端實現(xiàn)對稱的上升沿延時和下降沿延時，相對于SAFF_CP觸發(fā)器電路，它的建立時間很小，其結(jié)構(gòu)也較簡單，更有利于電路的使用和設(shè)計。
文檔編號H03K3/00GK1652463SQ20051005899
公開日2005年8月10日 申請日期2005年3月29日 優(yōu)先權(quán)日2005年3月29日
發(fā)明者楊華中, 喬飛, 汪蕙 申請人:清華大學(xué)