專利名稱：帶復(fù)位和/或置位功能且基于條件預(yù)充結(jié)構(gòu)的d觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
帶復(fù)位置位功能基于條件預(yù)充結(jié)構(gòu)的D觸發(fā)器直接應(yīng)用的技術(shù)領(lǐng)域是基于條件預(yù)充結(jié)構(gòu)的具有復(fù)位置位功能的低功耗觸發(fā)器電路設(shè)計。所提出電路是一類適用于低擺幅時鐘信號網(wǎng)絡(luò)技術(shù)的且需要復(fù)位置位端的低功耗CMOS觸發(fā)器電路單元。
背景技術(shù)：
隨著CMOS集成電路制造工藝的進(jìn)步，集成電路的規(guī)模和復(fù)雜性日益增大，集成電路的功耗和散熱問題越來越得到來自工業(yè)界和學(xué)術(shù)界的重視?；谀壳暗募呻娐吩O(shè)計風(fēng)格，在大規(guī)模數(shù)字電路系統(tǒng)中，時鐘網(wǎng)絡(luò)消耗的能量占整個電路總耗能的比例一直居高不下；其中，電路工作狀態(tài)下，消耗在時鐘互連線網(wǎng)和時序電路單元(觸發(fā)器Flip-Flop)的能量又成為時鐘網(wǎng)絡(luò)能耗的重要來源，并且二者的功耗比例有不斷增加的趨勢(見文獻(xiàn)David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
同時在大規(guī)模集成電路的設(shè)計中，常用到帶有異步復(fù)位置位功能的觸發(fā)器，置位就是使輸出端Q高電平而Qb相應(yīng)為低電平；復(fù)位就是使輸出端Q低電平而Qb相應(yīng)為高電平；異步復(fù)位置位也就是無論時鐘的邊沿是否到達(dá)，當(dāng)復(fù)位端RN為低電平時，電路復(fù)位；當(dāng)置位端SN為低電平時，電路置位。當(dāng)復(fù)位端與置位端同時為低電平時，SN起作用，電路置位。當(dāng)SN或RN不起作用后，電路狀態(tài)隨時鐘翻轉(zhuǎn)。這類觸發(fā)器在異步時序電路中常常遇到，它的功耗和延時性能在集成電路領(lǐng)域愈加受到關(guān)注。
CMOS集成電路的功耗來源主要有動態(tài)功耗、靜態(tài)功耗、短路電流功耗和泄漏電流功耗。其中動態(tài)功耗占主要部分。在一定電路性能約束下，CMOS集成電路某節(jié)點的動態(tài)功耗PDynamic是該節(jié)點負(fù)載電容CL、電源電壓VDD和該節(jié)點的電壓擺幅VSwing的函數(shù)，即PDynamic＝CLVDDVSwingfα(1)其中，f為電路的工作頻率，α為信號活性。從式(1)中可見，減小α、CL、VDD和VSwing均可以減小電路的動態(tài)功耗。區(qū)別于數(shù)據(jù)信號線網(wǎng)，時鐘信號線網(wǎng)具有大互連線寄生電容和高信號活性的特點，通過降低時鐘信號線網(wǎng)的電壓信號擺幅VSwing可以在保證電路性能的條件下減小時鐘互連線上消耗的能量。觸發(fā)器電路單元廣泛應(yīng)用于集成電路設(shè)計，其中也不乏帶置位復(fù)位的觸發(fā)器電路的使用。如圖1所示是帶置位復(fù)位觸發(fā)器電路單元示意圖。如圖2所示為廣泛應(yīng)用在數(shù)字電路標(biāo)準(zhǔn)單元庫設(shè)計中的傳統(tǒng)的帶復(fù)位置位端的觸發(fā)器電路單元基本電路結(jié)構(gòu)，其中A模塊實現(xiàn)z＝！c+！a！b邏輯功能.這里以Verisilicon 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫中互補(bǔ)輸出，上升沿觸發(fā)的觸發(fā)器電路單元FFDSRHD1X為例說明(見文獻(xiàn)“SPICE Model of 0.15umGeneric(1.5V/3.3V)1P7M Process”Document numberGSMC_L015S7G0_SPI_V1.3 &“VeriSilicon GSMC 0.15μm High-Density Standard Cell Library Databook”)。這種電路結(jié)構(gòu)的主要特點是電路結(jié)構(gòu)比較簡單，其置位復(fù)位信號是通過改造反相器加入的，在沒有獨立的反相器結(jié)構(gòu)中難以運用，且不適合低時鐘信號擺幅時鐘網(wǎng)絡(luò)系統(tǒng)的設(shè)計，同時由于每一次時鐘信號翻轉(zhuǎn)都會引起電路內(nèi)部時鐘緩沖器的翻轉(zhuǎn)，電路功耗比較大。H.Kawaguchi提出一種可以采用低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路RCSFF(見文獻(xiàn)H.Kawaguchi and T.Sakurai“AReduced Clock-Swing Flip-Flop(RCSFF)for 63％Power Reduction”′，IEEE JOURNAL OFSOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，但是這種電路的問題是在每一次時鐘信號低電平時，都會對電路內(nèi)部節(jié)點預(yù)充電，會造成額外的能量消耗。在RCSFF電路的基礎(chǔ)上，Y.Zhang提出一種條件預(yù)充結(jié)構(gòu)的低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路SAFF_CP(見文獻(xiàn)Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-prechargeflip-flop for more than 30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如圖3所示。這種觸發(fā)器電路的最大特點是除了保持能夠工作在低電壓擺幅條件下；同時，如果觸發(fā)器電路輸入端在時鐘信號低電平時保持不變，電路不會在時鐘信號低電平期間對其內(nèi)部節(jié)點預(yù)充電。這一技術(shù)的采用，極大的降低了觸發(fā)器電路本身的功耗。但是，SAFF_CP電路存在的問題是，由于輸出鎖存器電路采用了交叉耦合NAND2(NAND2二輸入端與非門)結(jié)構(gòu)，會造成觸發(fā)器電路輸出端上升沿延時和下降沿延時極不對稱，給電路單元的使用帶來了潛在的問題。
對于基于SAFF結(jié)構(gòu)的帶置位復(fù)位功能的觸發(fā)器設(shè)計，Vojin G.Oklobdzija提到一種帶有掃描功能端和異步復(fù)位端的結(jié)構(gòu)(文獻(xiàn)“CIRCUIT IMPLEMENTATION TECHNIQUES FOR THEMAGNETIC READ/WRITE CHANNELS”Final Report 1998-99for MICRO Project 98-112)，如圖4所示。這種結(jié)構(gòu)電路比較復(fù)雜，僅給出了第一級復(fù)位的做法，沒有考慮到復(fù)位置位同時出現(xiàn)時的優(yōu)先級設(shè)計，缺乏對不同的第二級復(fù)位置位的設(shè)計，不能簡單應(yīng)用于圖3所示的SAFF_CP觸發(fā)器結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明的目的是在現(xiàn)有的條件預(yù)充結(jié)構(gòu)的低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路即SAFF_CP電路的基礎(chǔ)上做出一定的改進(jìn)，提出一種基于條件預(yù)充結(jié)構(gòu)的帶有異步置位復(fù)位功能端的觸發(fā)器結(jié)構(gòu)。其兩個互補(bǔ)輸出端信號翻轉(zhuǎn)延時較為對稱，靜態(tài)延時有一定的改善，相比傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元可節(jié)省20％以上的功耗，置位復(fù)位速度較快，且置位的優(yōu)先級高于復(fù)位，如圖6所示。
本發(fā)明的特征在于所述D觸發(fā)器含有第一級鎖存器，該鎖存器含有第1“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為MN1管和MN2管，所述MN1管的源極接時鐘信號CLK，柵極接輸入數(shù)據(jù)信號DB；所述MN2管的源極和柵極都接輸入信號D，該D信號和所述信號DB反相；第2“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為MN3管和MN4管，所述MN3管的源極接時鐘信號CLK，柵極接所述輸入數(shù)據(jù)信號D；所述MN2管的源極和柵極都接輸入信號DB；第1PMOS管，記為MP1管，該管的柵極同時和所述MN1、MN2管的漏極相連，而襯底接電源電壓VDD；第4PMOS管，記為MP4管，該管的柵極同時和所述MN3、MN4管的漏極相連，而襯底接電源電壓VDD；第5PMOS管，記為MP15管，該管的漏極同時和所述MP1管的源極相連，而柵極接置位信號經(jīng)反相器后形成的反相的置位信號S，該管的襯底和源極接電源電壓VDD；第6PMOS管，記為MP16管，該管的漏極同時和所述MP4管的源極相連，而柵極接復(fù)位信號R，該信號R由置位信號S和復(fù)位信號RN經(jīng)或非門后得到的，所述MN16管的襯底和源極接電源電壓VDD；第3PMOS管，記為MP3管，該管的襯底和源極連接的所述電源電壓VDD；第2PMOS管，記為MP2管，該管的襯底和源極連接的所述電源電壓VDD；第5NMOS管，記為MN5管，該管的源極同時連接到所述MP1、MP3管的漏極以及MP2管的柵極，構(gòu)成節(jié)點SALATCH_N；該MN5管的襯底接地；第6NMOS管，記為MN6管，該管的源極同時連接到所述MP3、MN5管的柵極以及所述MP2、MP4管的漏極，形成節(jié)點SALATCH_P；該MN6管的柵極接節(jié)點SALATCH N，而襯底接地；
第10NMOS管，記為MN17管，該管的源極接所述節(jié)點SALATCH_P，柵極接復(fù)位信號R，而襯底則在和漏極相連后接地；第11NMOS管，記為MN18管，該管的源極接所述節(jié)點SALATCH_N，柵極接置位信號S，而襯底則在和漏極相連后接地；第7NMOS管，記為MN7管，該管的漏極和所述MN5管的漏極相連，而襯底接地；第8NMOS管，記為MN8管，該管的漏極和所述MN6管的漏極相連，而襯底接地；一個反相器，記為XIVG1，該反相器的輸入端在和所述MN7管柵極相連后接所述輸入數(shù)據(jù)信號D，而該反相器的輸出端為所述MN8管的柵極提供反相后的輸入數(shù)據(jù)信號DB；第9NMOS管，記為MN9管，該管的源極同時與所述MN7、MN8管的漏極相連，柵極接時鐘信號CLK，而襯底接地；第二級鎖存器，該所存器有兩個具有相同電器參數(shù)的單時鐘相位鎖存器構(gòu)成，所述第二級鎖存器含有第1個單時鐘相位鎖存器，含有一個PMOS管，記為XOUT1.M1管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_P；一個NMOS管，記為XOUT1.M2管，該管的源極和所述XOUT1.M1管的漏極相連，而柵極接所述節(jié)點SALATCH_P；又一個NMOS管，記為XOUT1.M3管，該管的源極和所述XOUT1.M2管的漏極相連，而柵極接時鐘信號CLK；再一個NMOS管，記為MN28管，該管的柵極接置位信號S，而襯底在與所述XOUT1.M2、XOUT1.M3管的襯底相連后接地，該管的漏極接地；第2個單時鐘相位鎖存器，含有一個PMOS管，記為XOUT2.M1管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_N；一個NMOS管，記為XOUT2.M2管，該管的源極和所述XOUT2.M1管的漏極相連，而柵極接所述節(jié)點SALATCH_N；又一個NMOS管，記為XOUT1.M3管，該管的源極和所述XOUT2.M2管的漏極相連，而柵極接時鐘信號CLK；再一個NMOS管，記為MN27管，該管的柵極接復(fù)位信號R，而襯底在與所述XOUT2.M2、XOUT2.M3管的襯底相連后接地，該管的漏極接地；
電位保持單元，含有兩個反相器，分別記為XIVG4和XIVG5，所述反相器XIVG4的輸入端在和反相器XIVG5的輸出端相連后接所述XOUT1.M1的漏極以及MN28的源極，形成節(jié)點QI；所述反相器XIVG4的輸出端在和反相器XIVG5的輸入端相連后接所述XOUT2.M1的漏極以及MN27的源極，形成節(jié)點QNI；兩個所述D觸發(fā)器的輸出反相器，分別記為XIVG2和XIVG3，所述反相器XIVG3的輸入端和所述節(jié)點QNI相連，而輸出端為輸出信號Qb；所述反相器XIVG2的輸入端和所述節(jié)點QI相連，而輸出端為輸出信號Q。
本發(fā)明所述的帶置位功能且基于條件預(yù)充結(jié)構(gòu)的D觸發(fā)器，其特征在于所述D觸發(fā)器含有第一級鎖存器，該鎖存器含有第1“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為MN1管和MN2管，所述MN1管的源極接時鐘信號CLK，柵極接輸入數(shù)據(jù)信號DB；所述MN2管的源極和柵極都接輸入信號D，該D信號和所述信號DB反相；第2“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為MN3管和MN4管，所述MN3管的源極接時鐘信號CLK，柵極接所述輸入數(shù)據(jù)信號D；所述MN4管的源極和柵極都接輸入信號DB；第1PMOS管，記為MP1管，該管的柵極同時和所述MN1、MN2管的漏極相連，而襯底接電源電壓VDD；第4PMOS管，記為MP4管，該管的柵極同時和所述MN3、MN4管的漏極相連，該管的源極和襯底相連后接電源電壓VDD；第5PMOS管，記為MP15管，該管的漏極同時和所述MP1管的源極相連，而柵極接置位信號經(jīng)反相器后形成的反相的置位信號S，該管的襯底和源極接電源電壓VDD；第3PMOS管，記為MP3管，該管的襯底和源極連接的所述電源電壓VDD；第2PMOS管，記為MP2管，該管的襯底和源極連接的所述電源電壓VDD；第5NMOS管，記為MN5管，該管的源極同時連接到所述MP1、MP3管的漏極以及MP2管的柵極，構(gòu)成節(jié)點SALATCH_N；該MN5管的襯底接地；第6NMOS管，記為MN6管，該管的源極同時連接到所述MP3、MN5管的柵極以及所述MP2、MP4管的漏極，形成節(jié)點SALATCH_P；該MN6管的柵極接節(jié)點SALATCH_N，而襯底接地；下拉節(jié)點SALATCH_N用的NMOS管，記為(MN18)管，該管的源極接所述節(jié)點SALATCH_N，柵極接置位信號S，而襯底則在和漏極相連后接地；上拉節(jié)點SALATCH_P用的PMOS管，記為(MP18)管，該管的源極接所述節(jié)點SALATCH_P，柵極接置位信號SN，而襯底則在和漏極相連后所述電源電壓VDD；第7NMOS管，記為MN7管，該管的漏極和所述MN5管的漏極相連，而襯底接地；第8NMOS管，記為MN8管，該管的漏極和所述MN6管的漏極相連，而襯底接地；一個反相器，記為XIVG1，該反相器的輸入端在和所述MN7管柵極相連后接所述輸入數(shù)據(jù)信號D，而該反相器的輸出端為所述MN8管的柵極提供反相后的輸入數(shù)據(jù)信號DB；第9NMOS管，記為MN9管，該管的源極同時與所述MN7、MN8管的漏極相連，柵極接時鐘信號CLK，而襯底接地；第二級鎖存器，該所存器有兩個具有相同電器參數(shù)的單時鐘相位鎖存器構(gòu)成，所述第二級鎖存器含有第1個單時鐘相位鎖存器，含有一個PMOS管，記為XOUT1.M1管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_P；一個NMOS管，記為XOUT1.M2管，該管的源極和所述XOUT1.M1管的漏極相連，而柵極接所述節(jié)點SALATCH_P；又一個NMOS管，記為XOUT1.M3管，該管的源極和所述XOUT1.M2管的漏極相連，而柵極接時鐘信號CLK；再一個NMOS管，記為MN28管，該管的柵極接置位信號S，而襯底在與所述XOUT1.M2、XOUT1.M3管的襯底相連后接地，該管的漏極接地；第2個單時鐘相位鎖存器，含有一個PMOS管，記為XOUT2.M1管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_N；一個NMOS管，記為XOUT2.M2管，該管的源極和所述XOUT2.M1管的漏極相連，而柵極接所述節(jié)點SALATCH_N，該管襯底接地；又一個NMOS管，記為XOUT1.M3管，該管的源極和所述XOUT2.M2管的漏極相連，而柵極接時鐘信號CLK，該管襯底接地；電位保持單元，含有兩個反相器，分別記為XIVG4和XIVG5，所述反相器XIVG4的輸入端在和反相器XIVG5的輸出端相連后接所述XOUT1.M1的漏極以及MN28的源極，形成節(jié)點QI；所述反相器XIVG4的輸出端在和反相器XIVG5的輸入端相連后接所述XOUT2.M1的漏極，形成節(jié)點QNI；兩個所述D觸發(fā)器的輸出反相器，分別記為XIVG2和XIVG3，所述反相器XIVG3的輸入端和所述節(jié)點QNI相連，而輸出端為輸出信號Qb；所述反相器XIVG2的輸入端和所述節(jié)點QI相連，而輸出端為輸出信號Q。
一種帶復(fù)位功能且基于條件預(yù)充結(jié)構(gòu)的D觸發(fā)器，其特征在于所述D觸發(fā)器含有第一級鎖存器，該鎖存器含有第1“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為MN1管和MN2管，所述MN1管的源極接時鐘信號CLK，柵極接輸入數(shù)據(jù)信號DB；所述MN2管的源極和柵極都接輸入信號D，該D信號和所述信號DB反相；第2“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為MN3管和MN4管，所述MN3管的源極接時鐘信號CLK，柵極接所述輸入數(shù)據(jù)信號D；所述MN4管的源極和柵極都接輸入信號DB；第1PMOS管，記為MP1管，該管的柵極同時和所述MN1、MN2管的漏極相連，該管的源極與襯底相連后接電源電壓VDD；第4PMOS管，記為MP4管，該管的柵極同時和所述MN3、MN4管的漏極相連，而襯底接電源電壓VDD；第6PMOS管，記為MP16管，該管的漏極同時和所述MP4管的源極相連，而柵極接復(fù)位信號經(jīng)反相器后形成的反相的復(fù)位信號R，該管的襯底和源極接電源電壓VDD；第3PMOS管，記為MP3管，該管的襯底和源極連接的所述電源電壓VDD；第2PMOS管，記為MP2管，該管的襯底和源極連接的所述電源電壓VDD；第5NMOS管，記為MN5管，該管的源極同時連接到所述MP1、MP3管的漏極以及MP2管的柵極，構(gòu)成節(jié)點SALATCH_N；該MN5管的襯底接地；第6NMOS管，記為MN6管，該管的源極同時連接到所述MP3、MN5管的柵極以及所述MP2、MP4管的漏極，形成節(jié)點SALATCH_P；該MN6管的柵極接節(jié)點SALATCH_N，而襯底接地；下拉節(jié)點SALATCH_P用的NMOS管，記為(MNl7)管，該管的源極接所述節(jié)點SALATCH_P，柵極接復(fù)位信號R，而襯底則在和漏極相連后接地；上拉節(jié)點SALATCH_N用的PMOS管，記為(MP17)管，該管的源極接所述節(jié)點SALATCH_N，柵極接復(fù)位信號RN，而襯底則在和漏極相連后所述電源電壓VDD；第7NMOS管，記為MN7管，該管的漏極和所述MN5管的漏極相連，而襯底接地；
第8NMOS管，記為MN8管，該管的漏極和所述MN6管的漏極相連，而襯底接地；一個反相器，記為XIVG1，該反相器的輸入端在和所述MN7管柵極相連后接所述輸入數(shù)據(jù)信號D，而該反相器的輸出端為所述MN8管的柵極提供反相后的輸入數(shù)據(jù)信號DB；第9NMOS管，記為MN9管，該管的源極同時與所述MN7、MN8管的漏極相連，柵極接時鐘信號CLK，而襯底接地；第二級鎖存器，該所存器有兩個具有相同電器參數(shù)的單時鐘相位鎖存器構(gòu)成，所述第二級鎖存器含有第1個單時鐘相位鎖存器，含有一個PMOS管，記為XOUT1.M1管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_P；一個NMOS管，記為XOUT1.M2管，該管的源極和所述XOUT1.M1管的漏極相連，而柵極接所述節(jié)點SALATCH_P；又一個NMOS管，記為XOUT1.M3管，該管的源極和所述XOUT1.M2管的漏極相連，而柵極接時鐘信號CLK；第2個單時鐘相位鎖存器，含有一個PMOS管，記為XOUT2.M1管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_N；一個NMOS管，記為XOUT2.M2管，該管的源極和所述XOUT2.M1管的漏極相連，而柵極接所述節(jié)點SALATCH_N；又一個NMOS管，記為XOUT1.M3管，該管的源極和所述XOUT2.M2管的漏極相連，而柵極接時鐘信號CLK；再一個NMOS管，記為MN27管，該管的柵極接復(fù)位信號R，而襯底在與所述XOUT2.M2、XOUT2.M3管的襯底相連后接地，該管的漏極接地；電位保持單元，含有兩個反相器，分別記為XIVG4和XIVG5，所述反相器XIVG4的輸入端在和反相器XIVG5的輸出端相連后接所述XOUT1.M1的漏極，形成節(jié)點QI；所述反相器XIVG4的輸出端在和反相器XIVG5的輸入端相連后接所述XOUT2.M1的漏極以及MN27的源極，形成節(jié)點QNI；兩個所述D觸發(fā)器的輸出反相器，分別記為XIVG2和XIVG3，所述反相器XIVG3的輸入端和所述節(jié)點QNI相連，而輸出端為輸出信號Qb；所述反相器XIVG2的輸入端和所述節(jié)點QI相連，而輸出端為輸出信號Q。
本發(fā)明的有益效果是與傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元觸發(fā)器電路FFDSRHD1X比較，本發(fā)明提出的FFDSRHD1X_SCB_FCS觸發(fā)器在相同的測試條件下，可以節(jié)省高于20％的功耗。并且電路的結(jié)構(gòu)得到簡化，電路面積較小，電路延時特性，建立時間和亞穩(wěn)態(tài)時間特性也較好。所提出的電路技術(shù)非常適合作為數(shù)字電路標(biāo)準(zhǔn)單元并應(yīng)用在低功耗集成電路設(shè)計中。


圖1.觸發(fā)器電路單元示意圖，D為數(shù)據(jù)信號輸入端，CLK為時鐘信號輸入端，Q和Qb為互補(bǔ)信號輸出端；圖2.VeriSilicon 0.15um工藝數(shù)字標(biāo)準(zhǔn)單元庫中互補(bǔ)輸出且上升沿觸發(fā)的觸發(fā)器電路單元FFDSRHD1X電路結(jié)構(gòu)圖；圖3.SAFF_CP觸發(fā)器電路結(jié)構(gòu)圖；圖4.基于SAFF結(jié)構(gòu)的同時帶有掃描測試功能端和異步復(fù)位功能端的電路結(jié)構(gòu)圖；圖5.本發(fā)明所述的異步置位復(fù)位觸發(fā)器電路結(jié)構(gòu)圖。
圖6.本發(fā)明所述的FFDSRHD1X_SCB_FCS觸發(fā)器電路結(jié)構(gòu)圖。
圖7.僅帶異步置位端的FFDSHD1X_SCB_FCS觸發(fā)器電路結(jié)構(gòu)圖。
圖8.僅帶異步復(fù)位端的FFDRHD1X_SCB_FCS觸發(fā)器電路結(jié)構(gòu)圖。
具體實施例方式
本發(fā)明解決其技術(shù)問題的技術(shù)方案是本發(fā)明提出基于條件預(yù)充結(jié)構(gòu)的帶復(fù)位置位端觸發(fā)器FFDSRHD1X_SCB_FCS，如圖6所示。圖5所示電路是圖6的雛形。FFDSRHD1X_SCB_FCS觸發(fā)器具有采用條件預(yù)充技術(shù)減小觸發(fā)器電路本身功耗的特點，同時具有可進(jìn)行置位，復(fù)位的功能。圖5中基本結(jié)構(gòu)是一個條件預(yù)充觸發(fā)器，其工作原理如下首先用四個MOS管對CLK信號，D信號進(jìn)行預(yù)處理，主要是CLK“或(OR)”D，CLK“或(OR)”Db，再把這兩個信號加到兩個上拉驅(qū)動管的柵極，通過它們對第一級鎖存器進(jìn)行預(yù)充；第一級鎖存器中心由MP2，MP3，MN5，MN6構(gòu)成靈敏放大器結(jié)構(gòu)。這一結(jié)構(gòu)存在正反饋，又是一種差分輸入結(jié)構(gòu)，互補(bǔ)輸入，既有很強(qiáng)的抗噪聲性能，又能提高對輸入信號的靈敏度，同時它的雙穩(wěn)態(tài)特性便于保存住數(shù)據(jù)。第一級鎖存器的互補(bǔ)輸出端分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上，為了避免單時鐘相位鎖存器輸出節(jié)點QI、QNI的三態(tài)特性，在QI和QNI之間加上了holder，它由兩個首尾相接的反相器構(gòu)成，即使CLK是靜態(tài)低電平時，第二級的電位也能夠確定并保持住。這樣即使第二級有泄漏電流，也不會影響到電路狀態(tài)的改變。
當(dāng)CLK為高電平時，第一級兩個驅(qū)動管柵極都是高電位，P管截止，D信號無法改變節(jié)點SALATCH_P、SALATCH_N的狀態(tài)，當(dāng)CLK為低電平時，D和Db加到兩個驅(qū)動管柵極，這時若D信號翻轉(zhuǎn)，將對節(jié)點SALATCH_P，SALATCH_N進(jìn)行預(yù)充，本來節(jié)點SALATCH_P，SALATCH_N應(yīng)是一高一低的，但由于此時MN9管在時鐘控制下是截斷的，第一級無法放電，所以兩節(jié)點SALATCH_P，SALATCH_N都被充成高電位。這時第二級的放電回路也是斷開的，所以第一級的雙高狀態(tài)不會影響到第二級holder的狀態(tài)，電路輸出仍舊保持。此時預(yù)充已經(jīng)完成。當(dāng)時鐘上升沿來臨時，MN9管打開，電路放電節(jié)點SALATCH_P，SALATCH_N翻成正確的電位。同時由于第二級放電回路也已打開，SALATCH_P，SALATCH_N驅(qū)動QI，QNI翻轉(zhuǎn)，完成一次D觸發(fā)器功能。當(dāng)D信號保持不變時，即使時鐘沿到達(dá)，也不會對SALATCH_P，SALATCH_N兩節(jié)點進(jìn)行預(yù)充電，內(nèi)部節(jié)點不會隨時鐘信號進(jìn)行不必要的翻轉(zhuǎn)，因而降低了功耗。
對置位復(fù)位信號的加入，如圖5所示。在電路的第一級鎖存器中，分別用兩個P管；兩個N管對SALATCH_P，SALATCH_N進(jìn)行上拉和下拉。這些管子的控制信號分別是S、R、RN、SN，其中S是輸入信號SN經(jīng)反相器得到，R則是RN與S的“或非”。這主要是由于當(dāng)置位、復(fù)位信號同時到達(dá)時，電路置位。只有當(dāng)置位信號SN不起作用(高電平)，且Rn為低電平時，上述R才是高電平，從而驅(qū)動SALATCH_P放電。同時注意到由RN驅(qū)動的上拉P管漏極并非直接接VDD，而是要受S影響的，只有在S為低電平時，這個上拉才是成功的。這樣的設(shè)計不僅體現(xiàn)了置位、復(fù)位的優(yōu)先級，而且避免了上述四個管子構(gòu)成直流通路導(dǎo)致過大功耗。然而這樣設(shè)計并不完美，必須考慮到在置位，復(fù)位時將輸入信號截斷，不然兩相沖突，仍將導(dǎo)致大電流。具體做法就是在第一級的兩個驅(qū)動P管(MP1、MP4)上方各串接一個P管，由S與R控制，保證置位、復(fù)位時將驅(qū)動截斷。利用本電路的特點，置位時只需截斷MP1支路，復(fù)位時只需截斷MP4支路，進(jìn)而簡化邏輯控制。對于第二級電路，利用其本身的結(jié)構(gòu)，當(dāng)?shù)谝患壍闹梦弧?fù)位完成后，可以方便地對節(jié)點QI或QNI實現(xiàn)上拉，因此只需簡單地在節(jié)點QI和QNI上加兩個下拉N管，由S、R控制即可。這樣就得到圖5所示的復(fù)位、置位的處理。
進(jìn)一步分析，第一級兩個驅(qū)動管(MP1、MP4)支路截斷后，利用MP2，MP3，MN5，MN6構(gòu)成靈敏放大器，只需對SALATCH_P或SALATCH_N之一進(jìn)行下拉，另一節(jié)點自然翻到高電位。因此可除去圖5中MP17、MP18兩管，得到圖6的結(jié)構(gòu)。當(dāng)然第二級完全也可利用holder的正反饋作用而不必用N管下拉，但這樣置位、復(fù)位速度慢且不夠穩(wěn)定，故不采用。當(dāng)SN、RN都為高電平時，所有這些附加管子都不起作用，電路作為D觸發(fā)器正常工作。
對于觸發(fā)器電路還存在亞穩(wěn)態(tài)效應(yīng)，當(dāng)輸入數(shù)據(jù)信號D在距離時鐘信號上升沿很近處發(fā)生跳變時，會引起從時鐘信號CLK到輸出端Q或者Qb的延時大大增加，定義觸發(fā)器電路的建立時間與增加的延時之和為亞穩(wěn)態(tài)時間，亞穩(wěn)態(tài)時間與一般情形下電路的延時之和為電路的總延時。對于一般的SAFF_CP觸發(fā)器電路，電路的建立時間特性受到第一級鎖存器預(yù)充電時間的限制。且FFDSRHD1X_SCB_FCS觸發(fā)器中去掉了SAFF_CP電路中接在MN2和MN3之間的NMOS管，預(yù)充電的負(fù)載電容大為減小，保證比較快的完成充電過程。通過電路的仿真結(jié)果可以發(fā)現(xiàn)，本發(fā)明提出的觸發(fā)器FFDSRHD1X_SCB_FCS有比較優(yōu)越的建立時間和亞穩(wěn)態(tài)時間性能。
本發(fā)明的必要技術(shù)特征是首先，觸發(fā)器電路采用由輸入數(shù)據(jù)信號D控制的條件預(yù)充控制電路完成對電路內(nèi)部節(jié)點的條件預(yù)充過程，減小了觸發(fā)器本身的功耗。第一級鎖存器的條件預(yù)充過程配合第二級鎖存器，保證電路在CLK為低電平并且不對節(jié)點預(yù)充電時，觸發(fā)器的互補(bǔ)輸出端可以保持信號電平不變。第一級鎖存器的輸出節(jié)點分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上，這種連接方法可以保證FFDSRHD1X_SCB_FCS觸發(fā)器的互補(bǔ)輸出端Q和Qb都可以實現(xiàn)對稱的上升沿延時和下降沿延時。相對于SAFF_CP觸發(fā)器電路，F(xiàn)FDSRHD1X_SCB_FCS觸發(fā)器中去掉了SAFF_CP電路中接在MN2和MN3之間的NMOS管，預(yù)充電的負(fù)載電容大為減小，可以大大改善電路的建立時間特性，同時電路結(jié)構(gòu)更加簡單，減少了一條額外的高電壓電源線Vwell(給PMOS管MP1，MP2提供襯底偏置，Vwell＞VDD)，更加有利于電路的使用和設(shè)計。再有在第二級電路QI和QNI之間接入了兩個首尾相接的反相器作為電位保持單元，避免單時鐘相位鎖存器輸出節(jié)點QI，QNI的三態(tài)特性。最后，F(xiàn)FDSRHD1X_SCB_FCS觸發(fā)器直接在兩級節(jié)點SALATCH_P、SALATCH_N、QI、QNI上通MOS管上拉下拉進(jìn)行復(fù)位、置位。其中巧妙地利用正反饋，及兩級電路的特點，省略了部分上拉下拉管。且對復(fù)位、置位進(jìn)行了電路優(yōu)先級上的安排。
為了比較本發(fā)明所提出的FFDSRHD1X_SCB_FCS觸發(fā)器相對于傳統(tǒng)的觸發(fā)器電路FFDSRHD1X的性能特點，我們采用Versilicon 1.5-V 0.15μm工藝，使用電路仿真工具HSPICE對兩種電路結(jié)構(gòu)進(jìn)行了仿真比較分析。
表1所示為兩種觸發(fā)器電路動態(tài)功耗數(shù)據(jù)比較。電路動態(tài)功耗仿真中時鐘信號輸入CLK為100MHz，50％占空比方波信號(0V-1.5V)。數(shù)據(jù)信號輸入D為20MHz，50％占空比方波信號(0V-1.5V)。輸入信號轉(zhuǎn)換時間為0.104ns。觸發(fā)器電路輸出端接20fF電容負(fù)載。其中Q Loaded，Qb Empty代表Q輸出端接20fF電容負(fù)載，其互補(bǔ)輸出端Qb空載(即不接負(fù)載)。Qb Loaded，Q Empty代表Qb輸出端接20fF電容負(fù)載，而Q輸出端空載。動態(tài)功耗數(shù)據(jù)單位為微瓦特(uW)。
表1觸發(fā)器動態(tài)功耗比較

表2所示為兩種觸發(fā)器電路延時性能的比較。時延性能的定義方式如下當(dāng)輸入數(shù)據(jù)D信號的翻轉(zhuǎn)遠(yuǎn)遠(yuǎn)提前于CLK的跳變沿時，CLK到輸出Q的延時不受亞穩(wěn)態(tài)效應(yīng)的影響，此延時稱為靜態(tài)時延，靜態(tài)時延的105％定義為延時(Delay)。當(dāng)CLK到輸出Q的延時等于Delay(即靜態(tài)時延的105％)時，輸入數(shù)據(jù)D信號的翻轉(zhuǎn)相對于CLK的跳變沿的提前時間定義為亞穩(wěn)態(tài)周期(Tmp)；亞穩(wěn)態(tài)周期和此時延時的和定義為總延時(即Total Delay＝Tmp+Delay)。
兩種觸發(fā)器電路采用相同的電路配置，輸入信號轉(zhuǎn)換時間為0.05ns，互補(bǔ)輸出端Q和Qb負(fù)載為0.02pF。異步置位端、復(fù)位端均為1.5V直流電平，即電路工作在觸發(fā)器狀態(tài)下。RISE和FALL分別表示輸出信號上升沿和輸出信號下降沿；Tmp、Delay和Total Delay都是在上述定義下Q輸出端的數(shù)據(jù)指標(biāo)。延時數(shù)據(jù)單位是納秒(ns)。
表2觸發(fā)器Total Delay比較

表3為兩種結(jié)構(gòu)觸發(fā)器版圖面積比較。其中在版圖設(shè)計的規(guī)則中，其寬度固定，長度必須為0.56um的整數(shù)倍。長度的單位是微米(um)。面積的單位是平方微米(um2)。
表3觸發(fā)器版圖面積比較

由上述數(shù)據(jù)的比較可以看出，本發(fā)明所采用的可測試觸發(fā)器的結(jié)構(gòu)與傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元的相應(yīng)結(jié)構(gòu)相比，其在功耗上有較大的優(yōu)勢，同時靜態(tài)延時的性能也有較大的改善，TotalDelay和版圖面積基本相當(dāng)。具有這些性能的優(yōu)勢使得其很適合應(yīng)用于低功耗數(shù)字大規(guī)模集成電路中。
在此結(jié)構(gòu)系列中，若電路僅考慮設(shè)置位端或復(fù)位端，則有以下兩種觸發(fā)器。
1.FFDSHD1X_SCB_FCS即為僅具有置位功能的此系列D觸發(fā)器，如圖7所示。其基本原理與FFDSRHD1X_SCB_FCS一致，為了置位迅速，保留了MP18管。其電路的功耗、延時和面積性能與Verisilicon 1.5-V 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫中具有相同功能的單元FFDSHD1X比較結(jié)果如表11、表12和表13所示。測試條件為SN輸入信號為1.5V直流電平，其他條件與FFDSRHD1X_SCB FCS的測試條件相同。
表11觸發(fā)器動態(tài)功耗比較

表12觸發(fā)器Total Delay比較

表13觸發(fā)器版圖面積比較

2.FFDRHD1X_SCB_FCS即為僅具有復(fù)位功能的此系列D觸發(fā)器，如圖8所示。其基本原理與FFDSRHD1X_SCB_FCS一致，為了復(fù)位迅速，保留了MP17管。其電路的功耗、延時和面積性能與Verisilicon 1.5-V 0.15μm工藝數(shù)字標(biāo)準(zhǔn)單元庫中具有相同功能的單元FFDRHD1X比較結(jié)果如表21、表22和表23所示。測試條件為RN輸入信號為1.5V直流電平，其他條件與FFDSRHD1X_SCB_FCS的測試條件相同。
表21觸發(fā)器動態(tài)功耗比較

表22觸發(fā)器Total Delay比較

表23觸發(fā)器版圖面積比較

權(quán)利要求
1.帶復(fù)位和置位功能且基于條件預(yù)充結(jié)構(gòu)的D觸發(fā)器，其特征在于所述D觸發(fā)器含有第一級鎖存器，該鎖存器含有第1“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為(MN1)管和(MN2)管，所述(MN1)管的源極接時鐘信號CLK，柵極接輸入數(shù)據(jù)信號DB；所述(MN2)管的源極和柵極都接輸入信號D，該D信號和所述信號DB反相；第2“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為(MN3)管和(MN4)管，所述(MN3)管的源極接時鐘信號CLK，柵極接所述輸入數(shù)據(jù)信號D；所述(MN4)管的源極和柵極都接輸入信號DB；第1 PMOS管，記為(MP1)管，該管的柵極同時和所述(MN1)、(MN2)管的漏極相連，而襯底接電源電壓VDD；第4 PMOS管，記為(MP4)管，該管的柵極同時和所述(MN3)、(MN4)管的漏極相連，而襯底接電源電壓VDD；第5 PMOS管，記為(MP15)管，該管的漏極同時和所述(MP1)管的源極相連，而柵極接置位信號經(jīng)反相器后形成的反相的置位信號S，該管的襯底和源極接電源電壓VDD；第6 PMOS管，記為(MP16)管，該管的漏極同時和所述(MP4)管的源極相連，而柵極接復(fù)位信號R，該信號R由置位信號S和復(fù)位信號RN經(jīng)或非門后得到的，所述(MN16)管的襯底和源極接電源電壓VDD；第3 PMOS管，記為(MP3)管，該管的襯底和源極連接的所述電源電壓VDD；第2 PMOS管，記為(MP2)管，該管的襯底和源極連接的所述電源電壓VDD；第5 NMOS管，記為(MN5)管，該管的源極同時連接到所述(MP1)、(MP3)管的漏極以及(MP2)管的柵極，構(gòu)成節(jié)點SALATCH_N；該(MN5)管的襯底接地；第6 NMOS管，記為(MN6)管，該管的源極同時連接到所述(MP3)、(MN5)管的柵極以及所述(MP2)、(MP4)管的漏極，形成節(jié)點SALATCH_P，該(MN6)管的柵極接節(jié)點SALATCH_N，而襯底接地；第10 NMOS管，記為(MN17)管，該管的源極接所述節(jié)點SALATCH_P，柵極接復(fù)位信號R，而襯底則在和漏極相連后接地；第11 NMOS管，記為(MN18)管，該管的源極接所述節(jié)點SALATCH_N，柵極接置位信號S，而襯底則在和漏極相連后接地；第7 NMOS管，記為(MN7)管，該管的漏極和所述(MN5)管的漏極相連，而襯底接地；第8 NMOS管，記為(MN8)管，該管的漏極和所述(MN6)管的漏極相連，而襯底接地；一個反相器，記為(XIVG1)，該反相器的輸入端在和所述(MN7)管柵極相連后接所述輸入數(shù)據(jù)信號D，而該反相器的輸出端為所述(MN8)管的柵極提供反相后的輸入數(shù)據(jù)信號DB；第9 NMOS管，記為(MN9)管，該管的源極同時與所述(MN7)、(MN8)管的漏極相連，柵極接時鐘信號CLK，而襯底接地；第二級鎖存器，該所存器有兩個具有相同電器參數(shù)的單時鐘相位鎖存器構(gòu)成，所述第二級鎖存器含有第1個單時鐘相位鎖存器，含有一個PMOS管，記為(XOUT1.M1)管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_P；一個NMOS管，記為(XOUT1.M2)管，該管的源極和所述(XOUT1.M1)管的漏極相連，而柵極接所述節(jié)點SALATCH_P；又一個NMOS管，記為(XOUT1.M3)管，該管的源極和所述(XOUT1.M2)管的漏極相連，而柵極接時鐘信號CLK；再一個NMOS管，記為(MN28)管，該管的柵極接置位信號S，而襯底在與所述(XOUT1.M2)、(XOUT1.M3)管的襯底相連后接地，該管的漏極接地；第2個單時鐘相位鎖存器，含有一個PMOS管，記為(XOUT2.M1)管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_N；一個NMOS管，記為(XOUT2.M2)管，該管的源極和所述(XOUT2.M1)管的漏極相連，而柵極接所述節(jié)點SALATCH_N；又一個NMOS管，記為(XOUT1.M3)管，該管的源極和所述(XOUT2.M2)管的漏極相連，而柵極接時鐘信號CLK；再一個NMOS管，記為(MN27)管，該管的柵極接復(fù)位信號R，而襯底在與所述(XOUT2.M2)、(XOUT2.M3)管的襯底相連后接地，該管的漏極接地；電位保持單元，含有兩個反相器，分別記為(XIVG4)和(XIVG5)，所述反相器(XIVG4)的輸入端在和反相器(XIVG5)的輸出端相連后接所述(XOUT1.M1)的漏極以及(MN28)的源極，形成節(jié)點QI；所述反相器(XIVG4)的輸出端在和反相器(XIVG5)的輸入端相連后接所述(XOUT2.M1)的漏極以及(MN27)的源極，形成節(jié)點QNI；兩個所述D觸發(fā)器的輸出反相器，分別記為(XIVG2)和(XIVG3)，所述反相器(XIVG3)的輸入端和所述節(jié)點QNI相連，而輸出端為輸出信號Qb；所述反相器(XIVG2)的輸入端和所述節(jié)點QI相連，而輸出端為輸出信號Q。
2.帶置位功能且基于條件預(yù)充結(jié)構(gòu)的D觸發(fā)器，其特征在于所述D觸發(fā)器含有第一級鎖存器，該鎖存器含有第1“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為(MN1)管和(MN2)管，所述(MN1)管的源極接時鐘信號CLK，柵極接輸入數(shù)據(jù)信號DB；所述(MN2)管的源極和柵極都接輸入信號D，該D信號和所述信號DB反相；第2“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為(MN3)管和(MN4)管，所述(MN3)管的源極接時鐘信號CLK，柵極接所述輸入數(shù)據(jù)信號D；所述(MN4)管的源極和柵極都接輸入信號DB；第1 PMOS管，記為(MP1)管，該管的柵極同時和所述(MN1)、(MN2)管的漏極相連，而襯底接電源電壓VDD；第4 PMOS管，記為(MP4)管，該管的柵極同時和所述(MN3)、(MN4)管的漏極相連，該管的源極和襯底相連后接電源電壓VDD；第5 PMOS管，記為(MP15)管，該管的漏極同時和所述(MP1)管的源極相連，而柵極接置位信號經(jīng)反相器后形成的反相的置位信號S，該管的襯底和源極接電源電壓VDD；第3 PMOS管，記為(MP3)管，該管的襯底和源極連接的所述電源電壓VDD；第2 PMOS管，記為(MP2)管，該管的襯底和源極連接的所述電源電壓VDD；第5 NMOS管，記為(MN5)管，該管的源極同時連接到所述(MP1)、(MP3)管的漏極以及(MP2)管的柵極，構(gòu)成節(jié)點SALATCH_N；該(MN5)管的襯底接地；第6 NMOS管，記為(MN6)管，該管的源極同時連接到所述(MP3)、(MN5)管的柵極以及所述(MP2)、(MP4)管的漏極，形成節(jié)點SALATCH_P；該(MN6)管的柵極接節(jié)點SALATCH_N，而襯底接地；下拉節(jié)點SALATCH_N用的NMOS管，記為(MN18)管，該管的源極接所述節(jié)點SALATCH_N，柵極接置位信號S，而襯底則在和漏極相連后接地；上拉節(jié)點SALATCH_P用的PMOS管，記為(MP18)管，該管的源極接所述節(jié)點SALATCH_P，柵極接置位信號SN，而襯底則在和漏極相連后所述電源電壓VDD；第7 NMOS管，記為(MN7)管，該管的漏極和所述(MN5)管的漏極相連，而襯底接地；第8 NMOS管，記為(MN8)管，該管的漏極和所述(MN6)管的漏極相連，而襯底接地；一個反相器，記為(XIVG1)，該反相器的輸入端在和所述(MN7)管柵極相連后接所述輸入數(shù)據(jù)信號D，而該反相器的輸出端為所述(MN8)管的柵極提供反相后的輸入數(shù)據(jù)信號DB；第9 NMOS管，記為(MN9)管，該管的源極同時與所述(MN7)、(MN8)管的漏極相連，柵極接時鐘信號CLK，而襯底接地；第二級鎖存器，該所存器有兩個具有相同電器參數(shù)的單時鐘相位鎖存器構(gòu)成，所述第二級鎖存器含有第1個單時鐘相位鎖存器，含有一個PMOS管，記為(XOUT1.M1)管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_P；一個NMOS管，記為(XOUT1.M2)管，該管的源極和所述(XOUT1.M1)管的漏極相連，而柵極接所述節(jié)點SALATCH_P；又一個NMOS管，記為(XOUT1.M3)管，該管的源極和所述(XOUT1.M2)管的漏極相連，而柵極接時鐘信號CLK；再一個NMOS管，記為(MN28)管，該管的柵極接置位信號S，而襯底在與所述(XOUT1.M2)、(XOUT1.M3)管的襯底相連后接地，該管的漏極接地；第2個單時鐘相位鎖存器，含有一個PMOS管，記為(XOUT2.M1)管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_N；一個NMOS管，記為(XOUT2.M2)管，該管的源極和所述(XOUT2.M1)管的漏極相連，而柵極接所述節(jié)點SALATCH_N，該管襯底接地；又一個NMOS管，記為(XOUT1.M3)管，該管的源極和所述(XOUT2.M2)管的漏極相連，而柵極接時鐘信號CLK，該管襯底接地；電位保持單元，含有兩個反相器，分別記為(XIVG4)和(XIVG5)，所述反相器(XIVG4)的輸入端在和反相器(XIVG5)的輸出端相連后接所述(XOUT1.M1)的漏極以及(MN28)的源極，形成節(jié)點QI；所述反相器(XIVG4)的輸出端在和反相器(XIVG5)的輸入端相連后接所述(XOUT2.M1)的漏極，形成節(jié)點QNI；兩個所述D觸發(fā)器的輸出反相器，分別記為(XIVG2)和(XIVG3)，所述反相器(XIVG3)的輸入端和所述節(jié)點QNI相連，而輸出端為輸出信號Qb；所述反相器(XIVG2)的輸入端和所述節(jié)點QI相連，而輸出端為輸出信號Q。
3.帶復(fù)位功能且基于條件預(yù)充結(jié)構(gòu)的D觸發(fā)器，其特征在于所述D觸發(fā)器含有第一級鎖存器，該鎖存器含有第1“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為(MN1)管和(MN2)管，所述(MN1)管的源極接時鐘信號CLK，柵極接輸入數(shù)據(jù)信號DB；所述(MN2)管的源極和柵極都接輸入信號D，該D信號和所述信號DB反相；第2“或”邏輯電路，含有兩個其襯底相互連接后接地的NMOS管，分別記為(MN3)管和(MN4)管，所述(MN3)管的源極接時鐘信號CLK，柵極接所述輸入數(shù)據(jù)信號D；所述(MN4)管的源極和柵極都接輸入信號DB；第1 PMOS管，記為(MP1)管，該管的柵極同時和所述(MN1)、(MN2)管的漏極相連，該管的源極與襯底相連后接電源電壓VDD；第4 PMOS管，記為(MP4)管，該管的柵極同時和所述(MN3)、(MN4)管的漏極相連，而襯底接電源電壓VDD；第6 PMOS管，記為(MP16)管，該管的漏極同時和所述(MP4)管的源極相連，而柵極接復(fù)位信號經(jīng)反相器后形成的反相的復(fù)位信號R，該管的襯底和源極接電源電壓VDD；第3 PMOS管，記為(MP3)管，該管的襯底和源極連接的所述電源電壓VDD；第2 PMOS管，記為(MP2)管，該管的襯底和源極連接的所述電源電壓VDD；第5 NMOS管，記為(MN5)管，該管的源極同時連接到所述(MP1)、(MP3)管的漏極以及(MP2)管的柵極，構(gòu)成節(jié)點SALATCH_N；該(MN5)管的襯底接地；第6 NMOS管，記為(MN6)管，該管的源極同時連接到所述(MP3)、(MN5)管的柵極以及所述(MP2)、(MP4)管的漏極，形成節(jié)點SALATCH_P；該(MN6)管的柵極接節(jié)點SALATCH_N，而襯底接地；下拉節(jié)點SALATCH_P用的NMOS管，記為(MN17)管，該管的源極接所述節(jié)點SALATCH_P，柵極接復(fù)位信號R，而襯底則在和漏極相連后接地；上拉節(jié)點SALATCH_N用的PMOS管，記為(MP17)管，該管的源極接所述節(jié)點SALATCH_N，柵極接復(fù)位信號RN，而襯底則在和漏極相連后所述電源電壓VDD；第7 NMOS管，記為(MN7)管，該管的漏極和所述(MN5)管的漏極相連，而襯底接地；第8 NMOS管，記為(MN8)管，該管的漏極和所述(MN6)管的漏極相連，而襯底接地；一個反相器，記為(XIVG1)，該反相器的輸入端在和所述(MN7)管柵極相連后接所述輸入數(shù)據(jù)信號D，而該反相器的輸出端為所述(MN8)管的柵極提供反相后的輸入數(shù)據(jù)信號DB；第9 NMOS管，記為(MN9)管，該管的源極同時與所述(MN7)、(MN8)管的漏極相連，柵極接時鐘信號CLK，而襯底接地；第二級鎖存器，該所存器有兩個具有相同電器參數(shù)的單時鐘相位鎖存器構(gòu)成，所述第二級鎖存器含有第1個單時鐘相位鎖存器，含有一個PMOS管，記為(XOUT1.M1)管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_P；一個NMOS管，記為(XOUT1.M2)管，該管的源極和所述(XOUT1.M1)管的漏極相連，而柵極接所述節(jié)點SALATCH_P；又一個NMOS管，記為(XOUT1.M3)管，該管的源極和所述(XOUT1.M2)管的漏極相連，而柵極接時鐘信號CLK；第2個單時鐘相位鎖存器，含有一個PMOS管，記為(XOUT2.M1)管，該管的源極和襯底相連后接電源電壓VDD，而柵極接所述節(jié)點SALATCH_N；一個NMOS管，記為(XOUT2.M2)管，該管的源極和所述(XOUT2.M1)管的漏極相連，而柵極接所述節(jié)點SALATCH_N；又一個NMOS管，記為(XOUT1.M3)管，該管的源極和所述(XOUT2.M2)管的漏極相連，而柵極接時鐘信號CLK；再一個NMOS管，記為(MN27)管，該管的柵極接復(fù)位信號R，而襯底在與所述(XOUT2.M2)、(XOUT2.M3)管的襯底相連后接地，該管的漏極接地；電位保持單元，含有兩個反相器，分別記為(XIVG4)和(XIVG5)，所述反相器(XIVG4)的輸入端在和反相器(XIVG5)的輸出端相連后接所述(XOUT1.M1)的漏極，形成節(jié)點QI；所述反相器(XIVG4)的輸出端在和反相器(XIVG5)的輸入端相連后接所述(XOUT2.M1)的漏極以及(MN27)的源極，形成節(jié)點QNI；兩個所述D觸發(fā)器的輸出反相器，分別記為(XIVG2)和(XIVG3)，所述反相器(XIVG3)的輸入端和所述節(jié)點QNI相連，而輸出端為輸出信號Qb；所述反相器(XIVG2)的輸入端和所述節(jié)點QI相連，而輸出端為輸出信號Q。
全文摘要
帶復(fù)位和/或置位功能且基于條件預(yù)充的D觸發(fā)器，屬于D觸發(fā)器設(shè)計技術(shù)領(lǐng)域，其特征在于在第一級鎖存器中除了采用靈敏放大器結(jié)構(gòu)外，還分別在電源端和互補(bǔ)輸出端用兩個P管和兩個N管對所述兩個互補(bǔ)輸出端進(jìn)行上拉和下拉，上拉和下拉時的控制信號都是置位與復(fù)位信號；在第二級鎖存器中采用了兩個電路參數(shù)相同的單時鐘相位鎖存器，還在該兩個相位鎖存器輸出端之間加了由兩個首位相接的反相器構(gòu)成的電位保持單元。與傳統(tǒng)的數(shù)字標(biāo)準(zhǔn)單元觸發(fā)器相比，本發(fā)明在相同測試條件下可節(jié)能20％，而且結(jié)構(gòu)簡單，電路面積小，電路延時、建立時間和亞穩(wěn)態(tài)時間特性也較好。
文檔編號H03K3/00GK1697319SQ20051001193
公開日2005年11月16日 申請日期2005年6月15日 優(yōu)先權(quán)日2005年6月15日
發(fā)明者楊華中, 魏鼎力, 喬飛, 汪蕙 申請人:清華大學(xué)