專利名稱：同步使能型條件預充cmos觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
所提出的電路是“條件預充CMOS觸發(fā)器”系列的一部分。特征是帶有”同步掃描”控制直接應(yīng)用的技術(shù)領(lǐng)域是采用低功耗觸發(fā)器電路設(shè)計。
背景技術(shù)：
隨著CMOS集成電路制造工藝的進步，集成電路的規(guī)模和復雜性日益增大，集成電路的功耗和散熱問題越來越得到來自工業(yè)界和學術(shù)界的重視?；谀壳暗募呻娐吩O(shè)計風格，在大規(guī)模數(shù)字電路系統(tǒng)中，時鐘網(wǎng)絡(luò)消耗的能量占整個電路總耗能的比例一直居高不下；其中，電路工作狀態(tài)下，消耗在時鐘互連線網(wǎng)和時序電路單元(觸發(fā)器Flip-Flop)的能量又成為時鐘網(wǎng)絡(luò)能耗的重要來源，并且二者的功耗比例有不斷增加的趨勢(見文獻David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
CMOS集成電路的功耗來源主要有動態(tài)功耗、靜態(tài)功耗、短路電流功耗和泄漏電流功耗。其中動態(tài)功耗占主要部分。在一定電路性能約束下，CMOS集成電路某節(jié)點的動態(tài)功耗PDynamic是該節(jié)點負載電容CL、電源電壓VDD和該節(jié)點的電壓擺幅VSwing的函數(shù)，即PDynamic＝CLVDDVSwingfα (1)其中，f為電路的工作頻率，α為信號活性。從式(1)中可見，減小α、CL、VDD和VSwing均可以減小電路的動態(tài)功耗。區(qū)別于數(shù)據(jù)信號線網(wǎng)，時鐘信號線網(wǎng)具有大互連線寄生電容和高信號活性的特點，通過降低時鐘信號線網(wǎng)的電壓信號擺幅VSwing可以在保證電路性能的條件下減小時鐘互連線上消耗的能量。觸發(fā)器電路單元廣泛應(yīng)用于集成電路設(shè)計。如圖1所示是觸發(fā)器電路單元示意圖。如圖2所示為廣泛應(yīng)用在數(shù)字電路標準單元庫設(shè)計中的傳統(tǒng)的觸發(fā)器電路單元基本電路結(jié)構(gòu)，這種電路結(jié)構(gòu)的主要特點是電路結(jié)構(gòu)比較簡單，但是每一次時鐘信號翻轉(zhuǎn)都會引起電路內(nèi)部節(jié)點的翻轉(zhuǎn)，電路功耗比較大。H.Kawaguchi提出一種可以采用低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路RCSFF(見文獻H.Kawaguchi and T.Sakurai“A ReducedClock-Swing Flip-Flop(RCSFF)for 63％Power Reduction”′，IEEE JOURNAL OF SOLID-STATECIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，但是這種電路的問題是在每一次時鐘信號低電平時，都會對電路內(nèi)部節(jié)點條件預充電，會造成額外的能量消耗。在RCSFF電路的基礎(chǔ)上，SALATCH_P.Zhang提出一種條件條件預充結(jié)構(gòu)的低電壓擺幅時鐘信號驅(qū)動的觸發(fā)器電路SAFF_CP(見文獻Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-prechargeflip-flop for more than 30％power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如圖3所示。這種觸發(fā)器電路的最大特點是如果觸發(fā)器電路輸入端在時鐘信號低電平時保持不變，電路不會在時鐘信號低電平期間對其內(nèi)部節(jié)點條件預充電。這一技術(shù)的采用，極大的降低了觸發(fā)器電路本身的功耗。但是，SAFF_CP電路存在的問題是，由于輸出鎖存器電路采用了交叉耦合NAND2(NAND2二輸入端與非門)結(jié)構(gòu)，會造成觸發(fā)器電路輸出端上升沿延時和下降沿延時極不對稱，給電路單元的使用帶來了潛在的問題。如圖4所示為交叉耦合NAND2鎖存器電路。以Vouta輸出端為例，當Vina為低電平‘0’，同時Vinb為高電平‘1’時，信號經(jīng)過與非門NAND2_a，使得Vouta產(chǎn)生上升沿翻轉(zhuǎn)；當Vina為高電平‘1’，同時Vinb為低電平‘0’時，Vouta不會立刻產(chǎn)生翻轉(zhuǎn)，而是要等到Voutb首先翻轉(zhuǎn)到高電平‘1’，之后才會在Vouta產(chǎn)生下降沿翻轉(zhuǎn)。由此可見，對于采用交叉耦合NAND2鎖存器電路作為輸出端的SAFF_CP電路，輸出端信號產(chǎn)生下降沿翻轉(zhuǎn)總會比產(chǎn)生上升沿翻轉(zhuǎn)多出一個門的延時，因此造成了電路上升沿延時和下降沿延時不對稱的問題。
在現(xiàn)有的條件預充結(jié)構(gòu)觸發(fā)器電路即SAFF_CP電路的基礎(chǔ)上有一種輸出端信號下降沿翻轉(zhuǎn)和上升沿翻轉(zhuǎn)時其延時對稱且建立時間很小的條件預充的CMOS觸發(fā)器SAFF_CP_BRF，如圖5所示。

發(fā)明內(nèi)容
在現(xiàn)有的SAFF_CP_BRF電路基礎(chǔ)上提出一種應(yīng)用型電路同步使能型條件預充CMOS觸發(fā)器SAFF_CP_BRF_EC，如圖6所示。
本發(fā)明的特征在于所述CMOS觸發(fā)器是上升沿觸發(fā)器，含有第一級鎖存器，包括第1“或”邏輯電路，含有兩個NMOS管，記為MN9管和MN8管；該兩個NMOS管的漏極相連，襯底相連后接地；該MN8管的源極和柵極接輸入數(shù)據(jù)信號VD；該MN9管的柵極接輸入數(shù)據(jù)信號VDb，該VDb信號是所述VD信號的反相信號，該MN9管的源極接時鐘信號CLK；第2“或”邏輯電路，含有兩個NMOS管，記為MN10管和MN11管；該兩個NMOS管的漏極相連，襯底相連后接地；該MN10管的源極和柵極接輸入數(shù)據(jù)信號VDb；該MN11管的柵極接輸入數(shù)據(jù)信號VD，該MN11管的源極接時鐘信號CLK；第1PMOS管，記為MP1管，所述第1“或”邏輯電路中的時鐘信號CLK和輸入數(shù)據(jù)信號VDb組成“或”邏輯，并經(jīng)過MN9管的漏極和所述MP1管的柵極相連；該MP1管的源極和襯底相連后接電源電壓VDD；第2PMOS管，記為MP2管，所述第2“或”邏輯電路中的時鐘信號CLK和數(shù)據(jù)數(shù)據(jù)組成“或”邏輯，并經(jīng)過所述MN11管的漏極與所述MP2管的柵極相連；該MP2管的源極和襯底相連后接電源電壓VDD；第3PMOS管，記為MP3管，該MP3管的源極在和襯底相連后接電源電壓VDD；第4PMOS管，記為MP4管，該MP4管的源極在和襯底相連后接電源電壓VDD；第4NMOS管，記為MN4管，該MN4管的源極同時和所述MP1管和MP3管的漏極、MP4管的柵極相連后形成節(jié)點SALATCH_N；該MN4管的柵極同時和所述MP3管的柵極、MP4管和MP2管的漏極相連后形成節(jié)點SALATCH_P；該MN4管的襯底接地；第5NMOS管，記為MN5管，該MN5管的源極和所述節(jié)點SALATCH_P相連；該MN5管的柵極和所述節(jié)點SALATCH_N相連；該MN5管的襯底接地；第2NMOS管，記為MN2管，該MN2管的源極和所述MN4管的漏極相連；該MN2管的襯底接地；第3NMOS管，記為MN3管，該MN3管的源極和所述MN5的漏極相連；該MN3管的襯底接地；第1NMOS管，記為MN1管，該MN1管的源極同時和所述MN2管和MN3管的漏極相連；該MN1管的柵極接時鐘信號CLK；該MN1管的襯底接地；第1反相器，記為反相器φ1，該反相器φ1的輸入端和所述MN2管的柵極相連，形成輸入數(shù)據(jù)信號VD的輸入端；該反相器φ1的輸出端是一個輸入數(shù)據(jù)信號VDb的輸出端，該輸出端與所述MN3管的柵極相連；第二級鎖存器，包括兩個具有相同電學參數(shù)的單時鐘相位鎖存器，該第二級鎖存器含有第5PMOS管，記為MP0_1管，該MP0_1管的源極和襯底相連后接電源電壓VDD；該MP0_1管的柵極接所述節(jié)點SALATCH_P；第6PMOS管，記為MP0_2管，該MP0_2管的源極和襯底相連后接電源電壓VDD；該MP0_2管的柵極接所述節(jié)點SALATCH_N；
第6NMOS管，記為MN1_1管，該MN1_1管的柵極接所述節(jié)點SALATCH_P，該MN1_1管的襯底接地；第7NMOS管，記為MN1_2管，該MN1_2管的柵極接所述節(jié)點SALATCH_N，該MN1_2管的襯底接地；第2、第3兩個反相器，分別記為φ2和φ3，所述兩個反相器反相相接第2反相器的輸入端在和第3反相器的輸出的端相連后再同時與所述MP0_1管的漏極和MN1_1管的源極相連，形成節(jié)點QI；第2反相器φ2的輸出端再和第3反相器φ3的輸入端相連后再和所述MP0_2管的漏極和MN1_2管的源極相連，形成節(jié)點QNI；第8NMOS管，記為MN0_1管，該MN0_1管的漏極在和襯底相連后接地，該MN0_1管的柵極接時鐘信號CLK，源極接所述MN1_1管的漏極；第9MOS管，記為MN0_2管，該MN0_2管的漏極在和襯底相連后接地，柵極接時鐘信號CLK，源極接所述MN1_2管的漏極；第4反相器，記為反相器φ4，該反相器φ4的輸入端與所述節(jié)點QNI相連，輸出為所述CMOS觸發(fā)器的輸出Qb；第5反相器，記為反相器φ5，該反相器φ5的輸入端與所述節(jié)點QI相連，輸出信號為所述CMOS觸發(fā)器的另外一個輸出Q；同步使能電路，該電路的輸出端向所述第一、第二兩級鎖存其提供同步使能的輸入信號VD，所述同步使能電路包括第0反相器，記為反相器φ0，該反相器φ0的輸入端與使能信號E相連，輸出信號為使能信號的反相信號EN；第1CMOS傳輸門，含有兩個相互并聯(lián)的PMOS管和NMOS管，依次分別記為MPV管和MNN管；所述MPV管和MNN管的源極相連后接輸入數(shù)據(jù)信號D；所述MPV管和MNN管的漏極相連后接所述第一級鎖存器的MN2管的柵極；所述MPV管的襯底接電源電壓VDD，MNN管的襯底接地；第2CMOS傳輸門，含有兩個相互并聯(lián)的PMOS管和NMOS管，分別記為MPV’管和MNN’管；所述MPV’管和MNN’管的漏極并聯(lián)后接所述第一級鎖存器的MN2管的柵極；所述MPV’管和MNN’管的源極并聯(lián)后接所述第二級鎖存器內(nèi)的節(jié)點QNI；同步使能信號E同時與所述MNN管和MPV’管的柵極相連；所述EN分別接所述MPV管和MNN’管的柵極；所述MPV’管的襯底接電源電壓VDD，MNN’管的襯底接地。
本發(fā)明的有益效果是與GSMC15庫里相同功能的觸發(fā)器可以節(jié)省高于30％的功耗。電路延時特性相當或者優(yōu)于GSMC15所提出的電路技術(shù)非常適合作為數(shù)字電路標準單元并應(yīng)用在低功耗集成電路設(shè)計中。


圖1.觸發(fā)器電路單元示意圖，D為數(shù)據(jù)信號輸入端，CK為時鐘信號輸入端，E為同步使能控制信號輸入端，Q和QN為互補信號輸出端；圖2.(a)GSMC的0.15um工藝數(shù)字標準單元庫中同步使能型互補輸出且上升沿觸發(fā)的觸發(fā)器電路單元FFEDHD1X電路結(jié)構(gòu)圖；(b)信號產(chǎn)生電路圖3.SAFF_CP觸發(fā)器電路結(jié)構(gòu)圖；圖4.交叉耦合NAND2鎖存器電路結(jié)構(gòu)圖；圖5.SAFF_CP_BRF觸發(fā)器電路結(jié)構(gòu)圖；圖6.本發(fā)明提出的SAFF_CP_BRF_EC觸發(fā)器電路結(jié)構(gòu)圖；圖7.SAFF_CP_BRF_EDCR觸發(fā)器電路結(jié)構(gòu)圖；圖8.說明觸發(fā)器靜態(tài)延時、總延時定義用圖。
具體實施例方式本發(fā)明解決其技術(shù)問題的技術(shù)方案是本發(fā)明提出的同步使能型條件預充觸發(fā)器SAFF_CP_BRF_EC，如圖6所示。SAFF_CP_BRF_EC觸發(fā)器采用條件預充技術(shù)減小觸發(fā)器電路本身功耗，并且由于第一級鎖存器的互補輸出端分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上，可以保證SAFF_CP_BRF_EC觸發(fā)器的互補輸出端Q和Qn都可以實現(xiàn)對稱的上升沿延時和下降沿延時。相對于SAFF_CP觸發(fā)器電路，由于SAFF_CP_BRF_EC觸發(fā)器中去掉了NMOS管MN6，可以大大改善電路的建立時間特性，減小了動態(tài)功耗，同時電路結(jié)構(gòu)更加簡單。另外減少了一條額外的高電壓電源線Vwell(給PMOS管MP1，MP2提供襯底偏置，Vwell＞VDD)，更加有利于電路的使用和設(shè)計。
SAFF_CP_BRF_EC觸發(fā)器的工作原理是同步使能信號E以及它的反相信號En控制兩個CMOS傳輸門，一個傳輸們在E＝1時，將數(shù)據(jù)D送到輸出端，E＝0時輸出保持二態(tài)；另一個傳輸們在E＝0時，將與Q波形相同的QNI送到輸出端，E＝1時輸出保持二態(tài)。兩個傳輸們的輸出端并接在一起，作為后級觸發(fā)器的數(shù)據(jù)輸入端VD.這樣E＝1時后級觸發(fā)器輸入信號是數(shù)據(jù)D，輸出在時鐘控制下跟隨數(shù)據(jù)D跳變，E＝0時后級觸發(fā)器輸入信號就成為QNI(與Q同相)，也就實現(xiàn)了”同步使能”.時鐘信號CLK和VD組成或邏輯并連接到PMOS管MP1的柵極，同時時鐘信號CLK和VDb(VD的反相信號)組成或邏輯并連接到PMOS管MP2的柵極。當CLK為高電平，MP1和MP2都截止，NMOS管MN1導通，如果此時VD為高電平，使得節(jié)點SALATCH_N放電，節(jié)點SALATCH_P維持高電平不變。此時第二級鎖存器被節(jié)點SALATCH_N和SALATCH_P驅(qū)動，并且由于CLK為高電平，NMOS管MN4和MN5導通，使得觸發(fā)器互補輸出端Q為高電平，Qb為低電平。當CLK為低電平的同時，如果輸入信號VD仍然保持高電平，MP1保持截止，不會對節(jié)點SALATCH_N進行條件預充電；此時，對于第二級鎖存器，由于CLK為低電平，MN4和MN5截止，觸發(fā)器的互補輸出信號也會得到保持。當CLK為低電平的同時，如果輸入信號VD翻轉(zhuǎn)到低電平，MP1導通，對SALATCH_N節(jié)點條件預充電；并且當下一個時鐘上升沿到來時，節(jié)點SALATCH_P放電，節(jié)點SALATCH_N保持高電平并驅(qū)動第二級鎖存器，使得觸發(fā)器互補輸出端Q為低電平，Qn為高電平。第一級鎖存器的輸出節(jié)點SALATCH_N和SALATCH_P分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上，這種連接方法不僅可以保證當CLK為低電平時，觸發(fā)器的互補輸出端可以保持信號電平不變；同時，可以保證SAFF_CP_BRF_EC觸發(fā)器的互補輸出端Q和Qn都可以實現(xiàn)對稱的上升沿延時和下降沿延時。
本發(fā)明的必要技術(shù)特征是首先，它具有可靠的同步使能控制Enable。其次，觸發(fā)器電路采用由輸入數(shù)據(jù)信號VD控制的條件條件預充控制電路完成對電路內(nèi)部節(jié)點的條件條件預充過程，減小了觸發(fā)器本身的功耗。第一級鎖存器的條件條件預充過程配合第二級鎖存器，保證電路在CLK為低電平并且不對SALATCH_N或者SALATCH_P節(jié)點條件預充電時，觸發(fā)器的互補輸出端可以保持信號電平不變。再次，第一級鎖存器的輸出節(jié)點SALATCH_N和SALATCH_P分別連接到兩個獨立的并具有相同電路參數(shù)的單時鐘相位鎖存器上，這種連接方法可以保證SAFF_CP_BRF_EC觸發(fā)器的互補輸出端Q和Qb都可以實現(xiàn)對稱的上升沿延時和下降沿延時。另外，相對于基本型觸發(fā)器SAFF_CP，由于SAFF_CP_BRF_EC觸發(fā)器去掉了NMOS管MN6，可以大大改善電路的建立時間特性，動態(tài)功耗也減小，同時電路結(jié)構(gòu)更加簡單，減少了一條額外的高電壓電源線Vwell(給PMOS管MP1，MP2提供襯底偏置，Vwell＞VDD)，更加有利于電路的使用和設(shè)計，在輸出級增加了電位保持電路(φ2和φ3組成)。
為了比較本發(fā)明所提出的SAFF_CP_BRF_EC觸發(fā)器相對于GSMC15庫里相同功能觸發(fā)器FFEDHD1X的性能，使用電路仿真工具HSPICE對二種電路結(jié)構(gòu)進行了后仿真比較分析。表1所示為二種觸發(fā)器后仿真動態(tài)功耗和電路面積數(shù)據(jù)比較。電路動態(tài)功耗仿真中時鐘信號輸入CLK為100MHz，50％占空比方波信號(0V-1.5V)，數(shù)據(jù)信號輸入D為20MHz，50％占空比方波信號(0V-1.5V)。數(shù)據(jù)信號相對于時鐘信號有1ns的延時，所有輸入信號的邊沿寬度都是0.104ns.”Q load/Qn empty”表示觸發(fā)器輸出端Q接20fF電容負載，Qn端懸空。動態(tài)功耗和電路面積數(shù)據(jù)單位分別為微瓦特(uW)和微米*微米(um*um)。
表1觸發(fā)器后仿真動態(tài)功耗、電路面積比較

s表2所示為二種觸發(fā)器后仿真總延時TotalDelay的比較。
如圖8所示D-CK延時vs CK-Q延時曲線，隨著D-CK延時的增大，CK-Q的延時趨于一個穩(wěn)定的值——靜態(tài)延時(TstaticDelay)，定義靜態(tài)延時的105％倍為D0，與此對應(yīng)的D-CK延時定義為Tmp，D0+Tmp定義為總延時(TotalDelay)二種觸發(fā)器電路采用相同的電路配置，輸入信號轉(zhuǎn)換時間為0.05ns，電路兩個輸出端都接負載20fF。RISE、FALL分別表示輸出信號上升沿和輸出信號下降沿；延時數(shù)據(jù)單位是納秒(ps)。
表2 FFEDHD1X觸發(fā)器&SAFF_CP_BRF_EC觸發(fā)器后仿真總延時(TotalDelay)

表3和表3B所示為二種觸發(fā)器后仿真靜態(tài)延時(TstaticDelay)隨電路負載變化的關(guān)系。二種觸發(fā)器電路采用相同的電路配置，輸入信號轉(zhuǎn)換時間為0.104ns，單位負載為4fF。SAFF_CP_BRF_EC觸發(fā)器電路相對于GSMC15庫里的FFEDHD1X觸發(fā)器具有基本相當?shù)碾娐费訒r并且上升沿延時與下降沿延時基本相同，這里不考慮亞穩(wěn)態(tài)效應(yīng)。tQ和tQn分別表示同相輸出端、反相輸出端的延時；RISE和FALL分別表示輸出信號上升沿和輸出信號下降沿；延時數(shù)據(jù)單位是納秒(ps)。
表3A FFEDHD1X觸發(fā)器后仿真靜態(tài)延時與負載關(guān)系


表3B SAFF_CP_BRF_EC觸發(fā)器后仿真靜態(tài)延時與負載關(guān)系

表4A和表4B所示為二種觸發(fā)器后仿真延時與輸入信號轉(zhuǎn)換時間的關(guān)系。二種觸發(fā)器電路采用相同的電路配置，輸入信號單位轉(zhuǎn)換時間為0.05ns，電路負載為20fF。SAFF_CP_BRF_EC觸發(fā)器電路相對于GSMC15庫里的FFEDHD1X觸發(fā)器具有基本相當?shù)碾娐费訒r并且上升沿延時與下降沿延時基本相同，這里不考慮亞穩(wěn)態(tài)效應(yīng)。tQ和tQn分別表示同相輸出端、反相輸出端的延時；RISE和FALL分別表示輸出信號上升沿和輸出信號下降沿；延時數(shù)據(jù)單位是納秒(ns)。
表4A FFEDHD1X觸發(fā)器后仿真延時與轉(zhuǎn)換時間關(guān)系電路負載＝20fF，單位轉(zhuǎn)換時間＝0.05ns

表4B SAFF_CP_BRF_EC觸發(fā)器后仿真延時與轉(zhuǎn)換時間關(guān)系

權(quán)利要求
1.同步使能型條件預充CMOS觸發(fā)器，其特征在于，所述CMOS觸發(fā)器是上升沿觸發(fā)器，含有第一級鎖存器，包括第1“或”邏輯電路，含有兩個NMOS管，記為(MN9)管和(MN8)管；該兩個NMOS管的漏極相連，襯底相連后接地；該MN8管的源極和柵極接輸入數(shù)據(jù)信號VD；該MN9管的柵極接輸入數(shù)據(jù)信號VDb，該VDb信號是所述VD信號的反相信號，該MN9管的源極接時鐘信號CLK；第2“或”邏輯電路，含有兩個NMOS管，記為(MN10)管和(MN11)管；該兩個NMOS管的漏極相連，襯底相連后接地；該MN10管的源極和柵極接輸入數(shù)據(jù)信號VDb；該MN11管的柵極接輸入數(shù)據(jù)信號VD，該MN11管的源極接時鐘信號CLK；第1PMOS管，記為(MP1)管，所述第1“或”邏輯電路中的時鐘信號CLK和輸入數(shù)據(jù)信號VDb組成“或”邏輯，并經(jīng)過MN9管的漏極和所述MP1管的柵極相連；該MP1管的源極和襯底相連后接電源電壓VDD；第2PMOS管，記為(MP2)管，所述第2“或”邏輯電路中的時鐘信號CLK和數(shù)據(jù)數(shù)據(jù)組成“或”邏輯，并經(jīng)過所述MN11管的漏極與所述MP2管的柵極相連；該MP2管的源極和襯底相連后接電源電壓VDD；第3PMOS管，記為(MP3)管，該MP3管的源極在和襯底相連后接電源電壓VDD；第4PMOS管，記為(MP4)管，該MP4管的源極在和襯底相連后接電源電壓VDD；第4NMOS管，記為(MN4)管，該MN4管的源極同時和所述MP1管和MP3管的漏極、MP4管的柵極相連后形成節(jié)點SALATCH_N；該MN4管的柵極同時和所述MP3管的柵極、MP4管和MP2管的漏極相連后形成節(jié)點SALATCH_P；該MN4管的襯底接地；第5NMOS管，記為(MN5)管，該MN5管的源極和所述節(jié)點SALATCH_P相連；該MN5管的柵極和所述節(jié)點SALATCH_N相連；該MN5管的襯底接地；第2NMOS管，記為(MN2)管，該MN2管的源極和所述MN4管的漏極相連；該MN2管的襯底接地；第3NMOS管，記為(MN3)管，該MN3管的源極和所述MN5的漏極相連；該MN3管的襯底接地；第1NMOS管，記為(MN1)管，該MN1管的源極同時和所述MN2管和MN3管的漏極相連；該MN1管的柵極接時鐘信號CLK；該MN1管的襯底接地；第1反相器，記為反相器φ1，該反相器φ1的輸入端和所述MN2管的柵極相連，形成輸入數(shù)據(jù)信號VD的輸入端；該反相器φ1的輸出端是一個輸入數(shù)據(jù)信號VDb的輸出端，該輸出端與所述MN3管的柵極相連；第二級鎖存器，包括兩個具有相同電學參數(shù)的單時鐘相位鎖存器，該第二級鎖存器含有第5PMOS管，記為(MP0_1)管，該MP0_1管的源極和襯底相連后接電源電壓VDD；該MP0_1管的柵極接所述節(jié)點SALATCH_P；第6PMOS管，記為(MP0_2)管，該MP0_2管的源極和襯底相連后接電源電壓VDD；該MP0_2管的柵極接所述節(jié)點SALATCH_N；第6NMOS管，記為(MN1_1)管，該MN1_1管的柵極接所述節(jié)點SALATCH_P，該MN1_1管的襯底接地；第7NMOS管，記為(MN1_2)管，該MN1_2管的柵極接所述節(jié)點SALATCH_N，該MN1_2管的襯底接地；第2、第3兩個反相器，分別記為φ2和φ3，所述兩個反相器反相相接第2反相器的輸入端在和第3反相器的輸出的端相連后再同時與所述MP0_1管的漏極和MN1_1管的源極相連，形成節(jié)點QI；第2反相器φ2的輸出端再和第3反相器φ3的輸入端相連后再和所述MP0_2管的漏極和MN1_2管的源極相連，形成節(jié)點QNI；第8NMOS管，記為(MN0_1)管，該MN0_1管的漏極在和襯底相連后接地，該MN0_1管的柵極接時鐘信號CLK，源極接所述MN1_1管的漏極；第9MOS管，記為(MN0_2)管，該MN0_2管的漏極在和襯底相連后接地，柵極接時鐘信號CLK，源極接所述MN1_2管的漏極；第4反相器，記為反相器φ4，該反相器φ4的輸入端與所述節(jié)點QNI相連，輸出為所述CMOS觸發(fā)器的輸出Qb；第5反相器，記為反相器φ5，該反相器φ5的輸入端與所述節(jié)點QI相連，輸出信號為所述CMOS觸發(fā)器的另外一個輸出Q；同步使能電路，該電路的輸出端向所述第一、第二兩級鎖存其提供同步使能的輸入信號VD，所述同步使能電路包括第0反相器，記為反相器φ0，該反相器φ0的輸入端與使能信號E相連，輸出信號為使能信號的反相信號EN；第1CMOS傳輸門，含有兩個相互并聯(lián)的PMOS管和NMOS管，依次分別記為MPV管和MNN管；所述MPV管和MNN管的源極相連后接輸入數(shù)據(jù)信號D；所述MPV管和MNN管的漏極相連后接所述第一級鎖存器的MN2管的柵極；所述MPV管的襯底接電源電壓VDD，MNN管的襯底接地；第2CMOS傳輸門，含有兩個相互并聯(lián)的PMOS管和NMOS管，分別記為MPV’管和MNN’管；所述MPV’管和MNN’管的漏極并聯(lián)后接所述第一級鎖存器的MN2管的柵極；所述MPV’管和MNN’管的源極并聯(lián)后接所述第二級鎖存器內(nèi)的節(jié)點QNI；同步使能信號E同時與所述MNN管和MPV’管的柵極相連；所述EN分別接所述MPV管和MNN’管的柵極；所述MPV’管的襯底接電源電壓VDD，MNN’管的襯底接地。
全文摘要
同步使能型條件預充CMOS觸發(fā)器，屬于D觸發(fā)器技術(shù)領(lǐng)域，其特征在于，它有同步使能電路以及第一、第二兩級鎖存其一次串接構(gòu)成，所述同步使能電路含有兩個CMOS傳輸門，它的輸入分別是輸入數(shù)據(jù)信號和第二級鎖存器中的一個輸出信號，兩個傳輸們分別在同步使能信號以及反相信號控制下向第一級鎖存器輸出同步使能的輸入數(shù)據(jù)信號；第一級鎖存器采用有輸入數(shù)據(jù)信號控制的條件預充電路，降低了電路功耗；第二級鎖存器有兩個相同電路參數(shù)的單相時鐘鎖存器構(gòu)成，輸出端上升沿和下降沿延時對稱，還在兩鎖存器輸出端接一個保持電路，實現(xiàn)時鐘信號為低時電位的保持確定。
文檔編號H03K3/00GK1702963SQ20051001190
公開日2005年11月30日 申請日期2005年6月9日 優(yōu)先權(quán)日2005年6月9日
發(fā)明者楊華中, 汪海兵, 喬飛, 汪蕙 申請人:清華大學