專利名稱：一種可任意編程的分頻器電路及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微電子學(xué)技術(shù)領(lǐng)域，特別是指一種可任意編程的分頻器電路及方法。
背景技術(shù)：
二十世紀下半葉興起的半導(dǎo)體行業(yè)是一個飛速發(fā)展的行業(yè)，集成電路設(shè)計的發(fā)展更是日新月異，而幾乎所有的大規(guī)模集成電路中，分頻器都是不可或缺的單元。隨著集成電路規(guī)模不斷擴大，其中的分頻器如同龐大機器中的螺絲釘一樣，短小精湛但是不容忽視。并且隨著工作頻率的升高，對分頻器的性能要求也不斷提高。
顧名思義，分頻器主要是用于對所給的信號進行分頻，即輸入信號經(jīng)過分頻值為M的分頻器后，輸出信號頻率是輸入信號頻率的M分之一。為了做到更好的靈活性和可重構(gòu)性，分頻器經(jīng)常需要設(shè)計成可編程的結(jié)構(gòu)，即分頻值M在一定范圍內(nèi)是可以進行設(shè)置的。比如N位分頻器的分頻值M
，可編程分頻器要求分頻值在此范圍內(nèi)可以進行更改。
傳統(tǒng)的可編程分頻器中，分頻器都是采用計數(shù)器對輸入信號的上升沿或下降沿計數(shù)來實現(xiàn)，由于輸出分頻器的輸出頻率是輸入頻率的M分之一，即輸出信號周期是輸入信號周期的M倍，因此要達到50％占空比，M必須是偶數(shù)否則占空比就是分頻值的函數(shù)，并且可編程分頻器的輸出信號要經(jīng)過復(fù)雜的邏輯運算得到。在某些只對信號上升沿敏感而對占空比不敏感的應(yīng)用場合，這樣的可編程分頻器是可以適用的。但是在某些場合要求占空比的情況下，這樣的分頻器就無法滿足要求。比如在鎖相環(huán)電路中，輸出信號的抖動是一個衡量鎖相環(huán)性能的重要指標，因此對信號噪聲要求嚴格，如果信號占空比達不到50％就會嚴重影響信號的性能。
比較有效的方法是對時鐘信號上升沿和下降沿都進行計數(shù)，一個周期內(nèi)采樣兩次，再通過加法和減法計數(shù)器對時鐘沿進行計數(shù)，在一個計數(shù)周期中產(chǎn)生兩個等間隔的進位脈沖信號，再對進位脈沖進行2分頻，就得到50％的輸出方波。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種可任意編程的分頻器電路及方法。
本發(fā)明用簡單的電路實現(xiàn)N位分頻值的任意分頻，并保證輸出信號占空比為50％。
輸出占空比50％的可編程分頻器采用了加法計數(shù)器和減法計數(shù)器同時計數(shù)的特點，并且加法計數(shù)器在時鐘上升沿動作，減法計數(shù)器在時鐘下降沿動作。通過對加法計數(shù)器和減法計數(shù)器的合理安排，達到可任意編程的目的，而且保證分頻器的輸出信號的占空比為50％。這種電路可以作為一種IP核廣泛應(yīng)用于各種集成電路，實現(xiàn)可編程分頻的目的。
一種輸出信號占空比為50％的可編程分頻器電路結(jié)構(gòu)，其特征在于，其中包括一N位鎖存器；一N位加法計數(shù)器；一N位減法計數(shù)器；一輸出部分，對任意N位分頻值均可輸出占空比為50％的方波信號。
N位鎖存器存儲的分頻值分別送至N位加法計數(shù)器和N位減法計數(shù)器；N位加法計數(shù)器和N位減法計數(shù)器的當前計數(shù)值均連接至輸出部分。
其中的加法計數(shù)器主要包括N位寄存器、N位加法計數(shù)器加1邏輯門電路、2信道數(shù)據(jù)選擇器和相等比較電路1，用于對輸入時鐘信號進行可編程加法計數(shù)。
N位寄存器和N位加法計數(shù)器加1邏輯門電路組成的加法計數(shù)器，對輸入時鐘信號Fin從0開始進行同步加法計數(shù)，時鐘上升沿有效；2信道數(shù)據(jù)選擇器選擇輸出寄存器的下一個計數(shù)狀態(tài)值，若計數(shù)器的當前計數(shù)值等于設(shè)置的計數(shù)值時就選擇復(fù)位信號“0”輸出，否則當前計數(shù)值加1輸出；相等比較邏輯電路1產(chǎn)生2信道數(shù)據(jù)選擇器的控制信號，此加法計數(shù)器為同步復(fù)位，因此加法計數(shù)器的實際計數(shù)值等于鎖存器存儲的分頻值加1。
其中減法計數(shù)器主要包括N位寄存器、N位減法計數(shù)器減1邏輯門電路和2信道數(shù)據(jù)選擇器；用于對輸入時鐘信號進行可編程減法計數(shù)。
N位寄存器和N位減法計數(shù)器減1邏輯門電路組成的減法計數(shù)器，對輸入時鐘信號Fin進行同步減法計數(shù)，時鐘下降沿有效，計數(shù)過程是從設(shè)置的計數(shù)值減到0；2信道數(shù)據(jù)選擇器用于控制計數(shù)值，當計數(shù)器的當前計數(shù)值減到0時產(chǎn)生控制信號，控制2信道數(shù)據(jù)選擇器選擇置數(shù)信號，即鎖存器中的當前值，對減法計數(shù)器同步置數(shù)，否則就選擇當前計數(shù)狀態(tài)值減1輸出。此減法計數(shù)器為同步置數(shù)，因此減法計數(shù)器的計數(shù)值等于設(shè)置的分頻值加1。
其中鎖存器部分包括N位鎖存器，用于存儲計數(shù)值，該計數(shù)值作為加法計數(shù)器和減法計數(shù)器的計數(shù)值，也就是該可編程分頻器的分頻值。
其中輸出部分主要包括相等比較邏輯電路2和1位輸出寄存器，用于產(chǎn)生占空比為50％的分頻信號輸出。
其中輸出部分的相等比較邏輯電路2比較加法計數(shù)器和減法計數(shù)器的當前計數(shù)值，當兩者相等時就產(chǎn)生進位信號，該進位信號經(jīng)過1位輸出寄存器的2分頻就是分頻器的分頻輸出。
一種可任意編程的分頻器的方法，其步驟如下步驟1開始；步驟2存儲分頻值，即將分頻值送入N位鎖存器，根據(jù)需要的不同可以采用并行或串行的輸入；步驟3計數(shù)器計數(shù)，即在分頻值穩(wěn)定后，加法計數(shù)器和減法計數(shù)器同時分別從0和設(shè)置的分頻值開始對輸入時鐘信號計數(shù)；步驟4判斷進位信號是否為1，即輸出部分的相等比較邏輯電路2對加法計數(shù)器和減法計數(shù)器的當前計數(shù)值進行相等比較，若兩者相等即進位信號為1則進入步驟5，否則返回步驟3繼續(xù)計數(shù)；步驟5輸出分頻信號，即在進位信號的上升沿啟動輸出部分的1位輸出寄存器對進位信號分頻得到有效輸出方波信號；步驟6結(jié)束，電路分頻一個輪回結(jié)束。


圖1中是本發(fā)明的可任意編程的分頻器電路圖；圖2是本發(fā)明的實現(xiàn)加法計數(shù)器中的N位加法計數(shù)器加1邏輯門電路的電路圖(附圖中以N＝7為例進行說明)；圖3是本發(fā)明的實現(xiàn)減法計數(shù)器中的N位減法計數(shù)器減1邏輯門電路的電路圖(附圖中以N＝7為例進行說明)；圖4是本發(fā)明的電路實現(xiàn)邏輯功能仿真圖；圖5是本發(fā)明的可任意編程的分頻器的方法流程圖。
具體實施例方式
為進一步說明本發(fā)明的技術(shù)特征，以下結(jié)合實例及附圖對本發(fā)明作一詳細的描述。
請參照附圖1，本發(fā)明是一種可任意編程的分頻器電路，其特征在于，其中包括一N位鎖存器(1)；一N位加法計數(shù)器(2)；一N位減法計數(shù)器(3)；一輸出部分(4)，對任意N位分頻值均可輸出占空比為50％的方波信號。
時鐘輸入給N位加法計數(shù)器(2)和N位減法計數(shù)器(3)；分頻值輸入N位鎖存器(1)，N位鎖存器(1)的信號分別輸入到N位加法計數(shù)器(2)和N位減法計數(shù)器(3)。加法計數(shù)器(2)中的N位寄存器和N位減法計數(shù)器(3)中的N位寄存器的輸出信號分別輸出到輸出部分(4)。
其中的加法計數(shù)器(2)主要包括N位寄存器、N位加法計數(shù)器加1邏輯門電路、2信道數(shù)據(jù)選擇器和相等比較電路1，用于對輸入時鐘信號進行可編程加法計數(shù)。
N位寄存器和N位加法計數(shù)器加1邏輯門電路組成的加法計數(shù)器(2)，對輸入時鐘信號Fin從0開始進行同步加法計數(shù)，時鐘上升沿有效；2信道數(shù)據(jù)選擇器選擇輸出寄存器的下一個計數(shù)狀態(tài)值，若計數(shù)器的當前計數(shù)值等于設(shè)置的計數(shù)值時就選擇復(fù)位信號“0”輸出，否則當前計數(shù)值加1輸出；相等比較邏輯電路1產(chǎn)生2信道數(shù)據(jù)選擇器的控制信號。此加法計數(shù)器為同步復(fù)位，因此加法計數(shù)器的實際計數(shù)值等于鎖存器存儲的分頻值加1。
其中減法計數(shù)器(3)主要包括N位寄存器、N位減法計數(shù)器減1邏輯門電路和2信道數(shù)據(jù)選擇器；用于對輸入時鐘信號進行可編程減法計數(shù)。
N位寄存器和N位減法計數(shù)器減1邏輯門電路組成的減法計數(shù)器(3)，對輸入時鐘信號Fin進行同步減法計數(shù)，時鐘下降沿有效，計數(shù)過程是從設(shè)置的計數(shù)值減到0；2信道數(shù)據(jù)選擇器用于控制計數(shù)值，當計數(shù)器的當前計數(shù)值減到0時產(chǎn)生控制信號，控制2信道數(shù)據(jù)選擇器選擇置數(shù)信號，即鎖存器中的當前值，對減法計數(shù)器同步置數(shù)，否則就選擇當前計數(shù)狀態(tài)值減1輸出，此減法計數(shù)器為同步置數(shù)，因此減法計數(shù)器的計數(shù)值等于設(shè)置的分頻值加1。
其中鎖存器部分(1)包括N位鎖存器，用于存儲計數(shù)值，該計數(shù)值作為加法計數(shù)器(2)和減法計數(shù)器(3)的計數(shù)值，也就是該可編程分頻器的分頻值。
其中輸出部分(4)主要包括相等比較邏輯電路2和1位輸出寄存器，用于產(chǎn)生占空比為50％的分頻信號輸出。
其中輸出部分(4)的相等比較邏輯電路2比較加法計數(shù)器(2)和減法計數(shù)器(3)的當前計數(shù)值，當兩者相等時就產(chǎn)生進位信號，該進位信號經(jīng)過1位輸出寄存器的2分頻就是分頻器的分頻輸出。
對于傳統(tǒng)的可編程分頻器，由于一個觸發(fā)器只能對一個有效沿進行操作，若經(jīng)過M分頻，則輸入信號和輸出信號的頻率關(guān)系為Fout=FinM]]>當M為奇數(shù)時，輸出信號的周期為Tout＝M×Tin輸出信號占空比為Duty=M-12×M]]>
從上式可以看出，M為奇數(shù)時輸出信號占空比不是50％，而是分頻值M的函數(shù)。
為了得到較好的占空比，本發(fā)明采用了加法計數(shù)器和減法計數(shù)器分別對上升沿和下降沿進行操作，并且通過合理安排加法計數(shù)器和減法計數(shù)器的計數(shù)過程，以改善輸出信號的占空比。
請再參照附圖1，N位鎖存器(1)用于存儲N位分頻值，也就是加法計數(shù)器(2)和減法計數(shù)器(3)的計數(shù)值。存儲的信號可以作為減法計數(shù)器的置數(shù)信號送往減法計數(shù)器(3)的2信道數(shù)據(jù)選擇器供選擇；也送往加法計數(shù)器(2)的相等比較邏輯電路1，在加法計數(shù)器(2)中該值和加法計數(shù)器(2)的狀態(tài)值進行比較產(chǎn)生加法計數(shù)器(2)中的2信道數(shù)據(jù)選擇器的控制信號。
請再參照附圖1，加法計數(shù)器(2)部分對輸入時鐘Fin進行可編程加法計數(shù)。N位寄存器(1)由同一個時鐘同時驅(qū)動，上升沿有效；2信道數(shù)據(jù)選擇器由一位控制信號控制，但是同時選中一組N位數(shù)據(jù)作為N位寄存器的數(shù)據(jù)端輸入(如D觸發(fā)器的輸入端D)，即計數(shù)器的下一個計數(shù)狀態(tài)值；相等比較邏輯電路1產(chǎn)生2信道數(shù)據(jù)選擇器的控制信號，當計數(shù)器的當前計數(shù)狀態(tài)值不等于鎖存器的存儲值，即設(shè)定的分頻值時，計數(shù)器就進行加1的操作，狀態(tài)值不斷增加；一旦加法計數(shù)器的計數(shù)狀態(tài)值增加到設(shè)定的計數(shù)值時，相等比較邏輯電路1就控制2信道數(shù)據(jù)選擇器選擇復(fù)位信號，即N位“0”作為計數(shù)器的下一個狀態(tài)值，對計數(shù)器進行復(fù)位，重新開始計數(shù)。從計數(shù)過程可以看到，若設(shè)置的分頻值為M，則對于周期為Tin的輸入時鐘信號，加法計數(shù)器的實際計數(shù)周期是Tout＝(M+1)×Tin請再參照附圖1，減法計數(shù)器(3)部分對輸入時鐘Fin進行可編程減法計數(shù)。N位寄存器由同一個時鐘同時驅(qū)動，下升沿有效；2信道數(shù)據(jù)選擇器由一位控制信號控制，但是同時選擇一組N位數(shù)據(jù)作為N位寄存器的數(shù)據(jù)端輸入(如D觸發(fā)器的輸入端D)，即計數(shù)器的下一個計數(shù)狀態(tài)值；與加法計數(shù)器(2)不同的是，寄存器的當前狀態(tài)值直接控制2信道數(shù)據(jù)選擇器的輸出信號，當計數(shù)器的當前計數(shù)狀態(tài)值不為“0”時就進行減1操作，狀態(tài)值不斷遞減，一旦當前計數(shù)狀態(tài)值為“0”就選擇鎖存器的存儲值作為下一個狀態(tài)值輸入N為寄存器，重新從設(shè)置值開始減法計數(shù)。由于是同步置數(shù)，因此若設(shè)置的分頻值為M，則對于周期為Tin的輸入時鐘信號，減法計數(shù)器(3)的實際計數(shù)周期是Tout＝(M+1)×Tin輸出部分(4)利用加法計數(shù)器(2)和減法計數(shù)器(3)的當前計數(shù)狀態(tài)值進行輸出邏輯操作。相等比較邏輯電路2比較加法計數(shù)器(2)和減法計數(shù)器(3)的計數(shù)狀態(tài)值，當兩者相等時就產(chǎn)生一個高電平窄脈沖信號作為進位脈沖信號，該信號再作為1位輸出寄存器的時鐘輸入信號；1位輸出寄存器是一個固定的2分頻器，檢測到一個進位信號有效脈沖就翻轉(zhuǎn)一次。加法計數(shù)器(2)和減法計數(shù)器(3)同時從最小值和最大值開始計數(shù)，當加法計數(shù)器(2)狀態(tài)加到設(shè)置值的一半時減法計數(shù)器也減到設(shè)置值的一半，兩者計數(shù)狀態(tài)值相等，于是產(chǎn)生一個進位脈沖；隨后計數(shù)器繼續(xù)工作，加法計數(shù)器(2)繼續(xù)加到最大值后復(fù)位為“0”，而減法計數(shù)器也減到“0”，兩者又相等再產(chǎn)生一個進位脈沖；減法計數(shù)器(3)減到“0”后被置數(shù)，于是加法計數(shù)器(2)和減法計數(shù)器(3)再分別重新從最小值和最大值開始計數(shù)。由于加法計數(shù)器(2)對上升沿計數(shù)，而減法計數(shù)器對下降沿計數(shù)，加法計數(shù)器和減法計數(shù)器的相鄰有效時鐘沿信號相差半個時鐘周期。在輸出電路部分(4)，相等比較邏輯門電路2每個周期產(chǎn)生兩個寬度為半個周期的時鐘脈沖信號。對進位脈沖進行2分頻就可得到占空比為50％的輸出頻率。值得注意的是，根據(jù)以上對加法計數(shù)器(2)和減法計數(shù)器(3)的分析，實際的分頻值是設(shè)置值再加1。
加法計數(shù)器(2)中，當?shù)臀蝗繛?時當前位就需要進行翻轉(zhuǎn)，即反相。利用這一特點，采用異或門構(gòu)成的加法計數(shù)器加1邏輯門電路的內(nèi)部電路結(jié)構(gòu)請參照圖2所示，每一個D觸發(fā)器的輸入端Di都是所有低位輸出Qj(j＜i)的與信號和該位輸出信號Qi的異或值(最低位D0是對Q0直接求反得到，如圖2的最左邊)。
相應(yīng)的，減法計數(shù)器(3)中，當?shù)臀蝗繛?時當前位就需要進行翻轉(zhuǎn)，即反相。利用這一特點，采用同或門構(gòu)成的減法計數(shù)器(3)減1邏輯門電路的內(nèi)部電路結(jié)構(gòu)請參照圖3所示，每一個D觸發(fā)器的輸入端Di都是所有低位輸出Qj(j＜i)的或信號和該位輸出信號Qi的同或值(最低位D0是對Q0直接求反得到，如圖3的最左邊)。
圖4是電路實現(xiàn)邏輯功能仿真圖(附圖中完成7分頻)，圖中clk是輸入時鐘，F(xiàn)是設(shè)置的分頻值，Q_up和Q_down分別是加法計數(shù)器和減法計數(shù)器的計數(shù)狀態(tài)值，carry是進位脈沖信號，Vout是分頻輸出信號。
圖5是可任意編程的分頻器的方法，其具體步驟如下步驟1開始；步驟2存儲分頻值，即將分頻值送入N位鎖存器(1)，根據(jù)需要的不同可以采用并行或串行的輸入；步驟3計數(shù)器計數(shù)，即在分頻值穩(wěn)定后，加法計數(shù)器(2)和減法計數(shù)器(3)同時分別從0和設(shè)置的分頻值開始對輸入時鐘信號計數(shù)；步驟4判斷進位信號是否為1，即輸出部分(4)的相等比較邏輯電路2對加法計數(shù)器(2)和減法計數(shù)器(3)的當前計數(shù)值進行相等比較，若兩者相等即進位信號為1則進入步驟5，否則返回步驟3繼續(xù)計數(shù)；步驟5輸出分頻信號，即在進位信號為1，即進位信號的上升沿啟動輸出部分(4)的1位輸出寄存器對進位信號分頻得到有效輸出方波信號；步驟6結(jié)束，電路分頻一個輪回結(jié)束。
本文所發(fā)明的可編程分頻器電路結(jié)構(gòu)已經(jīng)在一款高速鎖相環(huán)中得到應(yīng)用，實現(xiàn)了在7位可編程分頻器中對任意分頻值均可輸出占空比為50％的方波信號。采用SMICO.18um工藝時，最高工作時鐘頻率可達1GHz。
權(quán)利要求
1.一種可任意編程的分頻器電路，其特征在于，其中包括一N位鎖存器一N位加法計數(shù)器；一N位減法計數(shù)器；一輸出部分，對任意N位分頻值均可輸出占空比為50％的方波信號；N位鎖存器存儲的分頻值分別送至N位加法計數(shù)器和N位減法計數(shù)器；N位加法計數(shù)器和N位減法計數(shù)器的當前計數(shù)值均連接至輸出部分。
2.根據(jù)權(quán)利要求1所述的可任意編程的分頻器電路，其特征在于，其中的加法計數(shù)器主要包括N位寄存器、N位加法計數(shù)器加1邏輯門電路、2信道數(shù)據(jù)選擇器和相等比較邏輯電路，用于對輸入時鐘信號進行可編程加法計數(shù)。
3.根據(jù)權(quán)利要求2所述的可任意編程的分頻器電路，其特征在于，N位寄存器和N位加法計數(shù)器加1邏輯門電路組成的加法計數(shù)器，對輸入時鐘信號Fin從0開始進行同步加法計數(shù)，時鐘上升沿有效；2信道數(shù)據(jù)選擇器選擇輸出寄存器的下一個計數(shù)狀態(tài)值，若計數(shù)器的當前計數(shù)值等于設(shè)置的計數(shù)值時就選擇復(fù)位信號“0”輸出，否則當前計數(shù)值加1輸出；相等比較邏輯電路1產(chǎn)生2信道數(shù)據(jù)選擇器的控制信號，此加法計數(shù)器為同步復(fù)位，因此加法計數(shù)器的實際計數(shù)值等于鎖存器存儲的分頻值加1。
4.根據(jù)權(quán)利要求1所述的可任意編程的分頻器電路，其特征在于，其中減法計數(shù)器主要包括N位寄存器、N位減法計數(shù)器減1邏輯門電路和2信道數(shù)據(jù)選擇器；用于對輸入時鐘信號進行可編程減法計數(shù)。
5.根據(jù)權(quán)利要求4所述的可任意編程的分頻器電路，其特征在于，N位寄存器和N位減法計數(shù)器減1邏輯門電路組成的減法計數(shù)器，對輸入時鐘信號Fin進行同步減法計數(shù)，時鐘下降沿有效，計數(shù)過程是從設(shè)置的計數(shù)值減到0；2信道數(shù)據(jù)選擇器用于控制計數(shù)值，當計數(shù)器的當前計數(shù)值減到0時產(chǎn)生控制信號，控制2信道數(shù)據(jù)選擇器選擇置數(shù)信號，即鎖存器中的當前值，對減法計數(shù)器同步置數(shù)，否則就選擇當前計數(shù)狀態(tài)值減1輸出，此減法計數(shù)器為同步置數(shù)，因此減法計數(shù)器的計數(shù)值等于設(shè)置的分頻值加1。
6.根據(jù)權(quán)利要求1所述的可任意編程的分頻器電路，其特征在于，其中鎖存器部分包括N位鎖存器，用于存儲計數(shù)值，該計數(shù)值作為加法計數(shù)器和減法計數(shù)器的計數(shù)值，也就是該可編程分頻器的分頻值。
7.根據(jù)權(quán)利要求1所述的可任意編程的分頻器電路，其特征在于，其中輸出部分主要包括相等比較邏輯電路2和1位輸出寄存器，用于產(chǎn)生占空比為50％的分頻信號輸出。
8.根據(jù)權(quán)利要求1所述的一種可任意編程的分頻器電路，其特征在于，其中輸出部分的相等比較邏輯電路2比較加法計數(shù)器和減法計數(shù)器的當前計數(shù)值，當兩者相等時就產(chǎn)生進位信號，該進位信號經(jīng)過1位輸出寄存器的2分頻就是分頻器的分頻輸出。
9.一種可任意編程的分頻器的方法，其步驟如下步驟1開始；步驟2存儲分頻值，即將分頻值送入N位鎖存器，根據(jù)需要的不同可以采用并行或串行的輸入；步驟3計數(shù)器計數(shù)，即在分頻值穩(wěn)定后，加法計數(shù)器和減法計數(shù)器同時分別從0和設(shè)置的分頻值開始對輸入時鐘信號計數(shù)；步驟4判斷進位信號是否為1，即輸出部分的相等比較邏輯電路1對加法計數(shù)器和減法計數(shù)器的當前計數(shù)值進行相等比較，若兩者相等即進位信號為1則進入步驟5，否則返回步驟3繼續(xù)計數(shù)；步驟5輸出分頻信號，即在進位信號的上升沿啟動輸出部分的1位輸出寄存器對進位信號分頻得到有效輸出方波信號；步驟6結(jié)束，電路分頻一個輪回結(jié)束。
全文摘要
本發(fā)明涉及微電子學(xué)技術(shù)領(lǐng)域，一種保證輸出信號占空比為50％的可編程分頻器電路。包括N位鎖存器；N位加法計數(shù)器；N位減法計數(shù)器和輸出部分。方法步驟主要包括存儲分頻值、計數(shù)器計數(shù)、判斷進位信號是否為1和輸出分頻信號等。這種電路可以作為一種IP核廣泛應(yīng)用于各種集成電路，實現(xiàn)可編程分頻的目的。
文檔編號H03K25/00GK1756079SQ20041008100
公開日2006年4月5日 申請日期2004年9月30日 優(yōu)先權(quán)日2004年9月30日
發(fā)明者周紅, 陳曉東 申請人:中國科學(xué)院微電子研究所