專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，尤其是涉及一種用于控制觸發(fā)電路中的不必要功耗以及必要時(shí)進(jìn)一步確保高速操作的技術(shù)。
背景技術(shù)：
常規(guī)D觸發(fā)器的范圍包括動(dòng)態(tài)類型、靜態(tài)類型以及讀出放大器類型等?！癐EEE Journal Of Solid-State Circuits，Vol.34，No.4，April，1999”的圖18公開了一種半動(dòng)態(tài)觸發(fā)器，其代表能夠在其中實(shí)現(xiàn)高速操作的電路例子。
本發(fā)明的圖13顯示了作為其電路例子的動(dòng)態(tài)類型D觸發(fā)器。即使當(dāng)輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)NQ處于相同狀態(tài)，動(dòng)態(tài)類型D觸發(fā)器也消耗大量功率，由此導(dǎo)致大的平均電流。
未審查的專利申請(qǐng)公開No.2001-267889公開了一種實(shí)現(xiàn)功耗減小的電路例子。該電路例子是附加了時(shí)鐘信號(hào)控制功能的靜態(tài)類型觸發(fā)器。圖14顯示了靜態(tài)類型D觸發(fā)器。在靜態(tài)類型觸發(fā)電路中，當(dāng)輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q處于相同狀態(tài)時(shí)，內(nèi)部時(shí)鐘被中斷，由此導(dǎo)致由內(nèi)部操作中斷引起的功耗減小。靜態(tài)類型觸發(fā)電路的問題在于，建立時(shí)間長(zhǎng)，且難以實(shí)現(xiàn)較高速度的操作。
隨著半導(dǎo)體元件的不斷微型化，半導(dǎo)體襯底擁有淺溝隔離區(qū)(淺溝隔離)，以便隔離各個(gè)晶體管或電路塊。在形成淺溝隔離區(qū)過程中，當(dāng)作為組成金屬氧化物半導(dǎo)體(MOS)型晶體管的源極或漏極的擴(kuò)散區(qū)的特征的分子結(jié)構(gòu)點(diǎn)陣常數(shù)產(chǎn)生失真時(shí)，在淺溝隔離區(qū)的鄰近區(qū)域中形成的晶體管的擴(kuò)散區(qū)受到了應(yīng)力。應(yīng)力造成了電荷遷移性的降低，由此導(dǎo)致了較低的電流容量(Ids)和增大的閾值電壓(Vth)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的半導(dǎo)體集成電路包括鎖存電路，把輸入數(shù)據(jù)信號(hào)、時(shí)鐘信號(hào)和反饋信號(hào)輸入其中，并且輸出輸出數(shù)據(jù)信號(hào)；保持電路，保持輸出數(shù)據(jù)信號(hào)；反饋電路，把輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)輸入其中，并且基于輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)的邏輯組合產(chǎn)生反饋信號(hào)，其中鎖存電路的內(nèi)部操作通過反饋信號(hào)被接通/斷開。
以下說明具有上述配置的半導(dǎo)體集成電路的操作。當(dāng)在時(shí)鐘信號(hào)處于被斷言(asserted)的狀態(tài)之前和之后的輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)的邏輯組合沒有不相同時(shí)，如果鎖存電路的內(nèi)部操作被激活，則導(dǎo)致不必要的操作。
當(dāng)在時(shí)鐘信號(hào)被斷言(asserted)之前和之后的輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)的邏輯組合沒有不相同時(shí)，反饋電路基于該邏輯組合產(chǎn)生用于斷開鎖存電路的內(nèi)部操作的反饋信號(hào)。
鎖存電路響應(yīng)反饋信號(hào)中斷其內(nèi)部操作，除了被供給鎖存電路的沒有被中斷的時(shí)鐘信號(hào)。根據(jù)本發(fā)明的半導(dǎo)體集成電路的操作的主要目的是中斷鎖存電路的內(nèi)部操作而不用中斷時(shí)鐘信號(hào)。這樣，可以減小功耗。
當(dāng)在時(shí)鐘信號(hào)被斷言(asserted)之前和之后的輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)的邏輯組合是不同的，來自反饋電路的反饋信號(hào)斷言(assert)鎖存電路的內(nèi)部操作。因此，鎖存電路重新啟動(dòng)其內(nèi)部操作，由此把輸入數(shù)據(jù)信號(hào)的波動(dòng)引入輸出數(shù)據(jù)信號(hào)的波動(dòng)。在該點(diǎn)處，時(shí)鐘信號(hào)連續(xù)地振蕩，由此允許更好的設(shè)置響應(yīng)性和高速操作。簡(jiǎn)言之，迄今被認(rèn)為不相容的較低功耗和較高速操作可以同時(shí)達(dá)到。
以下又說明輸出數(shù)據(jù)信號(hào)。例如，在D觸發(fā)器的情況下，相對(duì)于輸入數(shù)據(jù)信號(hào)D和時(shí)鐘信號(hào)CK，輸出數(shù)據(jù)信號(hào)包括輸出數(shù)據(jù)信號(hào)Q和作為輸出數(shù)據(jù)信號(hào)Q的反相邏輯的輸出數(shù)據(jù)信號(hào)NQ。當(dāng)在本發(fā)明中提到輸出數(shù)據(jù)信號(hào)時(shí)，其代表輸出數(shù)據(jù)信號(hào)Q和輸出數(shù)據(jù)信號(hào)NQ之一或兩者，在以下說明中始終如此。
早先提及的情況，其中“在時(shí)鐘信號(hào)處于被斷言(asserted)的狀態(tài)之前和之后的輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)的邏輯組合沒有不相同”，按照相對(duì)于輸入數(shù)據(jù)信號(hào)的第一輸出數(shù)據(jù)信號(hào)Q，包括D＝“H”、Q＝“H”和D＝“L”、Q＝“L”，以及按照相對(duì)于輸入數(shù)據(jù)信號(hào)D的輸出數(shù)據(jù)信號(hào)NQ，包括D＝“H”、NQ＝“L”和D＝“L”、NQ＝“H”。
優(yōu)選地，反饋電路擁有輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)，由此基于輸出信號(hào)產(chǎn)生第一反饋信號(hào)，并且通過合成基于輸出數(shù)據(jù)信號(hào)和輸入數(shù)據(jù)信號(hào)產(chǎn)生的信號(hào)產(chǎn)生第二反饋信號(hào)。


通過附圖中的例子但是不限于附圖，來說明本發(fā)明，其中相同的附圖標(biāo)記指示相似的元件，在附圖中圖1所示框圖說明了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路的示意配置。
圖2所示電路圖說明了根據(jù)第一實(shí)施例的半導(dǎo)體集成電路的特定配置的例子。
圖3所示波形圖說明了根據(jù)第一實(shí)施例的半導(dǎo)體集成電路的操作。
圖4所示框圖說明了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路的示意配置。
圖5所示電路圖說明了根據(jù)第二實(shí)施例的半導(dǎo)體集成電路的特定配置的例子。
圖6所示波形圖說明了根據(jù)第二實(shí)施例的半導(dǎo)體集成電路的操作。
圖7所示平面圖部分地說明了根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路的例子。
圖8所示平明圖部分地說明了根據(jù)第三實(shí)施例的半導(dǎo)體集成電路的另一例子。
圖9所示電路圖說明了根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路的特定配置的例子。
圖10所示框圖說明了在根據(jù)第四實(shí)施例的半導(dǎo)體集成電路中的電源控制電路的外圍電路的配置。
圖11所示電路圖說明了根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路的特定配置的例子。
圖12所示框圖說明了在根據(jù)第五實(shí)施例的半導(dǎo)體集成電路中的襯底電位控制電路的外圍電路的配置。
圖13所示電路圖說明了根據(jù)常規(guī)技術(shù)的半導(dǎo)體集成電路的配置。
圖14所示電路圖說明了根據(jù)常規(guī)技術(shù)的另一半導(dǎo)體集成電路的配置。
圖15所示電路圖說明了根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體集成電路的特定配置的例子。
具體實(shí)施例方式
以下參照附圖詳細(xì)說明根據(jù)優(yōu)選實(shí)施例的半導(dǎo)體集成電路。
第一實(shí)施例圖1至圖3顯示了本發(fā)明的第一實(shí)施例。
參考圖1，附圖標(biāo)記A1表示鎖存電路，其把輸入數(shù)據(jù)信號(hào)D、時(shí)鐘信號(hào)CK以及反饋信號(hào)S01和S02輸入其中，并輸出輸出數(shù)據(jù)信號(hào)NQ。
附圖標(biāo)記A2表示保持電路，其保持輸出數(shù)據(jù)信號(hào)NQ。附圖標(biāo)記A3表示反饋電路，其把輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)NQ輸入其中，并基于輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)NQ的邏輯組合產(chǎn)生反饋信號(hào)S01和S02。對(duì)于到反饋電路A3的輸入，可以采用來自保持電路A2的信號(hào)線L2(如雙點(diǎn)劃線所示)來代替信號(hào)線L1。附圖標(biāo)記I02表示反相器。
圖2所示電路圖說明了圖1的半導(dǎo)體集成電路的特定配置。附圖標(biāo)記P01-P10表示P型MOS晶體管(P溝道晶體管)，附圖標(biāo)記N01-N11表示N型MOS晶體管(N溝道晶體管)。附圖標(biāo)記I01和I02分別表示反相器。該半導(dǎo)體集成電路把輸入數(shù)據(jù)信號(hào)D和時(shí)鐘信號(hào)CK輸入其中，并輸出輸出數(shù)據(jù)信號(hào)Q和作為輸出數(shù)據(jù)信號(hào)Q的反相邏輯的輸出數(shù)據(jù)信號(hào)NQ。附圖標(biāo)記C01和C02表示預(yù)充電節(jié)點(diǎn)，C03表示數(shù)據(jù)保持節(jié)點(diǎn)。附圖標(biāo)記S01和S02表示反饋信號(hào)。鎖存電路A1包括“與非”(NAND)型動(dòng)態(tài)電路a1和“與非”型動(dòng)態(tài)電路a2。
“與非”型動(dòng)態(tài)電路a1由串聯(lián)的P溝道晶體管P01、N溝道晶體管N02、N溝道晶體管N03及N溝道晶體管N01組成。輸入數(shù)據(jù)信號(hào)D、時(shí)鐘信號(hào)CK以及來自反饋電路A3的反饋信號(hào)S01被輸入“與非”型動(dòng)態(tài)電路a1，“與非”型動(dòng)態(tài)電路a1控制關(guān)于預(yù)充電節(jié)點(diǎn)C01的充電/放電。在輸入數(shù)據(jù)信號(hào)D和反饋信號(hào)S01都處于“H”(高)電平的情況下，“與非”型動(dòng)態(tài)電路a1在時(shí)鐘信號(hào)CK的下降至上升期間對(duì)預(yù)充電節(jié)點(diǎn)C01充電，在時(shí)鐘信號(hào)CK的上升至下降期間釋放預(yù)充電節(jié)點(diǎn)C01的電荷，并且在輸入數(shù)據(jù)信號(hào)D和反饋信號(hào)S01之一處于“L”(低)電平的情況下，保持預(yù)充電節(jié)點(diǎn)C01的電荷。
“與非”型動(dòng)態(tài)電路a2由串聯(lián)的P溝道晶體管P02、N溝道晶體管N04、N溝道晶體管N05及N溝道晶體管N01組成。預(yù)充電節(jié)點(diǎn)C02、時(shí)鐘信號(hào)CK以及來自反饋電路A3的反饋信號(hào)S02被輸入“與非”型動(dòng)態(tài)電路a2，“與非”型動(dòng)態(tài)電路a2控制關(guān)于預(yù)充電節(jié)點(diǎn)C02的充電/放電。在預(yù)充電節(jié)點(diǎn)C01和反饋信號(hào)S02都處于“H”電平的情況下，“與非”型動(dòng)態(tài)電路a2在時(shí)鐘信號(hào)CK的下降至上升期間對(duì)預(yù)充電節(jié)點(diǎn)C02充電，在時(shí)鐘信號(hào)CK的上升至下降期間釋放預(yù)充電節(jié)點(diǎn)C02的電荷，并且在預(yù)充電節(jié)點(diǎn)C01和反饋信號(hào)S02至少之一處于“L”電平的情況下，保持預(yù)充電節(jié)點(diǎn)C02的電荷。
為了執(zhí)行上述操作，鎖存電路A1由多個(gè)P溝道晶體管P01-P07、多個(gè)N溝道晶體管N01-N07以及單個(gè)反相器I01組成。以下進(jìn)行更詳細(xì)的說明。
鎖存電路A1包括P溝道晶體管P01，其中柵極連接到時(shí)鐘信號(hào)CK，源極連接到電源，漏極連接到預(yù)充電節(jié)點(diǎn)C01；N溝道晶體管N01，其中柵極連接到時(shí)鐘信號(hào)CK，源極接地；N溝道晶體管N02，其中柵極連接到輸入數(shù)據(jù)信號(hào)D，漏極連接到預(yù)充電節(jié)點(diǎn)C01；N溝道晶體管N03，其中柵極連接到反饋信號(hào)S01，漏極連接到N溝道晶體管N02的源極，源極連接到N溝道晶體管N01的漏極；P溝道晶體管P02，其中柵極連接到時(shí)鐘信號(hào)CK，源極連接到電源，漏極連接到預(yù)充電節(jié)點(diǎn)C02；N溝道晶體管N04，其中柵極連接到預(yù)充電節(jié)點(diǎn)C01，漏極連接到預(yù)充電節(jié)點(diǎn)C02；
N溝道晶體管N05，其中柵極連接到反饋信號(hào)S02，漏極連接到N溝道晶體管N04的源極，源極連接到N溝道晶體管N01的漏極；反相器I01，其中輸入端連接到預(yù)充電節(jié)點(diǎn)C02；P溝道晶體管P03，其中柵極連接到反相器I01的輸出端，源極連接到電源；P溝道晶體管P04，其中柵極連接到預(yù)充電節(jié)點(diǎn)C01，源極連接到P溝道晶體管P03的漏極；N溝道晶體管N06，其中柵極連接到預(yù)充電節(jié)點(diǎn)C01，源極接地，漏極連接到P溝道晶體管P04的漏極；P溝道晶體管P05，其中柵極連接到預(yù)充電節(jié)點(diǎn)C02，源極連接到電源，漏極連接到輸出數(shù)據(jù)信號(hào)NQ；N溝道晶體管N07，其中柵極連接到N溝道晶體管N06的漏極，源極接地，漏極連接到輸出數(shù)據(jù)信號(hào)NQ；P溝道晶體管P06，其中柵極連接到反相器I01的輸出端，源極連接到電源，漏極連接到預(yù)充電節(jié)點(diǎn)C02；以及P溝道晶體管P07，其中柵極連接到預(yù)充電節(jié)點(diǎn)C02，源極連接到電源，漏極連接到預(yù)充電節(jié)點(diǎn)C01。
參考上述配置，鎖存電路A1可以被配置成這樣，在反饋信號(hào)S01和反饋信號(hào)S02是反相邏輯的信號(hào)的情況下，P溝道晶體管被N溝道晶體管代替，N溝道晶體管被P溝道晶體管代替，電源被接地代替，接地被電源代替。
保持電路A2包括P溝道晶體管P08，其中柵極連接到輸出數(shù)據(jù)信號(hào)NQ，源極連接到電源；N溝道晶體管N08，其中柵極連接到輸出數(shù)據(jù)信號(hào)NQ，源極接地，漏極連接到P溝道晶體管P08的漏極；P溝道晶體管P09，其中柵極連接到N溝道晶體管N08的漏極，源極連接到電源，漏極連接到反饋信號(hào)S01；以及N溝道晶體管N09，其中柵極連接到N溝道晶體管N08的漏極，源極接地，漏極連接到反饋信號(hào)S01。
輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)NQ被輸入反饋電路A3，由此反饋電路A3基于輸出數(shù)據(jù)信號(hào)NQ產(chǎn)生反饋信號(hào)S01。反饋電路A3利用基于輸出數(shù)據(jù)信號(hào)NQ和輸入數(shù)據(jù)信號(hào)D產(chǎn)生的信號(hào)進(jìn)一步產(chǎn)生反饋信號(hào)S02。
反饋電路A3具體包括P溝道晶體管P10，其中柵極連接到輸入數(shù)據(jù)信號(hào)D，漏極連接到反饋信號(hào)S02，源極連接到P溝道晶體管P08的漏極；N溝道晶體管N10，其中柵極連接到輸入數(shù)據(jù)信號(hào)D，漏極連接到反饋信號(hào)S02，源極接地；以及第十一個(gè)N溝道晶體管N11，其中柵極連接到輸出數(shù)據(jù)信號(hào)NQ，漏極連接到反饋信號(hào)S02，源極接地。
由反饋電路A3產(chǎn)生和輸出的反饋信號(hào)S01是由輸出數(shù)據(jù)信號(hào)NQ的邏輯反相產(chǎn)生的邏輯反相信號(hào)。反饋信號(hào)S01用于控制關(guān)于“與非”型動(dòng)態(tài)電路a1的放電允許/禁止，并連接到N溝道晶體管N03的柵極。由反饋電路A3產(chǎn)生和輸出的反饋信號(hào)S02是基于輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)NQ產(chǎn)生的。反饋信號(hào)S02用于控制關(guān)于“與非”型動(dòng)態(tài)電路a2的放電允許/禁止，并連接到N溝道晶體管N05的柵極。當(dāng)輸出數(shù)據(jù)信號(hào)Q處于“L”電平時(shí)，反饋信號(hào)S02總是處于“L”電平。當(dāng)輸出數(shù)據(jù)信號(hào)Q處于“H”電平且輸入數(shù)據(jù)信號(hào)D也處于“H”電平時(shí)，反饋信號(hào)S02仍然處于“L”電平，當(dāng)輸入數(shù)據(jù)信號(hào)D處于“L”電平時(shí)，反饋信號(hào)S02變?yōu)椤癏”電平。雖然圖2中顯示了輸出數(shù)據(jù)信號(hào)Q和輸出數(shù)據(jù)信號(hào)NQ，但是僅僅提供輸出數(shù)據(jù)信號(hào)Q或僅僅提供輸出數(shù)據(jù)信號(hào)NQ也是沒有問題的。
圖3所示波形圖說明了如圖2配置的半導(dǎo)體集成電路的操作。
1)在T0時(shí)刻，時(shí)鐘信號(hào)CK處于“L”電平，P溝道晶體管P01和P02導(dǎo)通，同時(shí)N溝道晶體管N01截止。此時(shí)，輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q都處于“L”電平。輸出數(shù)據(jù)信號(hào)NQ處于“H”電平，數(shù)據(jù)保持節(jié)點(diǎn)C03處于“L”電平，反饋信號(hào)S01處于“H”電平，因此N溝道晶體管N03處于導(dǎo)通狀態(tài)。然而，因?yàn)檩斎霐?shù)據(jù)信號(hào)D處于“L”電平，因此N溝道晶體管N02處于截止?fàn)顟B(tài)，還有，因?yàn)闀r(shí)鐘信號(hào)CK處于“L”電平，因此N溝道晶體管N01也處于截止?fàn)顟B(tài)。因此，預(yù)充電節(jié)點(diǎn)C01被預(yù)充電到“H”電平。因?yàn)檩敵鰯?shù)據(jù)信號(hào)NQ處于“H”電平，因此N溝道晶體管N11處于導(dǎo)通狀態(tài)，而因?yàn)榉答佇盘?hào)S02處于“L”電平，因此N溝道晶體管N05處于截止?fàn)顟B(tài)。因?yàn)轭A(yù)充電節(jié)點(diǎn)C01處于“H”電平，因此N溝道晶體管N04處于導(dǎo)通狀態(tài)，而N溝道晶體管N05處于截止?fàn)顟B(tài)，因此預(yù)充電節(jié)點(diǎn)C02被預(yù)充電到“H”電平。
如上所述，在T0時(shí)刻，預(yù)充電節(jié)點(diǎn)C01和預(yù)充電節(jié)點(diǎn)C02都被預(yù)充電到“H”電平。以下說明在預(yù)充電時(shí)配置的其余部分的狀態(tài)。因?yàn)轭A(yù)充電節(jié)點(diǎn)C02處于“H”電平，因此反相器I01的輸出處于“L”電平，作為其結(jié)果，P溝道晶體管P06和P03處于導(dǎo)通狀態(tài)。還有，P溝道晶體管P07和P05處于截止?fàn)顟B(tài)。因?yàn)轭A(yù)充電節(jié)點(diǎn)C01處于“H”電平因此N溝道晶體管N06處于導(dǎo)通狀態(tài)，并且P溝道晶體管P04處于截止?fàn)顟B(tài)。因?yàn)镹溝道晶體管N06處于導(dǎo)通狀態(tài)并且接地，因此N溝道晶體管N07處于截止?fàn)顟B(tài)。因?yàn)檩敵鰯?shù)據(jù)信號(hào)NQ處于“H”電平因此P溝道晶體管P08處于截止?fàn)顟B(tài)，并且N溝道晶體管N08處于導(dǎo)通狀態(tài)。因?yàn)檩斎霐?shù)據(jù)信號(hào)D處于“L”電平因此P溝道晶體管P10處于導(dǎo)通狀態(tài)，并且N溝道晶體管N10處于導(dǎo)通狀態(tài)。因?yàn)镹溝道晶體管N08處于導(dǎo)通狀態(tài)并且接地因此P溝道晶體管P09處于導(dǎo)通狀態(tài)，并且N溝道晶體管N09處于截止?fàn)顟B(tài)。數(shù)據(jù)保持電路A2中的數(shù)據(jù)保持節(jié)點(diǎn)C03處于“L”電平。
2)假設(shè)時(shí)鐘信號(hào)CK在T1時(shí)刻上升到“H”電平。輸入數(shù)據(jù)信號(hào)D然后處于“L”電平，輸出數(shù)據(jù)信號(hào)Q處于“L”電平。不同的是，輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q都用作在處于“L”電平時(shí)中斷鎖存電路的內(nèi)部操作的條件。P溝道晶體管P01和P02都被轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)，而N溝道晶體管N01被轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。因?yàn)檩斎霐?shù)據(jù)信號(hào)D保持為“L”電平，因此N溝道晶體管N02保持為截止?fàn)顟B(tài)。因此，預(yù)充電節(jié)點(diǎn)C01沒有放電，且保持“H”電平，保持電荷。同時(shí)，因?yàn)榉答佇盘?hào)S02保持為“L”電平，因此N溝道晶體管N05保持其截止?fàn)顟B(tài)。因此，預(yù)充電節(jié)點(diǎn)C02沒有放電，且保持“H”電平，保持電荷。在鎖存電路A1的輸出級(jí)中的P溝道晶體管P05和N溝道晶體管N07都保持為截止?fàn)顟B(tài)。因此，輸出數(shù)據(jù)信號(hào)NQ和輸出數(shù)據(jù)信號(hào)Q保持相同的狀態(tài)，反饋信號(hào)S01和反饋信號(hào)S02保持相同的狀態(tài)。
當(dāng)輸出數(shù)據(jù)信號(hào)Q處于“L”電平且輸入數(shù)據(jù)信號(hào)D處于“L”電平時(shí)，由時(shí)鐘信號(hào)CK的上升獲得的結(jié)果是“L”電平，其與輸出數(shù)據(jù)信號(hào)Q的初始狀態(tài)相同，這意味著鎖存電路內(nèi)部操作的中斷導(dǎo)致相同的結(jié)果。鎖存電路內(nèi)部操作的中斷實(shí)現(xiàn)了功耗的減小。重要的是，鎖存電路內(nèi)部操作的中斷不是通過時(shí)鐘信號(hào)CK的供給中止來實(shí)現(xiàn)的，而是通過邏輯電路內(nèi)部的信號(hào)傳輸?shù)目刂苼韺?shí)現(xiàn)的。這加速了在4)中在取消鎖存電路內(nèi)部操作的中斷條件之后的響應(yīng)速度，以下在3)中說明鎖存電路內(nèi)部操作的中斷條件的取消。
3)假設(shè)輸入數(shù)據(jù)信號(hào)D在T2時(shí)刻從“L”電平上升到“H”電平。輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q的邏輯組合導(dǎo)致了不一致，由此鎖存電路內(nèi)部操作的中斷條件被取消。
4)然后，假設(shè)時(shí)鐘信號(hào)CK在T3時(shí)刻上升到“H”電平。當(dāng)輸入數(shù)據(jù)信號(hào)D轉(zhuǎn)換為“H”電平時(shí)，N溝道晶體管N10導(dǎo)通，而反饋信號(hào)S02保持為“L”電平。還有，N溝道晶體管N02響應(yīng)輸入數(shù)據(jù)信號(hào)D到“H”電平的轉(zhuǎn)換而導(dǎo)通。此時(shí)，因?yàn)榉答佇盘?hào)S01已經(jīng)處于“H”電平因此N溝道晶體管N03處于導(dǎo)通狀態(tài)，并且N溝道晶體管N01響應(yīng)時(shí)鐘信號(hào)CK的上升而處于導(dǎo)通狀態(tài)。因此，預(yù)充電節(jié)點(diǎn)C01接地，由此放電。
當(dāng)作為放電的結(jié)果，預(yù)充電節(jié)點(diǎn)C01轉(zhuǎn)換為“L”電平時(shí)，由此的影響被傳送到N溝道晶體管N06和N04。
N溝道晶體管N06轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)，而P溝道晶體管P04轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。因?yàn)镻溝道晶體管P03處于導(dǎo)通狀態(tài)，因此N溝道晶體管N07的柵極轉(zhuǎn)換為“H”電平，由此讓N溝道晶體管N07處于導(dǎo)通狀態(tài)。由此，鎖存電路A1的輸出狀態(tài)被轉(zhuǎn)變。尤其是，因?yàn)镹溝道晶體管N07接地，因此輸出數(shù)據(jù)信號(hào)NQ從過去的“H”電平轉(zhuǎn)換為“L”電平。相應(yīng)地，輸出數(shù)據(jù)信號(hào)Q從“L”電平轉(zhuǎn)換為“H”電平。因此輸出數(shù)據(jù)信號(hào)Q和輸入數(shù)據(jù)信號(hào)D處于“H”電平。同時(shí)，反饋信號(hào)S01轉(zhuǎn)換為“L”電平。當(dāng)反饋信號(hào)轉(zhuǎn)換為“L”電平時(shí)，N溝道晶體管N03返回到截止?fàn)顟B(tài)，并且預(yù)充電節(jié)點(diǎn)C01處于充電允許備用狀態(tài)。
根據(jù)預(yù)充電節(jié)點(diǎn)C01轉(zhuǎn)換為“L”電平，N溝道晶體管N04處于截止?fàn)顟B(tài)。預(yù)充電節(jié)點(diǎn)C02處于“H”電平，保持電荷。
輸出數(shù)據(jù)信號(hào)NQ到“L”電平的轉(zhuǎn)換被保持在數(shù)據(jù)保持電路A2中。反相器的輸出(P08和N08)被轉(zhuǎn)換，數(shù)據(jù)保持節(jié)點(diǎn)C03轉(zhuǎn)換為“H”電平。反相器的輸出(P09和N09)被保持為“L”電平。
如上所述，當(dāng)輸入數(shù)據(jù)信號(hào)D從“L”電平轉(zhuǎn)換為“H”電平時(shí)，在時(shí)鐘信號(hào)CK上升的狀態(tài)下，輸出數(shù)據(jù)信號(hào)Q從“L”電平轉(zhuǎn)換為“H”電平。尤其是，在鎖存電路內(nèi)部操作的中斷條件被取消之后，鎖存電路的內(nèi)部操作響應(yīng)時(shí)鐘信號(hào)CK的上升高速地重新啟動(dòng)，這是因?yàn)闀r(shí)鐘信號(hào)CK的連續(xù)振蕩。
上述期間的操作建立了鎖存電路內(nèi)部操作的中斷條件輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q都處于“H”電平。
5)當(dāng)時(shí)鐘信號(hào)CK在T4時(shí)刻下降為“L”電平時(shí)，P溝道晶體管P01和P02導(dǎo)通，且剛剛在此之前處于“L”電平的預(yù)充電節(jié)點(diǎn)C01被預(yù)充電到“H”電平。此時(shí)，因?yàn)榉答佇盘?hào)S01處于“L”電平，因此N溝道晶體管N03處于截止?fàn)顟B(tài)，由此補(bǔ)償預(yù)充電。還有，附加的電荷被供給預(yù)充電節(jié)點(diǎn)C02。
6)時(shí)鐘信號(hào)CK在T5時(shí)刻上升到“H”電平。此時(shí)，輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q都處于“H”電平，這意味著鎖存電路內(nèi)部操作的中斷條件被建立。響應(yīng)時(shí)鐘信號(hào)CK的上升，P溝道晶體管P01和P02轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)，而N溝道晶體管N01轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。還有，因?yàn)檩斎霐?shù)據(jù)信號(hào)D處于“H”電平，因此N溝道晶體管N02處于導(dǎo)通狀態(tài)。因?yàn)榉答佇盘?hào)S01保持為“L”電平，因此N溝道晶體管N03保持截止?fàn)顟B(tài)。因此，預(yù)充電節(jié)點(diǎn)C01沒有放電，其保持“H”電平，保持電荷。與此相反，因?yàn)榉答佇盘?hào)S02處于“L”電平，因此N溝道晶體管N05持續(xù)地處于截止?fàn)顟B(tài)。因此，預(yù)充電節(jié)點(diǎn)C02沒有放電，其保持“H”電平，保持電荷。從而，鎖存電路A1的輸出級(jí)中的P溝道晶體管P05和N溝道晶體管N07都持續(xù)地處于截止?fàn)顟B(tài)。因此，輸出數(shù)據(jù)信號(hào)NQ和輸出信號(hào)Q仍然處于相同狀態(tài)，反饋信號(hào)S01和反饋信號(hào)S02保持相同的狀態(tài)。
與4)相比，在4)中，預(yù)充電節(jié)點(diǎn)C01響應(yīng)時(shí)鐘信號(hào)CK的上升而放電，導(dǎo)致了鎖存電路A1的激活操作，這是因?yàn)殒i存電路內(nèi)部操作的中斷條件的取消，即在時(shí)鐘信號(hào)CK剛剛上升之前輸入數(shù)據(jù)信號(hào)D就處于“H”電平且輸出數(shù)據(jù)信號(hào)Q處于“L”電平。
在6)的情況下，盡管時(shí)鐘信號(hào)CK上升了，但是預(yù)充電節(jié)點(diǎn)C01和預(yù)充電節(jié)點(diǎn)C02都不放電，導(dǎo)致了鎖存電路的中斷，這是因?yàn)殒i存電路內(nèi)部操作的中斷條件的建立，即在時(shí)鐘信號(hào)CK剛剛上升之前輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q就都處于“H”電平。
當(dāng)輸出數(shù)據(jù)信號(hào)Q處于“H”電平，且輸入數(shù)據(jù)信號(hào)D處于“H”電平，由時(shí)鐘信號(hào)CK的上升獲得的結(jié)果為“H”電平，其與輸出數(shù)據(jù)信號(hào)Q的初始狀態(tài)相同，這意味著鎖存電路內(nèi)部操作的中斷導(dǎo)致了相同的結(jié)果。鎖存電路內(nèi)部操作的中斷可以實(shí)現(xiàn)功耗的減小。重要的是，鎖存電路內(nèi)部操作的中斷不是通過時(shí)鐘信號(hào)CK的供給中止來實(shí)現(xiàn)的，而是通過邏輯電路內(nèi)部的信號(hào)傳輸?shù)目刂苼韺?shí)現(xiàn)的。這加速了在7)中取消鎖存電路內(nèi)部操作的中斷條件之后的響應(yīng)速度，以下說明鎖存電路內(nèi)部操作的中斷條件的取消。
7)假設(shè)輸入數(shù)據(jù)信號(hào)D在T6時(shí)刻從“H”電平下降到“L”電平。輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q的邏輯組合導(dǎo)致了不一致，由此鎖存電路內(nèi)部操作的中斷條件被取消。這樣，N溝道晶體管N10轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)，而P溝道晶體管P10轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。P溝道晶體管P08已經(jīng)處于導(dǎo)通狀態(tài)，因此反饋信號(hào)S02從“L”電平轉(zhuǎn)換為“H”電平。結(jié)果，N溝道晶體管N05轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。然而，放電允許備用狀態(tài)達(dá)到。然而，因?yàn)闀r(shí)鐘信號(hào)CK處于“L”電平，P溝道晶體管P02處于導(dǎo)通狀態(tài)，且P溝道晶體管P06也處于導(dǎo)通狀態(tài)，因此預(yù)充電節(jié)點(diǎn)C02仍然持續(xù)地充電。
8)假設(shè)時(shí)鐘信號(hào)CK在T7時(shí)刻上升到“H”電平。P溝道晶體管P01截止，并且對(duì)預(yù)充電節(jié)點(diǎn)C02的充電被中止。雖然N溝道晶體管N01導(dǎo)通，但是因?yàn)榉答佇盘?hào)S01處于“L”電平，因此N溝道晶體管N03保持其導(dǎo)通狀態(tài)。預(yù)充電節(jié)點(diǎn)C01處于“H”電平，保持電荷。同時(shí)，P溝道晶體管P02截止，對(duì)預(yù)充電節(jié)點(diǎn)C02的充電也被中止。此時(shí)，反饋信號(hào)S02已經(jīng)轉(zhuǎn)換為“H”電平，并且連同該轉(zhuǎn)換，N溝道晶體管N05轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。N溝道晶體管N04初始處于導(dǎo)通狀態(tài)，并且N溝道晶體管N01已經(jīng)響應(yīng)時(shí)鐘信號(hào)CK的上升而導(dǎo)通，因此預(yù)充電節(jié)點(diǎn)C02開始放電。當(dāng)預(yù)充電節(jié)點(diǎn)C02的電位下降，且反相器I01的輸出轉(zhuǎn)換為“H”電平時(shí)，P溝道晶體管P06截止，導(dǎo)致了預(yù)充電節(jié)點(diǎn)C02的電位的迅速下降。
當(dāng)作為上述放電的結(jié)果，預(yù)充電節(jié)點(diǎn)C02轉(zhuǎn)換為“L”電平時(shí)，P溝道晶體管P05轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。N溝道晶體管N07仍然處于導(dǎo)通狀態(tài)。因此，鎖存電路A1的輸出狀態(tài)被轉(zhuǎn)變。尤其是，因?yàn)镻溝道晶體管P05連接到電源電位VDD，因此輸出數(shù)據(jù)信號(hào)NQ從過去的“L”電平轉(zhuǎn)換為“H”電平。相應(yīng)地，輸出數(shù)據(jù)信號(hào)Q從“H”電平轉(zhuǎn)換為“L”電平。這導(dǎo)致了鎖存電路內(nèi)部操作的中斷條件的建立，即輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q都處于“L”電平。同時(shí)，反饋信號(hào)S01轉(zhuǎn)換為“H”電平。當(dāng)反饋信號(hào)S01轉(zhuǎn)換為“H”電平時(shí)，N溝道晶體管N03返回到導(dǎo)通狀態(tài)，留下預(yù)充電節(jié)點(diǎn)C01處于放電允許備用狀態(tài)。響應(yīng)預(yù)充電節(jié)點(diǎn)C02到“L”電平的轉(zhuǎn)換，P溝道晶體管P07導(dǎo)通，以及由此預(yù)充電節(jié)點(diǎn)C01又被充電。
輸出數(shù)據(jù)信號(hào)NQ到“H”電平的轉(zhuǎn)換被保持在數(shù)據(jù)保持電路A2中。反相器的輸出(P08和N08)被轉(zhuǎn)換，由此使數(shù)據(jù)保持節(jié)點(diǎn)C03轉(zhuǎn)換為“L”電平。反相器的輸出(P09和N09)被保持為“H”電平。
如上所述，當(dāng)輸入數(shù)據(jù)信號(hào)D從“H”電平轉(zhuǎn)換為“L”電平時(shí)，在時(shí)鐘信號(hào)CK上升的狀態(tài)下，輸出數(shù)據(jù)信號(hào)Q從“H”電平轉(zhuǎn)換為“L”電平。這是因?yàn)殒i存電路內(nèi)部操作的中斷條件(輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q都處于“H”電平)先前被取消了。
當(dāng)輸出數(shù)據(jù)信號(hào)NQ轉(zhuǎn)換為“H”電平，且反饋信號(hào)S01轉(zhuǎn)換為“H”電平時(shí)，N溝道晶體管N03轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，留下預(yù)充電節(jié)點(diǎn)C01處于放電允許備用狀態(tài)。
還有，響應(yīng)輸出數(shù)據(jù)信號(hào)NQ到“H”電平的轉(zhuǎn)換，反饋電路A3中的N溝道晶體管N11轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，且反饋信號(hào)S02從“H”電平轉(zhuǎn)換為“L”電平。然后，N溝道晶體管N05由此轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)，預(yù)充電節(jié)點(diǎn)C02處于充電允許備用狀態(tài)。
9)假設(shè)時(shí)鐘信號(hào)CK在T8時(shí)刻下降為“L”電平。P溝道晶體管P01和P02導(dǎo)通，且剛剛在此之前處于“L”電平的預(yù)充電節(jié)點(diǎn)C02被預(yù)充電到“H”電平。此時(shí)，因?yàn)榉答佇盘?hào)S02處于“L”電平，因此N溝道晶體管N05處于截止?fàn)顟B(tài)，由此補(bǔ)償預(yù)充電。預(yù)充電節(jié)點(diǎn)C01也被提供附加的電荷。在該點(diǎn)處，恢復(fù)到T0時(shí)刻的1)的狀態(tài)。
至此描述的本實(shí)施例的概要如下。
當(dāng)鎖存電路內(nèi)部操作的中斷條件即輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q都處于“L”電平或“H”電平被建立時(shí)，鎖存電路A1的內(nèi)部操作可以被中斷，與時(shí)鐘信號(hào)CK的波動(dòng)無關(guān)，由此實(shí)現(xiàn)低功耗。還有，因?yàn)殒i存電路A1的內(nèi)部操作隨同時(shí)鐘信號(hào)CK的連續(xù)振蕩一起被中止，因此邏輯組合或者為“H”和“L”，或者為“L”和“H”，由此實(shí)現(xiàn)在取消鎖存電路內(nèi)部操作的中斷條件之后的加速設(shè)置。
利用電路模擬數(shù)據(jù)驗(yàn)證根據(jù)本發(fā)明的半導(dǎo)體集成電路的高速操作。
設(shè)置的極限值被定義與某一延遲值相比的5％延遲，該延遲值是通過當(dāng)利用時(shí)鐘信號(hào)CK的上升沿之前的足夠長(zhǎng)時(shí)間確定輸入數(shù)據(jù)信號(hào)D的值時(shí)，使時(shí)鐘信號(hào)CK減去輸出數(shù)據(jù)信號(hào)NQ而獲得的。然后，檢驗(yàn)當(dāng)輸入數(shù)據(jù)信號(hào)被確定在設(shè)置極限值時(shí)的輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)NQ的延遲狀態(tài)。
模擬條件設(shè)置如下。
在圖2、13和14中，在所有N溝道晶體管中的每單位寬度飽和電流都被設(shè)置為380μA/μm，其閾值電壓被設(shè)置為300mV。在所有P溝道晶體管中的每單位寬度飽和電流都被設(shè)置為160μA/μm，并且其閾值電壓被設(shè)置為-300mV。電源電壓VDD被設(shè)置為1.3V，且所有晶體管的溝道長(zhǎng)度都被設(shè)置為0.12μm。
還有，對(duì)于圖2的配置進(jìn)行以下假設(shè)。
具有2μm溝道寬度的晶體管為N溝道晶體管N01、N02、N03、N04、N05和N07，以及P溝道晶體管P08和P10。具有0.4μm溝道寬度的晶體管為N06、N08、N09、N10和N11，以及P溝道晶體管P01、P02、P06、P07和P09。具有1.6μm溝道寬度的晶體管為P溝道晶體管P03和P04。具有1.6μm溝道寬度的晶體管是P05。
關(guān)于反相器，反相器I01的P溝道晶體管具有0.8μm的溝道寬度，反相器I01的N溝道晶體管具有0.4μm的溝道寬度，反相器I02的P溝道晶體管具有5.4μm的溝道寬度，反相器I02的N溝道晶體管具有3.2μm的溝道寬度。
“IEEE Journal Of Solid-State Circuits，Vol.34，No.4，April，1999”的圖18中所示的配置顯示在本發(fā)明的圖13中，對(duì)其進(jìn)行以下假設(shè)。N溝道晶體管N201具有3.6μm的溝道寬度。N溝道晶體管N202具有4.9μm的溝道寬度。N溝道晶體管N203具有5.5μm的溝道寬度。N溝道晶體管N204具有1.7μm的溝道寬度。N溝道晶體管N205具有1.7μm的溝道寬度。P溝道晶體管P201具有0.8μm的溝道寬度。P溝道晶體管P202具有5.5μm的溝道寬度。反相器I201的P溝道晶體管具有1.16μm的溝道寬度。反相器I201的N溝道晶體管具有0.6μm的溝道寬度。反相器I202的P溝道晶體管具有0.8μm的溝道寬度。反相器I202的N溝道晶體管具有0.4μm的溝道寬度。反相器I203的P溝道晶體管具有0.4μm的溝道寬度。反相器I203的N溝道晶體管具有0.4μm的溝道寬度。反相器I204的P溝道晶體管具有0.4μm的溝道寬度。反相器I204的N溝道晶體管具有1.2μm的溝道寬度。反相器I205的P溝道晶體管具有5.4μm的溝道寬度。反相器I205的N溝道晶體管具有3.1μm的溝道寬度。反相器I206的P溝道晶體管具有0.6μm的溝道寬度。反相器I206的N溝道晶體管具有0.4μm的溝道寬度?！芭c”門A201的兩個(gè)P溝道晶體管具有0.5μm的溝道寬度。“與”門A201的兩個(gè)N溝道晶體管具有1.9μm的溝道寬度。
在圖14中，反相器10h的P溝道晶體管具有0.8μm的溝道寬度。反相器10h的N溝道晶體管具有0.4μm的溝道寬度。傳輸門10i的P溝道晶體管具有1.0μm的溝道寬度。傳輸門10i的N溝道晶體管具有0.5μm的溝道寬度。反相器10j的P溝道晶體管具有1.6μm的溝道寬度。反相器10j的N溝道晶體管具有0.8μm的溝道寬度。傳輸門10c的P溝道晶體管具有2.0μm的溝道寬度。傳輸門10c的N溝道晶體管具有1.0μm的溝道寬度。反相器10d的P溝道晶體管具有1.6μm的溝道寬度。反相器10d的N溝道晶體管具有0.8μm的溝道寬度。反相器10e的P溝道晶體管具有5.2μm的溝道寬度。反相器10e的N溝道晶體管具有3.2μm的溝道寬度。反相器10a的P溝道晶體管具有5.2μm的溝道寬度。反相器10a的N溝道晶體管具有3.2μm的溝道寬度。時(shí)鐘控制反相器10g的兩個(gè)P溝道晶體管具有0.4μm的溝道寬度。時(shí)鐘控制反相器10g的兩個(gè)N溝道晶體管具有0.4μm的溝道寬度。P溝道晶體管PM1具有1.5μm的溝道寬度。P溝道晶體管PM2具有1.5μm的溝道寬度。N溝道晶體管NM1具有1.0μm的溝道寬度。N溝道晶體管NM2具有1.0μm的溝道寬度。反相器11的P溝道晶體管具有0.4μm的溝道寬度。反相器11的N溝道晶體管具有0.4μm的溝道寬度?！芭c”門13的三個(gè)P溝道晶體管具有0.4μm的溝道寬度?！芭c”門13的三個(gè)N溝道晶體管具有0.4μm的溝道寬度?！盎蚍恰遍T15的兩個(gè)P溝道晶體管具有0.8μm的溝道寬度?！盎蚍恰遍T15的兩個(gè)N溝道晶體管具有0.4μm的溝道寬度?！芭c非”門17的兩個(gè)P溝道晶體管具有0.4μm的溝道寬度?！芭c非”門17的兩個(gè)N溝道晶體管具有0.4μm的溝道寬度。反相器19的兩個(gè)P溝道晶體管具有1.6μm的溝道寬度。反相器19的兩個(gè)N溝道晶體管具有0.8μm的溝道寬度。
作為基于如上設(shè)置的條件的電路模擬的結(jié)果，在圖2中從輸入數(shù)據(jù)信號(hào)D上升直到輸出數(shù)據(jù)信號(hào)NQ上升的延遲時(shí)間為320ps(皮秒)，而從輸入數(shù)據(jù)信號(hào)D下降直到輸出數(shù)據(jù)信號(hào)NQ下降的延遲時(shí)間為460ps。
與上述結(jié)果對(duì)比，在圖13中從輸入數(shù)據(jù)信號(hào)D上升直到輸出數(shù)據(jù)信號(hào)NQ上升的延遲時(shí)間為720ps，而從輸入數(shù)據(jù)信號(hào)下降直到輸出數(shù)據(jù)信號(hào)NQ下降的延遲時(shí)間為500ps。
還有，在圖14中從輸入數(shù)據(jù)信號(hào)D上升直到輸出數(shù)據(jù)信號(hào)NQ上升的延遲時(shí)間為890ps，而從輸入數(shù)據(jù)信號(hào)D下降直到輸出數(shù)據(jù)信號(hào)NQ下降的延遲時(shí)間為890ps。
如上所述，在根據(jù)本發(fā)明第一實(shí)施例的鎖存電路的電路配置中，最初為靜態(tài)類型的動(dòng)態(tài)D觸發(fā)器的第二級(jí)被動(dòng)態(tài)“與非”類型的第二級(jí)代替，并且在第一和第二級(jí)的數(shù)據(jù)輸入單元中反饋電路串聯(lián)有N溝道晶體管。當(dāng)輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q處于相同狀態(tài)，基于輸入數(shù)據(jù)信號(hào)D和輸出數(shù)據(jù)信號(hào)Q的邏輯，鎖存電路的內(nèi)部操作被中斷，由此減小功耗，并且還保持動(dòng)態(tài)電路自身的高速操作。
根據(jù)本發(fā)明第一實(shí)施例的鎖存電路的電路配置除了具有所述的效果外，還具有以下優(yōu)點(diǎn)當(dāng)時(shí)鐘信號(hào)CK的電壓電平低于鎖存電路A1的工作電壓而沒有任何靜止直通電流流過時(shí)，鎖存電路A1仍然可操作。參考圖2和圖3說明其原因。
在T3時(shí)刻，當(dāng)預(yù)充電P溝道晶體管P01和P02的性能差時(shí)，在處于邏輯“H”電平的時(shí)鐘信號(hào)CK的電壓值較低、然而僅僅超過N溝道晶體管N01的閾值電平的情況下，N溝道晶體管N02和N03處于導(dǎo)通狀態(tài)。因此預(yù)充電節(jié)點(diǎn)C01放電。在上述狀態(tài)下，P溝道晶體管P01沒有完全截止，這樣允許N溝道晶體管N02和N03處于導(dǎo)通狀態(tài)，由此產(chǎn)生直通電流。然而，N溝道晶體管N03立即截止，由此阻止直通電流。
還有，在T7時(shí)刻，當(dāng)預(yù)充電P溝道晶體管P01和P02的性能差時(shí)，在處于邏輯“H”電平的時(shí)鐘信號(hào)CK的電壓值較低、然而僅僅超過N溝道晶體管N01的閾值電平的情況下，N溝道晶體管N04和N05處于導(dǎo)通狀態(tài)。因此，預(yù)充電節(jié)點(diǎn)C02放電。在上述狀態(tài)下，P溝道晶體管P02沒有完全截止，這樣允許N溝道晶體管N04和N05處于導(dǎo)通狀態(tài)，由此產(chǎn)生直通電流。然而，N溝道晶體管N05立即截止，由此阻止直通電流。
如上所述，在圖2所示的電路配置中，時(shí)鐘的振蕩寬度可以被減小，由此減小充電/放電能量。從而，可以進(jìn)一步減小半導(dǎo)體集成電路中的功耗。
第二實(shí)施例圖4所示框圖說明了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路的示意配置。附圖標(biāo)記A11、A12和A13分別表示鎖存電路、數(shù)據(jù)保持電路和反饋電路。雙點(diǎn)劃線所示的信號(hào)線L12可以用于代替信號(hào)線L11輸入到反饋電路A13。
圖5所示電路圖說明了根據(jù)第二實(shí)施例的半導(dǎo)體集成電路的配置的例子。在圖5中，圖4中所示的A11、A12和A13被相應(yīng)地表示。附圖標(biāo)記P101-P113表示P溝道晶體管，N101-N117表示N溝道晶體管，I101-I104表示反相器。D1表示具有低轉(zhuǎn)變幾率(low transition probability)的輸入數(shù)據(jù)信號(hào)。D2表示具有高轉(zhuǎn)變幾率的輸入數(shù)據(jù)信號(hào)。SEL表示輸入數(shù)據(jù)信號(hào)選擇信號(hào)。CK表示時(shí)鐘信號(hào)。Q和NQ表示輸出數(shù)據(jù)信號(hào)。C101和C102表示預(yù)充電節(jié)點(diǎn)。C103表示數(shù)據(jù)保持節(jié)點(diǎn)。S101和S102表示反饋信號(hào)。
根據(jù)第二實(shí)施例的半導(dǎo)體集成電路包括鎖存電路A11，其把輸入數(shù)據(jù)信號(hào)D1和D2、輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL、時(shí)鐘信號(hào)CK以及反饋信號(hào)S101和S102輸入其中，并輸出輸出數(shù)據(jù)信號(hào)NQ；
保持電路A12，其保持輸出數(shù)據(jù)信號(hào)NQ；反饋電路A13，其把輸入數(shù)據(jù)信號(hào)D1、輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL輸入其中，并輸出數(shù)據(jù)信號(hào)NQ，當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL選擇輸入數(shù)據(jù)信號(hào)D1時(shí)，反饋電路A13基于輸入數(shù)據(jù)信號(hào)D1和輸出數(shù)據(jù)信號(hào)NQ的邏輯組合控制反饋信號(hào)S101和S102，當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL選擇輸入數(shù)據(jù)信號(hào)D2時(shí)，反饋電路A13總是輸出恒值作為反饋信號(hào)S101和S102，其特征在于當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL選擇輸入數(shù)據(jù)信號(hào)D1時(shí)，鎖存電路A11的內(nèi)部操作通過反饋信號(hào)S101和S102被接通/斷開，當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL選擇輸入數(shù)據(jù)信號(hào)D2時(shí)，鎖存電路A11的內(nèi)部操作持續(xù)地被激活。
根據(jù)上述配置的操作如下。當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL選擇輸入數(shù)據(jù)信號(hào)D1時(shí)，與第一實(shí)施例中相同的功能被執(zhí)行。尤其是，當(dāng)在時(shí)鐘信號(hào)CK被斷言(assert)之前和之后，輸入數(shù)據(jù)信號(hào)D1和輸出數(shù)據(jù)信號(hào)NQ的邏輯組合并沒有不同時(shí)，反饋電路A13產(chǎn)生反饋信號(hào)S101和S102，用于根據(jù)邏輯組合斷開鎖存電路A11的內(nèi)部操作。從而鎖存電路A11根據(jù)反饋信號(hào)S101和S102中斷其內(nèi)部操作，雖然供給鎖存電路A11的時(shí)鐘信號(hào)CK沒有被中斷。第二實(shí)施例中的重要因素在于，中斷鎖存電路A11的內(nèi)部操作，而不中斷時(shí)鐘信號(hào)CK。這使得功耗減小。接下來，當(dāng)在時(shí)鐘信號(hào)CK被assert之前和之后，輸入數(shù)據(jù)信號(hào)D1和輸出數(shù)據(jù)信號(hào)NQ的邏輯組合不同時(shí)，來自反饋電路A13的反饋信號(hào)S101和S102斷言(assert)鎖存電路A11的內(nèi)部操作，鎖存電路A11響應(yīng)這一點(diǎn)重新啟動(dòng)其內(nèi)部操作，把輸入數(shù)據(jù)信號(hào)的波動(dòng)引入輸出數(shù)據(jù)信號(hào)的波動(dòng)。此時(shí)，時(shí)鐘信號(hào)CK連續(xù)地振蕩，由此以更好的響應(yīng)性和更高速的操作實(shí)現(xiàn)設(shè)置。從而，迄今被認(rèn)為是不相容的低功耗和高速操作可以同時(shí)被實(shí)現(xiàn)。當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL選擇輸入數(shù)據(jù)信號(hào)D2時(shí)，獲得與一般動(dòng)態(tài)類型半導(dǎo)體集成電路中相同的操作，其中保證高速操作。
為輸入數(shù)據(jù)信號(hào)D1設(shè)置了具有低轉(zhuǎn)變幾率的信號(hào)，為輸入數(shù)據(jù)信號(hào)D2設(shè)置了具有高轉(zhuǎn)變幾率的信號(hào)。例如，在由一組觸發(fā)器構(gòu)成的邏輯電路的情況下，正常操作下的輸入數(shù)據(jù)信號(hào)相當(dāng)于數(shù)據(jù)輸入信號(hào)D1，在作為掃描鏈的測(cè)試操作下的輸入數(shù)據(jù)信號(hào)相當(dāng)于輸入數(shù)據(jù)信號(hào)D2。
根據(jù)第二實(shí)施例的半導(dǎo)體集成電路的鎖存電路A11包括動(dòng)態(tài)電路a11和“與非”型動(dòng)態(tài)電路a12。以以下方式配置動(dòng)態(tài)電路a11。在輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL選擇輸入數(shù)據(jù)信號(hào)D1的情況下，輸入數(shù)據(jù)信號(hào)D1，和基于輸出數(shù)據(jù)信號(hào)NQ被輸出以便具有相對(duì)于輸入數(shù)據(jù)信號(hào)D1的反極性的反饋信號(hào)S101，被輸入。在從時(shí)鐘信號(hào)CK的下降至上升期間，預(yù)充電節(jié)點(diǎn)C101被充電。當(dāng)輸入數(shù)據(jù)信號(hào)D1和反饋信號(hào)S101都處于“H”電平時(shí)，在從時(shí)鐘信號(hào)CK的上升至下降期間，電荷從預(yù)充電節(jié)點(diǎn)C101被釋放。當(dāng)輸入數(shù)據(jù)信號(hào)D1和反饋信號(hào)S101之一處于“L”電平時(shí)，預(yù)充電節(jié)點(diǎn)C101的電荷被保持。還有，在輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL選擇輸入數(shù)據(jù)信號(hào)D2的情況下，當(dāng)輸入數(shù)據(jù)信號(hào)D2處于“H”電平時(shí)，預(yù)充電節(jié)點(diǎn)C101的電荷被釋放，當(dāng)輸入數(shù)據(jù)信號(hào)D2處于“L”電平時(shí)，預(yù)充電節(jié)點(diǎn)C101的電荷被保持。
以以下方式配置“與非”型動(dòng)態(tài)電路a12。在輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL選擇輸入數(shù)據(jù)信號(hào)D1的情況下，輸入數(shù)據(jù)信號(hào)D1，和作為信號(hào)的邏輯和的、基于預(yù)充電節(jié)點(diǎn)C101和輸出數(shù)據(jù)信號(hào)NQ被輸出以便具有與輸入數(shù)據(jù)信號(hào)D1相同極性的反饋信號(hào)S102，被輸入。在從時(shí)鐘信號(hào)CK的下降至上升期間，預(yù)充電節(jié)點(diǎn)C102被充電。當(dāng)預(yù)充電節(jié)點(diǎn)C101和反饋信號(hào)S102都處于“H”電平時(shí)，在從時(shí)鐘信號(hào)CK的上升至下降期間，電荷從預(yù)充電節(jié)點(diǎn)C102被釋放。當(dāng)預(yù)充電節(jié)點(diǎn)C101和反饋信號(hào)S102之一處于“L”電平時(shí)，預(yù)充電節(jié)點(diǎn)C102的電荷被保持。還有，在輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL選擇輸入數(shù)據(jù)信號(hào)D2的情況下，當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL處于“H”電平且預(yù)充電節(jié)點(diǎn)C101處于“H”電平時(shí)，預(yù)充電節(jié)點(diǎn)C102的電荷被釋放，當(dāng)預(yù)充電節(jié)點(diǎn)C101處于“L”電平時(shí)，預(yù)充電節(jié)點(diǎn)C102的電荷被保持。
鎖存電路A11包括多個(gè)P溝道晶體管P101-P107和多個(gè)N溝道晶體管N101-N107、N117和N118，以及單個(gè)反相器I101。尤其是，鎖存電路包括P溝道晶體管P101，其中柵極連接到時(shí)鐘信號(hào)，源極連接到電源，漏極連接到預(yù)充電節(jié)點(diǎn)C101；N溝道晶體管N101，其中柵極連接到時(shí)鐘信號(hào)CK，源極接地；N溝道晶體管N102，其中柵極連接到輸入數(shù)據(jù)信號(hào)D1，漏極連接到預(yù)充電節(jié)點(diǎn)C101；N溝道晶體管N103，其中柵極連接到反饋信號(hào)S101，漏極連接到N溝道晶體管N102的源極，源極連接到N溝道晶體管N101的漏極；P溝道晶體管P102，其中柵極連接到時(shí)鐘信號(hào)CK，源極連接到電源，漏極連接到預(yù)充電節(jié)點(diǎn)C102；N溝道晶體管N104，其中柵極連接到預(yù)充電節(jié)點(diǎn)C101，漏極連接到預(yù)充電節(jié)點(diǎn)C102；N溝道晶體管N105，其中柵極連接到反饋信號(hào)S102，漏極連接到N溝道晶體管N104的源極，源極連接到N溝道晶體管N101的漏極；反相器I101，其中輸入端連接到預(yù)充電節(jié)點(diǎn)C102；P溝道晶體管P103，其中柵極連接到反相器I101的輸出端，源極連接到電源；P溝道晶體管P104，其中柵極連接到預(yù)充電節(jié)點(diǎn)C101，源極連接到P溝道晶體管P103的漏極；N溝道晶體管N106，其中柵極連接到預(yù)充電節(jié)點(diǎn)C101，源極接地，漏極連接到P溝道晶體管P104的漏極；P溝道晶體管P105，其中柵極連接到預(yù)充電節(jié)點(diǎn)C102，源極連接到電源，漏極連接到輸出數(shù)據(jù)信號(hào)NQ；N溝道晶體管N107，其中柵極連接到N溝道晶體管N106的漏極，源極接地，漏極連接到輸出數(shù)據(jù)信號(hào)NQ；P溝道晶體管P106，其中柵極連接到反相器I101的輸出端，源極連接到電源，漏極連接到預(yù)充電節(jié)點(diǎn)C102；P溝道晶體管P107，其中柵極連接到預(yù)充電節(jié)點(diǎn)C102，源極連接到電源，漏極連接到預(yù)充電節(jié)點(diǎn)C101；N溝道晶體管N117，其中柵極連接到輸入數(shù)據(jù)信號(hào)D2，漏極連接到預(yù)充電節(jié)點(diǎn)C101；以及N溝道晶體管N118，其中柵極連接到輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL，漏極連接到N溝道晶體管N117的源極，源極連接到N溝道晶體管N101的漏極。
動(dòng)態(tài)電路a11包括一個(gè)“與非”型動(dòng)態(tài)電路和“與非”型電路的組合，其中前一個(gè)“與非”型動(dòng)態(tài)電路包括串聯(lián)起來的P溝道晶體管P101、N溝道晶體管N102、N溝道晶體管N103和N溝道晶體管N101，后一個(gè)“與非”型電路包括串聯(lián)起來的P溝道晶體管P101、N溝道晶體管N117、N溝道晶體管N118和N溝道晶體管N101。“與非”型動(dòng)態(tài)電路a12包括串聯(lián)起來的P溝道晶體管P102、N溝道晶體管N104、N溝道晶體管N105和N溝道晶體管N101。
根據(jù)第二實(shí)施例的半導(dǎo)體集成電路的反饋電路A13包括P溝道晶體管P108，其中柵極連接到輸出數(shù)據(jù)信號(hào)NQ，源極連接到電源；P溝道晶體管P110，其中柵極連接到輸入數(shù)據(jù)信號(hào)D1，漏極連接到反饋信號(hào)S102，源極連接到P溝道晶體管P108的漏極；N溝道晶體管N110，其中柵極連接到輸入數(shù)據(jù)信號(hào)D1，漏極連接到反饋信號(hào)S102；N溝道晶體管N111，其中柵極連接到輸出數(shù)據(jù)信號(hào)NQ，漏極連接到反饋信號(hào)S102，源極連接到N溝道晶體管N110的源極；P溝道晶體管P111，其中柵極連接到輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL，源極連接到電源；N溝道晶體管N112，其中柵極連接到輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL，源極接地，漏極連接到P溝道晶體管P111的漏極；N溝道晶體管N113，其中柵極連接到N溝道晶體管N112的漏極，源極接地，漏極連接到N溝道晶體管N110的源極；P溝道晶體管P112，其中柵極連接到N溝道晶體管N112的漏極，源極連接到電源，漏極連接到反饋信號(hào)S102；P溝道晶體管P113，其中柵極連接到數(shù)據(jù)保持節(jié)點(diǎn)C103，源極連接到P溝道晶體管P111的漏極，漏極連接到反饋信號(hào)S101；N溝道晶體管N114，其中柵極連接到輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL，漏極連接到反饋信號(hào)S101，源極接地；以及
N溝道晶體管N115，其中柵極連接到數(shù)據(jù)保持節(jié)點(diǎn)C103，漏極連接到反饋信號(hào)S101，源極接地。
當(dāng)在上述配置中，在預(yù)充電節(jié)點(diǎn)C101的放電路徑中關(guān)于預(yù)充電節(jié)點(diǎn)C101的放電操作和在預(yù)充電節(jié)點(diǎn)C102的放電路徑中關(guān)于預(yù)充電節(jié)點(diǎn)C102的放電操作相互競(jìng)爭(zhēng)(race)時(shí)，可能會(huì)產(chǎn)生錯(cuò)誤。為了防止競(jìng)爭(zhēng)，預(yù)充電節(jié)點(diǎn)C101的電荷更早一些被釋放，預(yù)充電節(jié)點(diǎn)C102的電荷更晚一些被釋放。
以下說明改進(jìn)。
在上述配置中，優(yōu)選地以這種方式配置鎖存電路A11，即參考依據(jù)實(shí)際布置的空間距離，N溝道晶體管N101與N溝道晶體管N103之間的距離被設(shè)置為小于N溝道晶體管N101與N溝道晶體管N105之間的距離。
根據(jù)上述配置的操作如下?？臻g距離越小，操作越容易，由此實(shí)現(xiàn)更好的響應(yīng)性。因此，在存在具有更短距離的N溝道晶體管N103的預(yù)充電節(jié)點(diǎn)C101的放電路徑中，放電更早地被執(zhí)行，并且由此操作能夠更穩(wěn)定。
在上述配置中，優(yōu)選地以這種方式配置鎖存電路A11，即參考MOS晶體管的閾值電壓，N溝道晶體管N102和N溝道晶體管N103的閾值電壓被設(shè)置為低于N溝道晶體管N104和N溝道晶體管N105的閾值電壓。
根據(jù)上述配置的操作如下。閾值電壓越低，操作更容易，由此實(shí)現(xiàn)更好的響應(yīng)性。因此，在存在具有更低閾值電壓的N溝道晶體管N102和N103的預(yù)充電節(jié)點(diǎn)C101的放電路徑中，放電更早地被執(zhí)行，并且由此操作能夠更穩(wěn)定。
圖6所示波形圖說明了根據(jù)圖5的配置的半導(dǎo)體集成電路的操作。
從T10至T18時(shí)刻，輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL處于“L”電平，因此N溝道晶體管N118保持其截止?fàn)顟B(tài)。尤其是，因?yàn)檩斎霐?shù)據(jù)信號(hào)選擇信號(hào)SEL處于“L”電平，因此P溝道晶體管P111處于導(dǎo)通狀態(tài)，同時(shí)N溝道晶體管N112和N114處于截止?fàn)顟B(tài)。還有，因?yàn)檩敵鰯?shù)據(jù)信號(hào)Q處于“L”電平，且數(shù)據(jù)保持電路A12的數(shù)據(jù)保持節(jié)點(diǎn)C103也處于“L”電平，因此P溝道晶體管P113處于導(dǎo)通狀態(tài)，同時(shí)N溝道晶體管N115處于截止?fàn)顟B(tài)。因此，關(guān)于“與非”型動(dòng)態(tài)電路a12中的N溝道晶體管N103的柵極的反饋信號(hào)S101處于“H”電平，且N溝道晶體管N103處于導(dǎo)通狀態(tài)。由于上述緣故，在從T10時(shí)刻至T18時(shí)刻的期間的操作實(shí)質(zhì)上與第一實(shí)施例中的操作相同，如圖6的波形圖所示。
T18時(shí)刻的狀態(tài)如下。時(shí)鐘信號(hào)CK處于“L”電平，并且在此期間要被預(yù)充電。在鎖存電路A11中，預(yù)充電節(jié)點(diǎn)C101和預(yù)充電節(jié)點(diǎn)C102都處于“H”電平。輸出數(shù)據(jù)信號(hào)Q處于“L”電平，輸出數(shù)據(jù)信號(hào)NQ處于“H”電平。數(shù)據(jù)保持電路A12的數(shù)據(jù)保持節(jié)點(diǎn)C103處于“L”電平。P溝道晶體管P101、P102、P106和P103處于導(dǎo)通狀態(tài)。P溝道晶體管P107、P105和P104處于截止?fàn)顟B(tài)。N溝道晶體管N103、N104和N106處于導(dǎo)通狀態(tài)。N溝道晶體管N101、N102、N105、N107、N117和N118處于截止?fàn)顟B(tài)。同時(shí)，在反饋電路A13中，P溝道晶體管P110、P111和P113處于導(dǎo)通狀態(tài)。P溝道晶體管P108和P112處于截止?fàn)顟B(tài)。N溝道晶體管N111和N113處于導(dǎo)通狀態(tài)。N溝道晶體管N110、N112、N114和N115處于截止?fàn)顟B(tài)。
1)在T19時(shí)刻，假設(shè)輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL上升到“H”電平。P溝道晶體管P111然后轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)，N溝道晶體管N112轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，N溝道晶體管N1 14也轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。反饋信號(hào)S101從“H”電平轉(zhuǎn)換為“L”電平。結(jié)果，N溝道晶體管N103轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)。還有，因?yàn)镻溝道晶體管P111處于截止?fàn)顟B(tài)且N溝道晶體管N112處于導(dǎo)通狀態(tài)，因此P溝道晶體管P112處于導(dǎo)通狀態(tài)，N溝道晶體管N113處于截止?fàn)顟B(tài)。反饋信號(hào)S102從“L”電平轉(zhuǎn)換為“H”電平。結(jié)果，N溝道晶體管N105轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。然而，時(shí)鐘信號(hào)CK處于“L”電平，并且N溝道晶體管N101處于截止?fàn)顟B(tài)，因此預(yù)充電節(jié)點(diǎn)C101和預(yù)充電節(jié)點(diǎn)C102保持它們的“H”電平。
2)假設(shè)時(shí)鐘信號(hào)CK在T20時(shí)刻上升到“H”電平。N溝道晶體管N101由此轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。此時(shí)，N溝道晶體管N118已經(jīng)處于導(dǎo)通狀態(tài)。剛好在T20時(shí)刻之前，輸入數(shù)據(jù)信號(hào)D2從“L”電平轉(zhuǎn)換為“H”電平，N溝道晶體管N117由此處于導(dǎo)通狀態(tài)。因此，預(yù)充電節(jié)點(diǎn)C101放電，導(dǎo)致了“L”電平。據(jù)此，N溝道晶體管N104轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)，且預(yù)充電節(jié)點(diǎn)C102沒有放電。因此預(yù)充電節(jié)點(diǎn)C102保持其電荷，保持其“H”電平。
預(yù)充電節(jié)點(diǎn)C101到“L”電平的轉(zhuǎn)換導(dǎo)致了P溝道晶體管P104到導(dǎo)通狀態(tài)的轉(zhuǎn)變，還有N溝道晶體管N106到截止?fàn)顟B(tài)的轉(zhuǎn)變。因?yàn)镻溝道晶體管P103處于導(dǎo)通狀態(tài)，因此N溝道晶體管N107轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。結(jié)果，輸出數(shù)據(jù)信號(hào)NQ轉(zhuǎn)換為“L”電平，而輸出數(shù)據(jù)信號(hào)Q轉(zhuǎn)換為“H”電平。數(shù)據(jù)保持節(jié)點(diǎn)C103轉(zhuǎn)換為“H”電平。
3)當(dāng)時(shí)鐘信號(hào)CK在T21時(shí)刻下降時(shí)，P溝道晶體管P101轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，且預(yù)充電節(jié)點(diǎn)C101被充電。
4)當(dāng)時(shí)鐘信號(hào)CK在T22時(shí)刻上升時(shí)，N溝道晶體管N101轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，且在包括N溝道晶體管N117、N118和N101的路徑中，進(jìn)行放電。由此，預(yù)充電節(jié)點(diǎn)C101轉(zhuǎn)換為“L”電平。
此后，時(shí)鐘信號(hào)CK在T23時(shí)刻再次下降，且由此預(yù)充電節(jié)點(diǎn)C101被充電。
5)在T23時(shí)刻，輸入數(shù)據(jù)信號(hào)D2從“H”電平轉(zhuǎn)換為“L”電平，且N溝道晶體管N117轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)。
6)假設(shè)時(shí)鐘信號(hào)CK在T24時(shí)刻上升到“H”電平。P溝道晶體管P101和P102轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)。此時(shí)，反饋信號(hào)S101處于“L”電平，N溝道晶體管N103處于截止?fàn)顟B(tài)。同時(shí)，反饋信號(hào)S102處于“H”電平，且N溝道晶體管N105處于導(dǎo)通狀態(tài)。預(yù)充電節(jié)點(diǎn)C101處于“H”電平，因此N溝道晶體管N104處于導(dǎo)通狀態(tài)。因此，當(dāng)P溝道晶體管P102轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)時(shí)，預(yù)充電節(jié)點(diǎn)C102經(jīng)過N溝道晶體管N104、N105和N101接地，由此放電。此時(shí)，反相器I101的輸出轉(zhuǎn)換為“H”電平，且P溝道晶體管P106轉(zhuǎn)換為截止?fàn)顟B(tài)。結(jié)果，預(yù)充電節(jié)點(diǎn)C102從“H”電平轉(zhuǎn)換為“L”電平。
7)假設(shè)時(shí)鐘信號(hào)CK在T25時(shí)刻下降為“L”電平。P溝道晶體管P102轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，而N溝道晶體管N101轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)。由此，預(yù)充電節(jié)點(diǎn)C102被充電，且轉(zhuǎn)換為“H”電平。
如上所述，當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)SEL處于“H”電平時(shí)，預(yù)充電通過時(shí)鐘信號(hào)CK的下降被執(zhí)行，放電通過時(shí)鐘信號(hào)CK的上升被執(zhí)行。輸入數(shù)據(jù)信號(hào)D2然后被取來。當(dāng)輸入數(shù)據(jù)信號(hào)D2處于“H”電平時(shí)，在動(dòng)態(tài)電路a11中執(zhí)行放電，當(dāng)輸入數(shù)據(jù)信號(hào)D2處于“L”電平時(shí)，在“與非”型動(dòng)態(tài)電路a12中執(zhí)行放電。
以下說明第二實(shí)施例的特征。
在具有低轉(zhuǎn)變幾率的輸入數(shù)據(jù)信號(hào)D1被選擇的情況下，當(dāng)輸入數(shù)據(jù)信號(hào)D1和輸出數(shù)據(jù)信號(hào)Q處于相同狀態(tài)時(shí)，鎖存電路A11的內(nèi)部操作通過輸入數(shù)據(jù)信號(hào)D1和輸出數(shù)據(jù)信號(hào)Q的邏輯被中斷，由此減小功耗，并保持動(dòng)態(tài)電路自身的高速操作，如第一實(shí)施例中一樣。當(dāng)具有高轉(zhuǎn)變幾率的輸入數(shù)據(jù)信號(hào)D2被選擇時(shí)，鎖存電路A11的內(nèi)部操作保持活動(dòng)，使得動(dòng)態(tài)電路自身高速地操作。
第三實(shí)施例圖7所示平面圖部分地說明了根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路的例子。第三實(shí)施例提供了一種防止在圖5所示的鎖存電路A11中的N溝道晶體管N104、N105與N117、N118之間的競(jìng)爭(zhēng)的技術(shù)。預(yù)充電節(jié)點(diǎn)C101的電荷更早一些被釋放，而預(yù)充電節(jié)點(diǎn)C102更晚一些被釋放。
圖7顯示了包括圖5中的N溝道晶體管N101、N117和N118的電路塊30，以及包括圖5中的N溝道晶體管N104和N105的電路塊31，電路塊30和31被形成在半導(dǎo)體襯底上。
電路塊30由以下擴(kuò)散區(qū)構(gòu)成組成N溝道晶體管N101的源極和漏極及其柵電極的擴(kuò)散區(qū)；組成N溝道晶體管N118的源極和漏極及其柵電極的擴(kuò)散區(qū)；以及組成N溝道晶體管N117的源極和漏極及其柵電極的擴(kuò)散區(qū)，這些擴(kuò)散區(qū)被順序地布置在橫向。組成N溝道晶體管N118的源極的擴(kuò)散區(qū)與組成N溝道晶體管N101的漏極的擴(kuò)散區(qū)相同。組成N溝道晶體管N117的源極的擴(kuò)散區(qū)與組成N溝道晶體管N118的漏極的擴(kuò)散區(qū)相同。
電路塊31由以下擴(kuò)散區(qū)構(gòu)成組成N溝道晶體管N105的源極和漏極及其柵電極的擴(kuò)散區(qū)；以及組成N溝道晶體管N104的源極和漏極及其柵電極的擴(kuò)散區(qū)，這些擴(kuò)散區(qū)被順序地布置在橫向。組成N溝道晶體管N104的源極的擴(kuò)散區(qū)與組成N溝道晶體管N105的漏極的擴(kuò)散區(qū)相同。
N溝道晶體管N101的源極擴(kuò)散區(qū)連接到地電位。還有，N溝道晶體管N101的漏極和N溝道晶體管N118的源極連接到N溝道晶體管N105的源極。
在第二實(shí)施例中，電路塊30和31被相鄰地布置在橫向，然而可以被相鄰地布置在縱向。
以下說明根據(jù)第三實(shí)施例具有上述配置的半導(dǎo)體集成電路的操作。
例如，在時(shí)鐘信號(hào)在圖6中的T22時(shí)刻上升之前，因?yàn)檩斎霐?shù)據(jù)信號(hào)選擇信號(hào)SEL處于“H”電平，因此N溝道晶體管N118處于導(dǎo)通狀態(tài)。因?yàn)檩斎霐?shù)據(jù)信號(hào)D2處于“H”電平，因此N溝道晶體管N117處于導(dǎo)通狀態(tài)。因?yàn)榉答佇盘?hào)S102處于“H”電平，因此N溝道晶體管N105處于導(dǎo)通狀態(tài)。因?yàn)轭A(yù)充電節(jié)點(diǎn)C101處于“H”電平，因此N溝道晶體管N104處于導(dǎo)通狀態(tài)。
此后，一旦時(shí)鐘信號(hào)CK上升，預(yù)充電節(jié)點(diǎn)C102的電平就依照N溝道晶體管N104和N105的容量向“L”電平方向下降，直到預(yù)充電節(jié)點(diǎn)C101轉(zhuǎn)換為“L”電平。
為此，組成N溝道晶體管N101的漏極的擴(kuò)散區(qū)和組成N溝道晶體管N118的源極的擴(kuò)散區(qū)被布置成靠近組成N溝道晶體管N105的源極的擴(kuò)散區(qū)。這樣，預(yù)充電節(jié)點(diǎn)C101的電荷更早一些被釋放，且預(yù)充電節(jié)點(diǎn)C102的電荷更晚一些被釋放，從而防止N溝道晶體管N104、N105與N溝道晶體管N117、N118相互競(jìng)爭(zhēng)。
以下說明使預(yù)充電節(jié)點(diǎn)C101早一些放電且使預(yù)充電節(jié)點(diǎn)C102晚一些放電的另一種方法。
N溝道晶體管N117和N118的閾值電壓被設(shè)置為低于N溝道晶體管N104和N105的閾值電壓，從而預(yù)充電節(jié)點(diǎn)C101的電荷更早一些被釋放，而預(yù)充電節(jié)點(diǎn)C102的電荷更晚一些被釋放。這樣，防止了N溝道晶體管N104和N105與N溝道晶體管N117和N118相互競(jìng)爭(zhēng)。
還有，當(dāng)在相鄰的電路塊之間形成的淺溝隔離(STI)使晶體管的特性惡化時(shí)，組成N溝道晶體管N103的源極的擴(kuò)散區(qū)和組成N溝道晶體管N104的漏極的擴(kuò)散區(qū)被形成在STI側(cè)，從而N溝道晶體管N103和N104的漏極的晶體管特性比N溝道晶體管N101、N117和N118的晶體管特性更加惡化(更低的電流容量，增加的閾值電壓等)。然后，預(yù)充電節(jié)點(diǎn)C101早一些被釋放，且預(yù)充電節(jié)點(diǎn)C102晚一些被釋放，從而防止N溝道晶體管N104和N105與N溝道晶體管N117和N118相互競(jìng)爭(zhēng)。
還有，在第三實(shí)施例中，在N溝道晶體管N117外部存在STI分離，這可能造成N溝道晶體管N117的晶體管特性的惡化。作為一種可能的配置，如圖8所示，具有偽源極擴(kuò)散區(qū)和偽柵電極的偽晶體管N150可以被形成在N溝道晶體管N117的外部，并以相同的方式連接到地電位，由此進(jìn)一步控制N溝道晶體管N117的晶體管特性的惡化。
基于主要是由于在相鄰電路塊之間形成的STI造成了晶體管特性的惡化這一事實(shí)，例舉并說明了第三實(shí)施例。
然而，從在相鄰電路塊之間形成的STI可以改善晶體管特性的未來可能形勢(shì)來看，在本實(shí)施例中N溝道晶體管N117的源極擴(kuò)散區(qū)和N溝道晶體管N118的漏極擴(kuò)散區(qū)被布置在STI側(cè)，由此改善N溝道晶體管N117和N118的晶體管特性。然后，偽源極擴(kuò)散區(qū)和偽柵電極被形成在N溝道晶體管N103的源極擴(kuò)散區(qū)和N溝道晶體管N104的漏極擴(kuò)散區(qū)的外部，并以相同的方式連接到地電位，由此控制N溝道晶體管N103和N104的晶體管特性的改善。
在圖7和圖8中，N117可以被N102代替，N118可以被N103代替，以理解配置。
第四實(shí)施例圖9和圖10所示的框圖每一個(gè)說明了根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路的配置。在圖9中，附圖標(biāo)記P01-P10表示P型MOS晶體管。N01-N11表示N型MOS晶體管。I01和I02表示反相器。
附圖標(biāo)記200表示鎖存電路。在鎖存電路200中，P溝道晶體管P01-P07和反相器I01連接到電源VDD1，且N溝道晶體管N01-N07和反相器I01連接到地電位VSS1。附圖標(biāo)記201表示反饋電路/保持電路。在反饋電路/保持電路201中，P溝道晶體管P08-P10和反相器I02連接到電源VDD，且N溝道晶體管N08-N11和反相器I02連接到地電位VSS。
圖10所示配置圖說明了反饋電路/保持電路201的電源供電和地電位。CLOCK表示時(shí)鐘，STOP表示時(shí)鐘反饋信號(hào)。時(shí)鐘反饋信號(hào)STOP在正常操作下輸出“H”電平，而當(dāng)時(shí)鐘被中斷是輸出“L”電平。
附圖標(biāo)記202表示“與”電路?！芭c”電路在正常操作下向鎖存電路200供給時(shí)鐘，而當(dāng)時(shí)鐘被中斷時(shí)供給“L”電平。
該配置顯示了當(dāng)時(shí)鐘被中斷時(shí)供給“L”電平的例子，然而，當(dāng)時(shí)鐘被中斷時(shí)如果供給“H”電平，電路操作也沒有問題。
附圖標(biāo)記203表示電源控制電路。電源控制電路203把電源VDD和地電位VSS輸入其中。
當(dāng)時(shí)鐘反饋信號(hào)STOP被正常啟動(dòng)時(shí)，電源控制電路203向鎖存電路200輸出具有與電源VDD相同的電平的電源VDD1和具有與地電位VSS相同的電平的地電位VSS1。當(dāng)時(shí)鐘反饋信號(hào)STOP中斷時(shí)鐘時(shí)，電源控制電路203向鎖存電路200輸出具有與電源VDD相同電平的電源VDD1和具有高于地電位VSS的電位的地電位VSS1。
以上述方式控制鎖存電路200，以便當(dāng)時(shí)鐘被中斷時(shí)提高地電位VSS1的電位電平，由此減小來自鎖存電路200的泄漏電流。
因?yàn)橐运龇绞娇刂齐娫纯刂齐娐?03，因此當(dāng)時(shí)鐘被中斷時(shí)電源能夠被斷開，由此可以減小來自鎖存電路200的泄漏電流，同時(shí)保持在保持電路201中保持的信息。
第五實(shí)施例圖11和圖12所示框圖說明了根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路的配置。
在圖11中，附圖標(biāo)記P01-P10表示P型MOS晶體管，附圖標(biāo)記N01-N11表示N型MOS晶體管。附圖標(biāo)記I01和I02分別表示反相器。
附圖標(biāo)記300表示鎖存電路。在鎖存電路300中，N溝道晶體管N02和N03的襯底電位連接到VBS1，且N溝道晶體管N04和N05的襯底電位連接到VBS2。
圖12所示配置圖說明了襯底電位向鎖存電路300的供電。
來自鎖存電路300的反饋信號(hào)S01和反饋信號(hào)S02還有電源VDD和地電位VSS被輸入襯底電位控制電路302中。還有，從襯底電位控制電路302輸出襯底電位VBS1和襯底電位VBS2給鎖存電路300。襯底電位VBS1被提供給鎖存電路300中的“與非”型動(dòng)態(tài)電路a1的N溝道晶體管N02和N03。襯底電位VBS2被提供給鎖存電路300中的“與非”型動(dòng)態(tài)電路a2的N溝道晶體管N04和N05。
當(dāng)反饋信號(hào)S01處于“L”電平時(shí)，襯底電位VBS1輸出比地電位低的電位，且當(dāng)反饋信號(hào)S01處于“H”電平時(shí)，輸出比地電位高的電位。當(dāng)反饋信號(hào)S02處于“L”電平時(shí)，襯底電位VBS2輸出比地電位低的電位，且當(dāng)反饋信號(hào)S02處于“H”電平時(shí)，輸出比地電位高的電位。
這樣控制襯底電位控制電路302，以便當(dāng)反饋信號(hào)S01處于“H”電平且N溝道晶體管N02和N03被操作時(shí)，襯底電位以前向偏置方向(forward bias direction)被控制，并且N溝道晶體管N02和N03的閾值電位被降低，由此允許高速操作。
相反，當(dāng)反饋信號(hào)S01處于“L”電平，且N溝道晶體管N02和N03被中斷時(shí)，襯底電位以后向偏置方向(back bias direction)被控制，從而N溝道晶體管N02和N03的閾值電位被提升，由此減小泄漏電流。
當(dāng)反饋信號(hào)S02處于“H”電平，且N溝道晶體管N04和N05被操作時(shí)，襯底電位以前向偏置方向被控制，從而N溝道晶體管N04和N05的閾值電位被降低，由此允許高速操作。
相反，當(dāng)反饋信號(hào)S02處于“L”電平，且N溝道晶體管N04和N05被中斷時(shí)，襯底電位以后向偏置方向被控制，從而N溝道晶體管N04和N05的閾值電位被提升，由此減小泄漏電流。
第六實(shí)施例圖15所示電路圖說明了根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體集成電路的配置的例子。在圖15中，附圖標(biāo)記P501-P511表示P溝道晶體管，N501-N512表示N溝道晶體管。附圖標(biāo)記I501、I502、I503、I504和I505分表表示反相器。C501和C502表示預(yù)充電節(jié)點(diǎn)，C503表示數(shù)據(jù)保持節(jié)點(diǎn)。S501和S502分別表示反饋信號(hào)。附圖標(biāo)記500表示反饋電路。在圖15中，在第一實(shí)施例中所述的圖2的配置進(jìn)一步配有通道門電路(path gatecircuit)和用于保持通道門電路的輸出的電路。
接下來，以下說明根據(jù)第六實(shí)施例具有上述配置的半導(dǎo)體集成電路的操作。
例如，在輸入數(shù)據(jù)信號(hào)D處于“H”電平，輸出數(shù)據(jù)信號(hào)Q處于“H”電平，輸出數(shù)據(jù)信號(hào)NQ處于“L”電平，且時(shí)鐘信號(hào)CK處于“L”電平的情況下，P溝道晶體管P508導(dǎo)通，P溝道晶體管P510截止，N溝道晶體管N511截止，以及N溝道晶體管N510導(dǎo)通。還有，因?yàn)闀r(shí)鐘信號(hào)CK處于“L”電平，因此N溝道晶體管N512處于導(dǎo)通狀態(tài)。因?yàn)榉聪嗥鱅505輸出“H”電平，因此P溝道晶體管P511處于導(dǎo)通狀態(tài)，且反饋信號(hào)S502處于“L”電平。
接下來，當(dāng)時(shí)鐘信號(hào)CK上升到“H”電平時(shí)，因?yàn)闀r(shí)鐘信號(hào)CK處于“H”電平，因此N溝道晶體管N512處于截止?fàn)顟B(tài)，因?yàn)榉聪嗥鱅505的輸出電平為“L”，因此P溝道晶體管P511處于截止?fàn)顟B(tài)，P溝道晶體管P511處于截止?fàn)顟B(tài)。因此，反饋信號(hào)S502通過反相器I503和I504保持先前的值。
在時(shí)鐘信號(hào)CK處于“L”電平期間，反饋信號(hào)S502的值被確定。然后，當(dāng)時(shí)鐘信號(hào)CK上升時(shí)，P溝道晶體管P511和N溝道晶體管N512截止，從而反饋信號(hào)S502的值被保持，而與輸入數(shù)據(jù)信號(hào)D、輸出數(shù)據(jù)信號(hào)Q和輸出數(shù)據(jù)信號(hào)NQ的值無關(guān)，由此減小了關(guān)于輸入數(shù)據(jù)信號(hào)D的保持時(shí)間。
通過基于第一實(shí)施例的電路配置說明了第六實(shí)施例。還有，第二至第五實(shí)施例也可以通過在它們的配置中進(jìn)一步提供通道門電路和用于保持通道門電路的輸出的電路，來達(dá)到相應(yīng)的效果。
雖然已詳細(xì)地說明了本發(fā)明，但是應(yīng)該清楚地理解，上述說明僅僅是說明性和例舉性而非限制性的，本發(fā)明的精神和范圍僅僅由以下的權(quán)利要求來限定。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括鎖存電路，把輸入數(shù)據(jù)信號(hào)、時(shí)鐘信號(hào)和反饋信號(hào)輸入其中，并且輸出輸出數(shù)據(jù)信號(hào)；保持電路，保持輸出數(shù)據(jù)信號(hào)；反饋電路，把輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)輸入其中，由此基于輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)的邏輯組合產(chǎn)生反饋信號(hào)，其中鎖存電路的內(nèi)部操作通過反饋信號(hào)被接通/斷開。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)被輸入反饋電路中，反饋電路基于輸出數(shù)據(jù)信號(hào)產(chǎn)生第一反饋信號(hào)，并且通過合成基于輸出數(shù)據(jù)信號(hào)和輸入數(shù)據(jù)信號(hào)產(chǎn)生的信號(hào)產(chǎn)生第二反饋信號(hào)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中鎖存電路包括第一“與非”型動(dòng)態(tài)電路和第二“與非”型動(dòng)態(tài)電路，配置第一“與非”型動(dòng)態(tài)電路，以致輸入數(shù)據(jù)信號(hào)、時(shí)鐘信號(hào)和第一反饋信號(hào)被輸入其中，以及當(dāng)輸入數(shù)據(jù)信號(hào)和第一反饋信號(hào)都處于“高”電平時(shí)，在從時(shí)鐘信號(hào)的下降至上升期間第一預(yù)充電節(jié)點(diǎn)被充電，在從時(shí)鐘信號(hào)的上升至下降期間第一預(yù)充電節(jié)點(diǎn)的電荷被釋放，以及當(dāng)輸入數(shù)據(jù)信號(hào)和第一反饋信號(hào)的至少之一處于“低”電平時(shí)，第一預(yù)充電節(jié)點(diǎn)的電荷被保持，配置第二“與非”型動(dòng)態(tài)電路，以致第一預(yù)充電節(jié)點(diǎn)、時(shí)鐘信號(hào)和第二反饋信號(hào)被輸入其中，以及當(dāng)?shù)谝活A(yù)充電節(jié)點(diǎn)和第二反饋信號(hào)都處于“高”電平時(shí)，在從時(shí)鐘信號(hào)的下降至上升期間第二預(yù)充電節(jié)點(diǎn)被充電，在從時(shí)鐘信號(hào)的上升至下降期間第二預(yù)充電節(jié)點(diǎn)的電荷被釋放，以及當(dāng)?shù)谝活A(yù)充電節(jié)點(diǎn)和第二反饋信號(hào)的至少之一處于“低”電平時(shí)，第二預(yù)充電節(jié)點(diǎn)的電荷被保持。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其中鎖存電路包括第一P型MOS晶體管，其中柵極連接到時(shí)鐘信號(hào)，源極連接到電源，漏極連接到第一預(yù)充電節(jié)點(diǎn)；第一N型MOS晶體管，其中柵極連接到時(shí)鐘信號(hào)，源極接地；第二N型MOS晶體管，其中柵極連接到輸入數(shù)據(jù)信號(hào)，漏極連接到第一預(yù)充電節(jié)點(diǎn)；第三N型MOS晶體管，其中柵極連接到第一反饋信號(hào)，漏極連接到第二N型MOS晶體管的源極，源極連接到第一N型MOS晶體管的漏極；第二P型MOS晶體管，其中柵極連接到時(shí)鐘信號(hào)，源極連接到電源，漏極連接到第二預(yù)充電節(jié)點(diǎn)；第四N型MOS晶體管，其中柵極連接到第一預(yù)充電節(jié)點(diǎn)，漏極連接到第二預(yù)充電節(jié)點(diǎn)；第五N型MOS晶體管，其中柵極連接到第二反饋信號(hào)，漏極連接到第四N型MOS晶體管的源極，源極連接到第一N型MOS晶體管的漏極；第一反相器，其中輸入端連接到第二預(yù)充電節(jié)點(diǎn)；第三P型MOS晶體管，其中柵極連接到第一反相器的輸出端，源極連接到電源；第四P型MOS晶體管，其中柵極連接到第一預(yù)充電節(jié)點(diǎn)，源極連接到第三P型MOS晶體管的漏極；第六N型MOS晶體管，其中柵極連接到第一預(yù)充電節(jié)點(diǎn)，源極接地，漏極連接到第四P型MOS晶體管的漏極；第五P型MOS晶體管，其中柵極連接到第二預(yù)充電節(jié)點(diǎn)，源極連接到電源，漏極連接到第一輸出數(shù)據(jù)信號(hào)；第七N型MOS晶體管，其中柵極連接到第六N型MOS晶體管的漏極，源極接地，漏極連接到第一輸出數(shù)據(jù)信號(hào)；第六P型MOS晶體管，其中柵極連接到第一反相器的輸出端，源極連接到電源，漏極連接到第二預(yù)充電節(jié)點(diǎn)；以及第七P型MOS晶體管，其中柵極連接到第二預(yù)充電節(jié)點(diǎn)，源極連接到電源，漏極連接到第一預(yù)充電節(jié)點(diǎn)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中配置鎖存電路，以致當(dāng)?shù)谝缓偷诙答佇盘?hào)是反相邏輯的信號(hào)時(shí)，P型MOS晶體管被N型MOS晶體管代替，N型MOS晶體管被P型MOS晶體管代替，電源被接地代替，以及接地被電源代替。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中保持電路包括第八P型MOS晶體管，其中柵極連接到輸出數(shù)據(jù)信號(hào)，源極連接到電源；第八N型MOS晶體管，其中柵極連接到輸出數(shù)據(jù)信號(hào)，源極接地，漏極連接到第八P型MOS晶體管的漏極；第九P型MOS晶體管，其中柵極連接到第八N型MOS晶體管的漏極，源極連接到電源，漏極連接到第一輸出數(shù)據(jù)信號(hào)和第一反饋信號(hào)；以及第九N型MOS晶體管，其中柵極連接到第八N型MOS晶體管的漏極，源極接地，漏極連接到第一輸出數(shù)據(jù)信號(hào)和第一反饋信號(hào)。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中反饋電路包括第十P型MOS晶體管，其中柵極連接到輸入數(shù)據(jù)信號(hào)，漏極連接到第二反饋信號(hào)，源極連接到第八P型MOS晶體管的漏極；第十N型MOS晶體管，其中柵極連接到輸入數(shù)據(jù)信號(hào)，漏極連接到第二反饋信號(hào)，源極接地；以及第十一N型MOS晶體管，其中柵極連接到輸出數(shù)據(jù)信號(hào)，漏極連接到第二反饋信號(hào)，源極接地。
8.一種半導(dǎo)體集成電路，包括鎖存電路，把多個(gè)輸入數(shù)據(jù)信號(hào)、一個(gè)輸入數(shù)據(jù)信號(hào)選擇信號(hào)、時(shí)鐘信號(hào)和反饋信號(hào)輸入其中，并且輸出輸出數(shù)據(jù)信號(hào)；保持電路，保持輸出數(shù)據(jù)信號(hào)；以及反饋電路，把輸入數(shù)據(jù)信號(hào)、輸入數(shù)據(jù)信號(hào)選擇信號(hào)和輸出數(shù)據(jù)信號(hào)輸入其中，由此基于由輸入數(shù)據(jù)信號(hào)選擇信號(hào)選擇的輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)的邏輯組合來產(chǎn)生反饋信號(hào)，其中通過按照由輸入數(shù)據(jù)信號(hào)選擇信號(hào)選擇的輸入數(shù)據(jù)信號(hào)的反饋信號(hào)，來接通/斷開鎖存電路的內(nèi)部操作。
9.一種半導(dǎo)體集成電路，包括鎖存電路，把第一輸入數(shù)據(jù)信號(hào)、第二輸入數(shù)據(jù)信號(hào)、輸入數(shù)據(jù)信號(hào)選擇信號(hào)、時(shí)鐘信號(hào)和反饋信號(hào)輸入其中，并且輸出輸出數(shù)據(jù)信號(hào)；保持電路，保持輸出數(shù)據(jù)信號(hào)；以及反饋電路，把第一輸入數(shù)據(jù)信號(hào)輸入數(shù)據(jù)信號(hào)選擇信號(hào)和輸出數(shù)據(jù)信號(hào)輸入其中，當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)選擇第一輸入數(shù)據(jù)信號(hào)時(shí)，反饋電路基于第一輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)的邏輯組合控制反饋信號(hào)，以及當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)選擇第二輸入數(shù)據(jù)信號(hào)時(shí)，反饋電路總是輸出恒值作為反饋信號(hào)，其中當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)選擇第一輸入數(shù)據(jù)信號(hào)時(shí)，鎖存電路的內(nèi)部操作通過反饋信號(hào)被接通/斷開，以及當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)選擇第二輸入數(shù)據(jù)信號(hào)時(shí)，鎖存電路的內(nèi)部操作持續(xù)地被激活。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其中鎖存電路包括動(dòng)態(tài)電路和“與非”型動(dòng)態(tài)電路，配置動(dòng)態(tài)電路，以致在輸入數(shù)據(jù)信號(hào)選擇信號(hào)選擇第一輸入數(shù)據(jù)信號(hào)的情況下，基于第一輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)被輸出以便具有與第一輸入數(shù)據(jù)信號(hào)相反極性的第一反饋信號(hào)被輸入其中，當(dāng)?shù)谝惠斎霐?shù)據(jù)信號(hào)和第一反饋信號(hào)都處于“高”電平時(shí)，在從時(shí)鐘信號(hào)的下降至上升期間第一預(yù)充電節(jié)點(diǎn)被充電，在從時(shí)鐘信號(hào)的上升至下降期間第一預(yù)充電節(jié)點(diǎn)的電荷被釋放，當(dāng)?shù)谝惠斎霐?shù)據(jù)信號(hào)和第一反饋信號(hào)之一處于“低”電平時(shí)，第一預(yù)充電節(jié)點(diǎn)的電荷被保持，以及在輸入數(shù)據(jù)信號(hào)選擇信號(hào)選擇第二輸入數(shù)據(jù)信號(hào)的情況下，當(dāng)?shù)诙斎霐?shù)據(jù)信號(hào)處于“高”電平時(shí)第一預(yù)充電節(jié)點(diǎn)的電荷被釋放，以及當(dāng)?shù)诙斎霐?shù)據(jù)信號(hào)處于“低”電平時(shí)第一預(yù)充電節(jié)點(diǎn)的電荷被保持，配置“與非”型動(dòng)態(tài)電路，以致在輸入數(shù)據(jù)信號(hào)選擇信號(hào)選自第一輸入數(shù)據(jù)信號(hào)的情況下，作為信號(hào)的邏輯和的、基于第一預(yù)充電節(jié)點(diǎn)和輸出數(shù)據(jù)信號(hào)被輸出以便具有與第一輸入數(shù)據(jù)信號(hào)相同的極性的第二反饋信號(hào)被輸入，當(dāng)?shù)谝活A(yù)充電節(jié)點(diǎn)和第二反饋信號(hào)都處于“高”電平時(shí)，在從時(shí)鐘信號(hào)的下降至上升期間第二預(yù)充電節(jié)點(diǎn)被充電，在從時(shí)鐘信號(hào)的上升至下降期間第二預(yù)充電節(jié)點(diǎn)的電荷被釋放，當(dāng)?shù)谝活A(yù)充電節(jié)點(diǎn)和第二反饋信號(hào)之一處于“低”電平時(shí)，第二預(yù)充電節(jié)點(diǎn)的電荷被保持，以及在輸入數(shù)據(jù)信號(hào)選擇信號(hào)選擇第二輸入數(shù)據(jù)信號(hào)的情況下，當(dāng)輸入數(shù)據(jù)信號(hào)選擇信號(hào)處于“高”電平且第一預(yù)充電節(jié)點(diǎn)處于“高”電平時(shí)，第二預(yù)充電節(jié)點(diǎn)的電荷被釋放，以及當(dāng)?shù)谝活A(yù)充電節(jié)點(diǎn)處于“低”電平時(shí)第二預(yù)充電節(jié)點(diǎn)的電荷被保持。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其中鎖存電路包括第一P型MOS晶體管，其中柵極連接到時(shí)鐘信號(hào)，源極連接到電源，漏極連接到第一預(yù)充電節(jié)點(diǎn)；第一N型MOS晶體管，其中柵極連接到時(shí)鐘信號(hào)，源極接地；第二N型MOS晶體管，其中柵極連接到第一輸入數(shù)據(jù)信號(hào)，漏極連接到第一預(yù)充電節(jié)點(diǎn)；第三N型MOS晶體管，其中柵極連接到第一反饋信號(hào)，漏極連接到第二N型MOS晶體管的源極，源極連接到第一N型MOS晶體管的漏極；第二P型MOS晶體管，其中柵極連接到時(shí)鐘信號(hào)，源極連接到電源，漏極連接到第二預(yù)充電節(jié)點(diǎn)；第四N型MOS晶體管，其中柵極連接到第一預(yù)充電節(jié)點(diǎn)，漏極連接到第二預(yù)充電節(jié)點(diǎn)；第五N型MOS晶體管，其中柵極連接到第二反饋信號(hào)，漏極連接到第四N型MOS晶體管的源極，源極連接到第一N型MOS晶體管的漏極；第一反相器，其中輸入端連接到第二預(yù)充電節(jié)點(diǎn)；第三P型MOS晶體管，其中柵極連接到第一反相器的輸出端，源極連接到電源；第四P型MOS晶體管，其中柵極連接到第一預(yù)充電節(jié)點(diǎn)，源極連接到第三P型MOS晶體管的漏極；第六N型MOS晶體管，其中柵極連接到第一預(yù)充電節(jié)點(diǎn)，源極接地，漏極連接到第四P型MOS晶體管的漏極；第五P型MOS晶體管，其中柵極連接到第二預(yù)充電節(jié)點(diǎn)，源極連接到電源，漏極連接到第一輸出數(shù)據(jù)信號(hào)；第七N型MOS晶體管，其中柵極連接到第六N型MOS晶體管的漏極源極接地，漏極連接到第一輸出數(shù)據(jù)信號(hào)；第六P型MOS晶體管，其中柵極連接到第一反相器的輸出端，源極連接到電源，漏極連接到第二預(yù)充電節(jié)點(diǎn)；第七P型MOS晶體管，其中柵極連接到第二預(yù)充電節(jié)點(diǎn)，源極連接到電源，漏極連接到第一預(yù)充電節(jié)點(diǎn)；第十七N型MOS晶體管，其中柵極連接到第二輸入數(shù)據(jù)信號(hào)，漏極連接到第一預(yù)充電節(jié)點(diǎn)；以及第十八N型MOS晶體管，其中柵極連接到輸入數(shù)據(jù)信號(hào)選擇信號(hào)，漏極連接到第十七N型MOS晶體管的源極，源極連接到第一N型MOS晶體管的漏極。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其中反饋電路包括第八P型MOS晶體管，其中柵極連接到輸出數(shù)據(jù)信號(hào)，源極連接到電源；第十P型MOS晶體管，其中柵極連接到第一輸入數(shù)據(jù)信號(hào)，漏極連接到第二反饋信號(hào)，源極連接到第八P型MOS晶體管的漏極；第十N型MOS晶體管，其中柵極連接到第一輸入數(shù)據(jù)信號(hào)，漏極連接到第二反饋信號(hào)；第十一N型MOS晶體管，其中柵極連接到輸出數(shù)據(jù)信號(hào)，漏極連接到第二反饋信號(hào)，源極連接到第十N型MOS晶體管的源極；第十一P型MOS晶體管，其中柵極連接到輸入數(shù)據(jù)信號(hào)選擇信號(hào)，源極連接到電源；第十二N型MOS晶體管，其中柵極連接到輸入數(shù)據(jù)信號(hào)選擇信號(hào)，源極接地，漏極連接到第十一P型MOS晶體管的漏極；第十三N型MOS晶體管，其中柵極連接到第十二N型MOS晶體管的漏極，源極接地，漏極連接到第十N型MOS晶體管的源極；第十二P型MOS晶體管，其中柵極連接到第十二N型MOS晶體管的漏極，源極連接到電源，漏極連接到第二反饋信號(hào)；第十三P型MOS晶體管，其中柵極連接到數(shù)據(jù)保持節(jié)點(diǎn)，源極連接到第十一P型MOS晶體管的漏極，漏極連接到第一反饋信號(hào)；第十四N型MOS晶體管，其中柵極連接到輸入數(shù)據(jù)信號(hào)選擇信號(hào)，漏極連接到第一反饋信號(hào)，源極接地；以及第十五N型MOS晶體管，其中柵極連接到數(shù)據(jù)保持節(jié)點(diǎn)，漏極連接到第一反饋信號(hào)，源極接地。
13.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中關(guān)于鎖存電路中依據(jù)實(shí)際配置的空間距離，第一N型MOS晶體管和第三N型MOS晶體管之間的距離被設(shè)置為短于第一N型MOS晶體管和第五N型MOS晶體管之間的距離。
14.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中關(guān)于鎖存電路中MOS晶體管的閾值電壓，第二N型MOS晶體管和第三N型MOS晶體管的閾值電壓被設(shè)置為低于第四N型MOS晶體管和第五N型MOS晶體管的閾值電壓。
15.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中在鎖存電路中，包括第一N型MOS晶體管、第二N型MOS晶體管和第三N型MOS晶體管的電路塊被形成在半導(dǎo)體襯底上，包括第四N型MOS晶體管和第五N型MOS晶體管的另一電路塊被形成在半導(dǎo)體襯底上，分別組成第一N型MOS晶體管、第二N型MOS晶體管和第三N型MOS晶體管的源極和漏極及其柵電極的擴(kuò)散區(qū)在相對(duì)于其它相鄰電路塊的橫向上順序地被形成，以及分別組成第四N型MOS晶體管和第五N型MOS晶體管的源極和漏極的擴(kuò)散區(qū)在相對(duì)于其它相鄰電路塊的橫向上順序地被形成。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路，其中在鎖存電路中，在由于在相鄰電路塊之間形成的淺溝隔離區(qū)造成擴(kuò)散區(qū)的特性惡化的情況下，組成第四N型MOS晶體管的源極的擴(kuò)散區(qū)和組成第五N型MOS晶體管的漏極的擴(kuò)散區(qū)被形成在淺溝隔離區(qū)側(cè)。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路，其中在鎖存電路中，在由于在相鄰電路塊之間形成的淺溝隔離區(qū)造成擴(kuò)散區(qū)的特性被改善的情況下，組成第一N型MOS晶體管、第二N型MOS晶體管和第三N型MOS晶體管的漏極的擴(kuò)散區(qū)被形成在淺溝隔離區(qū)側(cè)。
18.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中配置鎖存電路，以致當(dāng)時(shí)鐘信號(hào)被中斷時(shí)，第一N型MOS晶體管的源極的電位、第六N型MOS晶體管的源極的電位和第七N型MOS晶體管的源極的電位被提升。
19.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中鎖存電路的電源與保持電路和反饋電路的電源相互獨(dú)立，且可以分開控制。
20.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中配置鎖存電路，以致當(dāng)?shù)谝环答佇盘?hào)處于“低”電平時(shí)，第二N型MOS晶體管和第三N型MOS晶體管的襯底電位被設(shè)置為低于地電位，當(dāng)?shù)谝环答佇盘?hào)處于“高”電平時(shí)，第二N型MOS晶體管和第三N型MOS晶體管的襯底電位被設(shè)置為高于地電位，當(dāng)?shù)诙答佇盘?hào)處于“低”電平時(shí)，第四N型MOS晶體管和第五N型MOS晶體管的襯底電位被設(shè)置為低于地電位，當(dāng)?shù)诙答佇盘?hào)處于“高”電平時(shí)，第四N型MOS晶體管和第五N型MOS晶體管的襯底電位被設(shè)置為高于地電位。
21.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其中配置鎖存電路，以致當(dāng)?shù)谝缓偷诙答佇盘?hào)是反相邏輯的信號(hào)時(shí)，P型MOS晶體管被N型MOS晶體管代替，N型MOS晶體管被P型MOS晶體管代替，電源被接地代替，以及接地被電源代替。
22.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中配置反饋電路，以致當(dāng)時(shí)鐘信號(hào)處于“低”電平時(shí)，基于輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)的邏輯組合產(chǎn)生的反饋信號(hào)被保持，以及當(dāng)時(shí)鐘信號(hào)處于“高”電平時(shí)，輸出保持的反饋信號(hào)給鎖存電路。
23.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中反饋電路包括通道門，當(dāng)時(shí)鐘信號(hào)處于“低”電平時(shí)通道門導(dǎo)通；以及反饋信號(hào)鎖存電路，其包括用于保持反饋信號(hào)的電路。
全文摘要
一種半導(dǎo)體集成電路，包括鎖存電路，保持電路和反饋電路。其中鎖存電路把輸入數(shù)據(jù)信號(hào)、時(shí)鐘信號(hào)和反饋信號(hào)輸入其中，并且輸出輸出數(shù)據(jù)信號(hào)；保持電路保持輸出數(shù)據(jù)信號(hào)；反饋電路把輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)輸入其中，由此基于輸入數(shù)據(jù)信號(hào)和輸出數(shù)據(jù)信號(hào)的邏輯組合產(chǎn)生反饋信號(hào)，其中鎖存電路的內(nèi)部操作通過反饋信號(hào)被接通/斷開。
文檔編號(hào)H03K3/356GK1585268SQ20041006410
公開日2005年2月23日 申請(qǐng)日期2004年8月19日 優(yōu)先權(quán)日2003年8月20日
發(fā)明者和田享, 炭田昌哉 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社