專利名稱：差動放大器及相關(guān)的比較器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種差動放大器，特別涉及差動放大器以及相關(guān)的比較器。
背景技術(shù)：
DVI標(biāo)準(zhǔn)由DDWG于1994年4月正式推出，是架構(gòu)于Silicon Image公司的PanalLink接口技術(shù)，而PanalLink接口技術(shù)采用的是《轉(zhuǎn)換最小化差分信號(Transition Minimized Differential Signaling，TMDS)標(biāo)準(zhǔn)》作為基本電氣連接，其最大像素傳輸時鐘可達(dá)165MHzX2，故DVI傳輸速度加倍又準(zhǔn)確，也可讓分辨率超過1280x1024。由于采用差分信號傳輸，數(shù)據(jù)發(fā)送和接收中識別的都是壓差信號，故傳輸線纜長度對信號影響較小，可以實(shí)現(xiàn)遠(yuǎn)距離的數(shù)據(jù)傳輸。舉例來說，TDMS連結(jié)架構(gòu)包括一TDMS傳送器用以數(shù)據(jù)編碼且連續(xù)地傳送數(shù)據(jù)流至一TDMS接收器中。因此，為了要解譯及恢復(fù)所傳輸?shù)男盘枺褂迷赥MDS接收器中的差動放大器或電壓比較器，必須具有很大的交流振幅增益(AC amplitude gain)。
圖1至圖5表示數(shù)個傳統(tǒng)放大器以及電壓比較器。然而，這些傳統(tǒng)放大器或電壓比較器，在高頻時并不具有適用于轉(zhuǎn)換最小化差分信號(TMDS)傳輸器，作以解譯和恢復(fù)所傳輸信號的交流振幅增益。因此，使用傳統(tǒng)放大器或電壓比較器的傳輸器，會因?yàn)榻涣鞣糯笤鲆娌粔?，而無法恢復(fù)及解譯所傳輸?shù)男盘?，而輸出錯誤數(shù)據(jù)至后級的裝置。

發(fā)明內(nèi)容
本發(fā)明的首要目的在于提供一放大器以及一比較器，具有為了恢復(fù)高速傳輸信號的交流放大電流增益。放大器中的反饋裝置在差分模式下，向差分對提供正反饋，以提高差動放大器的交流振幅增益(AC amplitude gain)，并且在共模式(common-mode)下，使得第一、第二電流路徑上的漏極電流趨于一致。
根據(jù)上述目的，本發(fā)明提供一種在高頻下具有大的交流放大增益的差動放大器，適用于TMDS接收器，包括一第一晶體管及一第一負(fù)載組件，以構(gòu)成一第一電流路徑；一第二晶體管及一第二負(fù)載組件，以構(gòu)成一第二電流路徑，其中所述第一及第二晶體管的柵極作為差動輸入端；以及一第三、第四晶體管分別交叉耦接于所述第一晶體管的源極與所述第一負(fù)載組件之間，以及所述第二晶體管的源極與所述第二負(fù)載組件之間，其中所述第三、第四晶體管的柵極分別連接到第四、第三晶體管的漏極，并且所述第三、第四晶體管的源極作為差動輸出端。
所述的差動放大器，還包括一電流源耦接于所述第一、第二負(fù)載的一公共端。
所述第一負(fù)載組件為一第五晶體管，具有一柵極耦接至第四晶體管的源極，并且所述第二負(fù)載組件為一第六晶體管，具有一柵極耦接至第三晶體管的源極。
所述第一、第二、第三、第四、第五及第六晶體管為NMOS晶體管。
本發(fā)明還公開一種差動放大器，適用于TMDS接收器，包括一差動放大級，具有一第一、第二輸入端分別用以耦接一第一、第二輸入信號，以及一第一、第二差動輸出端，用以輸出根據(jù)所述第一、第二輸入信號而產(chǎn)生的一第一、第二輸出信號，其中所述差動放大級具有一交流(AC)增益；一第一負(fù)載組件，以與所述差動放大級構(gòu)成一第一電流路徑；一第二負(fù)載組件，以與所述差動放大級構(gòu)成一第二電流路徑；以及一反饋裝置，耦接于所述差動放大級的第一、第二輸入端與第一、第二差動輸出端之間，用以在一直流(DC)狀態(tài)中，對所述差動放大級提供一負(fù)反饋，并且在一高頻范圍中，對所述差動放大級提供一正反饋，以增加所述差動放大級的交流增益。
本發(fā)明還公開一種電壓比較器，包括一差動放大器，包括一第一晶體管及一第一負(fù)載組件，以構(gòu)成一第一電流路徑；一第二晶體管及一第二負(fù)載組件，以構(gòu)成一第二電流路徑，其中所述第一、第二晶體管的柵極作為差動輸入端；以及一第三及第四晶體管分別交叉耦接于所述第一晶體管的源極與所述第一負(fù)載組件之間，以及所述第二晶體管的源極與所述第二負(fù)載組件之間，其中所述第三、第四晶體管的柵極分別連接到第四、第三晶體管的漏極，并且所述第三、第四晶體管的源極作為差動輸出端；一閂鎖電路，具有兩輸入端分別耦接至所述差動輸出端；以及一開關(guān)電路，耦接于所述鎖電路與所述差動輸出端之間。
所述的電壓比較器，還包括一電流源耦接于所述閂鎖電路與所述第一、第二負(fù)載的一第一節(jié)點(diǎn)。
所述第一負(fù)載組件為一第五晶體管，具有一柵極耦接至第四晶體管的源極，并且所述第二負(fù)載組件為一第六晶體管，具有一柵極耦接至第三晶體管的源極。
所述閂鎖電路包括一第七晶體管，具有一漏極及一柵極；一第八晶體管，具有一漏極耦接至所述第七晶體管的柵極以及一柵極耦接所述第七晶體管的漏極；一第九晶體管，并聯(lián)耦接所述第七晶體管，并具有一柵極經(jīng)由所述開關(guān)電路，耦接至第三晶體管的源極；一第十晶體管，并聯(lián)耦接所述第八晶體管，并具有一柵極經(jīng)由所述開關(guān)電路，耦接至第四晶體管的源極；一第十一晶體管，具有一漏極及一柵極；一第十二晶體管，具有一漏極耦接至所述第十一晶體管的柵極以及一柵極耦接所述第十一晶體管的漏極；一第十三晶體管，并聯(lián)耦接所述第十一晶體管；一第十四晶體管，并聯(lián)耦接所述第十二晶體管，其中第十三、第十四晶體管的漏極作為所述閂鎖電路的輸出端；一第十五晶體管，具有一漏極耦接所述第十一晶體管的漏極，以及一源極耦接所述第七晶體管的漏極；以及一第十六晶體管，具有一漏極耦接所述第十二晶體管的漏極，以及一源極耦接所述第八晶體管的漏極，其中所述第十三、第十四、第十五及第十六晶體管的柵極連接一控制端。
所述電流源耦接所述第五、第六、第七、第八、第九及第十晶體管的源極。
本發(fā)明還公開一種電壓比較器，包括一差動放大級，具有一第一、第二輸入端分別用以耦接一第一、第二輸入信號，以及一第一、第二差動輸出端，用以輸出根據(jù)所述第一、第二輸入信號而產(chǎn)生的一第一、第二輸出信號，其中所述差動放大級具有一交流(AC)增益；一反饋裝置，耦接于所述差動放大級的第一、第二輸入端與第一、第二差動輸出端之間，用以在一直流(DC)狀態(tài)中，對所述差動放大級提供一負(fù)反饋，并且在一高頻范圍中，對所述差動放大級提供一正反饋，以增加所述差動放大級的交流增益；一第一負(fù)載組件，耦接于所述第一差動輸出端與一第一電源端之間；以及一第二負(fù)載組件，耦接于所述第二差動輸出端與所述第一電源端之間。
一閂鎖電路，具有一第一、第二輸入端；一第一傳輸柵，耦接于所述差動放大級的第一差動輸出端及所述閂鎖電路的第一輸入端之間；一第二傳輸柵，耦接于所述差動放大級的第二差動輸出端及所述閂鎖電路的第二輸入端之間，其中當(dāng)所述第一、第二傳輸柵導(dǎo)通時，所述閂鎖電路接收來自所述差動放大級的第一、第二輸出信號，當(dāng)所述第一、第二傳輸柵截止時，所述閂鎖電路根據(jù)來自所述差動放大級的第一、第二輸出信號，輸出對應(yīng)的輸出信號。所述差動放大級包括一差分式連接的第一、第二晶體管，所述第一、第二晶體管的源極分別耦接至所述第一、第二差動輸出端。
所述反饋裝置包括交叉耦接的一第三晶體管及一第四晶體管，所述第三晶體管的柵極耦接所述第四晶體管的漏極，所述第三晶體管的漏極與源極分別耦接所述第一晶體管的源極與所述第一差動輸出端，所述第四晶體管的柵極耦接所述第三晶體管的漏極，所述第四晶體管的漏極與源極分別耦接所述第二晶體管的源極與所述第二差動輸出端。
所述第一負(fù)載組件包括一第五晶體管，具有一柵極耦接所述第二差動輸出端，以及一漏極與一源極分別耦接所述第一差動輸出端及所述第一電源端；所述第二負(fù)載組件包括一第六晶體管，具有一柵極耦接所述第一差動輸出端，以及一漏極與一源極分別耦接所述第二差動輸出端與所述第一電源端。
所述的電壓比較器，還包括一電流源耦接于所述第五、第六晶體管的源極與所述第一電源端之間。
所述第一、第二、第三、第四、第五、第六晶體管為NMOS晶體管。
所述閂鎖電路包括第七晶體管，具有一源極耦接所述第一電源端，以及一柵極；一第八晶體管，具有一源極耦接所述第一電源端，一柵極耦接所述第七晶體管的漏極，以及一漏極耦接所述第七晶體管的柵極；一第九晶體管，并聯(lián)耦接所述第七晶體管，并具有一柵極作為所述閂鎖電路的第一輸入端，經(jīng)由所述第一傳輸柵耦接至所述第一差動輸出端；一第十晶體管，并聯(lián)耦接所述第八晶體管，并具有一柵極作為所述閂鎖電路的第二輸入端，經(jīng)由所述第二傳輸柵耦接至所述第二差動輸出端；一第十一晶體管，具有一源極耦接一第二電源端；一第十二晶體管，具有一源極耦接所述第二電源端與所述第四節(jié)點(diǎn)，一漏極耦接所述第十一晶體管的柵極，以及一柵極耦接所述第十一晶體管的漏極；一第十三晶體管，并聯(lián)耦接所述第十一晶體管；一第十四晶體管，并聯(lián)耦接所述第十二晶體管，其中第十三、第十四晶體管的漏極作為所述閂鎖電路的輸出端；一第十五晶體管，具有一漏極耦接所述第十一晶體管的漏極，以及一源極耦接所述第七晶體管的漏極；以及一第十六晶體管，具有一漏極耦接所述第十二晶體管的漏極，以及一源極耦接所述第八晶體管的漏極，其中所述第十三、第十四、第十五及第十六晶體管的柵極連接一控制端。
所述第七、第八、第九、第十、第十五及第十六晶體管為NMOS晶體管，且所述第十一、第十二、第十三及第十四晶體管為PMOS晶體管。
為讓本發(fā)明的上述目的、特征及優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下。


圖1為一傳統(tǒng)放大器的電路圖；圖2為另一傳統(tǒng)放大器的電路圖；圖3為另一傳統(tǒng)放大器的電路圖；圖4為一傳統(tǒng)電壓比較器的電路圖；
圖5為另一傳統(tǒng)放大器的電路圖；圖6a為本發(fā)明的差動放大器的電路圖；圖6b為本發(fā)明的差動放大器的另一示意圖；圖6c為一MOS晶體管的小信號模型示意圖；圖7a表示于SS corner制造工藝下，本發(fā)明的差動放大器的頻率特性；圖7b表示于TT corner制造工藝下，本發(fā)明的差動放大器的頻率特性；圖7c表示于FF corner制造工藝下，本發(fā)明的差動放大器的頻率特性；圖8為本發(fā)明的另一差動放大器的電路圖；圖9為本發(fā)明的電壓比較器的電路圖；圖10a表示于SS corner制造工藝下，本發(fā)明的電壓比較器的輸出波形圖；圖10b表示于TT corner制造工藝下，本發(fā)明的電壓比較器的輸出波形圖；圖10c表示于FF corner制造工藝下，本發(fā)明的電壓比較器的輸出波形圖；圖11為本發(fā)明的另一電壓比較器的電路圖。
其中，附圖標(biāo)記說明如下N201--N235NMOS晶體管；P201--P217PMOS晶體管；N1--N16NMOS晶體管；P1--P4PMOS晶體管；Ibias偏壓電流；Vin、Vip差動輸入端；Von1、Vop1差動輸出端；fai、fai控制信號；111、112負(fù)載組件。
具體實(shí)施例方式
差動放大器具有一差分對(differential pair)，以及一反饋裝置，差分對由第一、第二晶體管所構(gòu)成，用以接收差動輸入信號，反饋裝置由第三、第四晶體管所構(gòu)成，其中第三晶體管的柵極耦接至第四晶體的源極，而第四晶體管的柵極耦接至第三晶體的源極。反饋裝置在差分模式下，向差分對提供正反饋，以提高差動放大器的交流振幅增益(AC amplitude gain)，并且在共模式(common-mode)下，使得第一、第二電流路徑上的漏極電流趨于一致。
圖6a為本發(fā)明的差動放大器10的電路示意圖。如圖6a中所示，晶體管N1、N3以及一負(fù)載組件111構(gòu)成一第一電流路徑CP1，而晶體管N2、N4以及一負(fù)載組件112構(gòu)成一第二電流路徑CP2，其中晶體管N1與N2的柵極作為差動輸入端Vin、Vip，用以接收來自一傳送器的差動輸入信號。晶體管N3的柵極耦接至晶體管N4的漏極，而晶體管N4的柵極耦接至晶體管N3的漏極，并且晶體管N3、N4的源極用以作為差動放大器的差動輸出端Vop1、Von1。于本實(shí)施例中，第一負(fù)載組件111為晶體管N5，具有一柵極耦接至晶體管N4的源極，且第二負(fù)載組件112為晶體管N6，具有一柵極耦接至晶體管N3的源極。
當(dāng)施加于晶體管N1的柵極上的輸入信號，大于晶體管N2的柵極上的輸入信號時，流經(jīng)晶體管N1的電流，會大于流經(jīng)晶體管N2的電流，并且輸出端Vop1上的電位會小于輸出端Von1上的電位。反過來說，當(dāng)施加于晶體管N1的柵極上的輸入信號，小于晶體管N2的柵極上的輸入信號時，流經(jīng)晶體管N1的電流，會小于流經(jīng)晶體管N2的電流，并且輸出端Vop1上的電位會大于輸出端Von1上的電位。
此外，晶體管N3、N4交叉耦接，即晶體管N3的柵極耦接至晶體管N4的漏極，而晶體管N4的柵極耦接晶體管N3的漏極。交叉耦接的晶體管N3、N4，用以于一共模方式(Vcom mode即DC mode)下，向晶體管N1、N2所構(gòu)成的差分對提供負(fù)反饋(negative feedback)，于是晶體管N1、N2的漏極電流可以趨于一致。通過此反饋裝置，差分信號中的共模電位(Vcom level)會低于一既定范圍，以便兼容于后級的電路。
如圖6b中所示，當(dāng)流經(jīng)負(fù)載組件112的電流增加時，位于輸出端Von1上的電位也會增加。然而，此時于晶體管N4的柵極與源極之間的電壓差會減少，所以流經(jīng)晶體管N4的電流會減少，使得流經(jīng)負(fù)載組件112的電流隨之減少，故輸出端Von1上的電位會減少。因此，在直流操作下，交叉耦接的晶體管N3、N4會向晶體管N1、N2所構(gòu)成的差分對，提供一負(fù)反饋。
圖6c表示一MOS晶體管的小信號模型。當(dāng)MOS晶體管操作于一特定頻率(高頻)范圍時，電容Cgs可視為短路，即MOS晶體管的柵極與源極會耦接在一起。有鑒于此，在一高頻下，晶體管N4的柵極與輸出端Von1會視為短路，并且晶體管N3的柵極與輸出端Vop1會視為短路。在本實(shí)施例中，當(dāng)輸出端Von1上的電壓增加，且流經(jīng)負(fù)載112的電流增加時，因?yàn)榫w管N4的柵極與源極視為短路，故節(jié)點(diǎn)2的電位會增加。隨著節(jié)點(diǎn)2的電位增加，因?yàn)榫w管N3的柵極與源極視為短路，故于輸出端Vop1上的電位也會增加。在同樣情況下，因?yàn)榫w管N3的源極與柵極視為短路，故輸出端Von1上的電位也會再增加。因此，交叉耦接的晶體管N3、N4在一高頻下，例如在交流狀態(tài)時，可提供一正反饋至由晶體管N1、N2所構(gòu)成的差分對。另外交叉耦接的晶體管N5、N6也提供較大的正反饋到輸出。
交叉耦接的晶體管N3、N4作為晶體管N1、N2所構(gòu)成的差分對的反饋裝置。由于晶體管N3和N4、N5和N6所提供的正反饋，因此差動放大器10的增益會有一定的交流增益，故即使輸入電壓的電壓差變得小于100mV，仍可以得到一個夠大的輸出電壓。再者，由于晶體管N1--N6由輸入端往輸出端完全對稱地排列，可以消除傳統(tǒng)電路中偏移電壓(offset voltage)的問題。由于電源干擾會等量地施加在兩輸入電壓中，而互相地抵消，因此，本發(fā)明的差動放大器將不會因?yàn)殡娫锤蓴_而產(chǎn)生誤工作。
圖7a--圖7c表示分別于SS corner制造工藝、TT corner制造工藝及FFcorner制造工藝下，本發(fā)明的差動放大器的頻率特性，其中電流源的偏壓電流為250微安(μA)且輸入信號的振幅為1.0V。再者，在TT corner制造工藝下，PMOS、NMOS晶體管為典型具有一般速度的MOS晶體管。在SS corner制造工藝下，PMOS、NMOS晶體管為較一般MOS晶體管速度慢的慢速M(fèi)OS晶體管，而在FF corner制造工藝下，PMOS、NMOS晶體管為較一般MOS晶體管速度快的快速M(fèi)OS晶體管。
如圖7a中所示，差動放大器10操作于120℃、0.9倍Vdd，并使用SScorner制造工藝下的慢速NMOS晶體管所構(gòu)成。曲線A1表示輸入信號頻率與差動放大器10的交流放大倍數(shù)之間的關(guān)系。如圖7a中所示，當(dāng)輸入信號的頻率為850MHz時，差動放大器10的交流振幅(AC amplitude)大約為1.4V，即使輸入信號的頻率增加到1GHz時，差動放大器10的交流振幅仍然超過1V。
同樣地，如圖7b中所示，差動放大器10操作于25℃、Vdd，并使用TTcorner制造工藝下的典型NMOS晶體管所構(gòu)成。曲線A2表示輸入信號頻率與差動放大器10的交流放大倍數(shù)之間的關(guān)系。如圖7b中所示，當(dāng)輸入信號的頻率為850MHz時，差動放大器10的交流振幅(AC amplitude)大約為1.25V，即使輸入信號的頻率增加到1GHz時，差動放大器10的交流振幅仍然超過1.3V。
再者，如圖7c中所示，差動放大器10操作于0℃、1.1倍Vdd，并使用FF corner制造工藝下的快速NMOS晶體管所構(gòu)成。曲線A3表示輸入信號頻率與差動放大器10的交流放大倍數(shù)之間的關(guān)系。如圖7c中所示，當(dāng)輸入信號的頻率為850MHz時，差動放大器10的交流振幅(AC amplitude)大約為1.05V，即使輸入信號的頻率增加到1GHz時，差動放大器10的交流振幅仍然超過1.1V。此外，曲線Ps1、Ps2及Ps3表示分別于SS corner制造工藝、TT corner制造工藝及FF corner制造工藝下，本發(fā)明的差動放大器10頻率與相位邊限之間的關(guān)系。一般來說，當(dāng)放大器電路的相位邊限小于145°時，放大器電路都可以正常地工作。如圖7a至圖7c中所示，本發(fā)明的差動放大器，即使頻率增加到3.2GHz，相位邊限會仍然小于130°。因此，本發(fā)明的差動放大器可以在SS corner制造工藝、TT corner制造工藝及FF corner制造工藝下正常地操作。
如圖8中所示，本發(fā)明的差動放大器10還包括一電流源，連接于第一電流路徑CP1與第二電流路徑CP2的第一端com1，用以設(shè)定流經(jīng)于電流路徑CP1、CP2的最大電流量，以減少差動放大器10的電源消耗。舉例來說，電流源可以耦接于晶體管N1、N2的漏極，或是晶體管N5、N6的源極。于本實(shí)例中，由晶體管N15、N16所構(gòu)成的電流源連接于晶體管N5、N6的源極，并且由一偏壓電流Ibias所驅(qū)動。
以圖6a為例，如果輸入信號中的共模電位(Vcom level)非常接近Vdd，電流源最好連接在晶體管N5、N6的源極，使得差動放大器10能夠正常工作。如果輸入信號中的共模電位(Vcom level)并不會接近Vdd，電流源則可連接在晶體管N1、N2的漏極。
圖9顯示本發(fā)明中適用于TMDS接收器的比較器200。比較器200的差動放大器10，具有兩輸入端Vin、Vip，用以接收TMDS差動輸入信號，以及兩輸出端Von、Vop，用以輸出差動輸出信號。開關(guān)電路20耦接于晶體管N3、N4的源極，閂鎖電路具有兩輸入端，經(jīng)由開關(guān)電路20耦接至晶體管N3、N4的源極。也就是說，閂鎖電路通過開關(guān)電路20耦接至差動放大器10的差動輸出端，用以接收差動輸出信號。開關(guān)電路20由晶體管N13、N14所構(gòu)成，晶體管N13、N14的第一端分別耦接至差動輸出端Von1、Vop1之一端，且晶體管N13、N14的柵極連接至一控制信號fai。閂鎖電路30由晶體管N7--N12、P1-P4所構(gòu)成，用以鎖住并放大經(jīng)由開關(guān)電路20，差動輸出端Von1、Vop1上的差動輸出信號，然后根據(jù)控制信號fai及fai產(chǎn)生輸出信號。
當(dāng)施加于晶體管N1的柵極上的輸入信號，大于晶體管N2的柵極上的輸入信號時，流經(jīng)晶體管N1的電流，會大于流經(jīng)晶體管N2的電流，并且輸出端Vop1上的電位會小于輸出端Von1上的電位。反過來說，當(dāng)施加于晶體管N1的柵極上的輸入信號，小于晶體管N2的柵極上的輸入信號時，流經(jīng)晶體管N1的電流，會小于流經(jīng)晶體管N2的電流，并且輸出端Vop1上的電位會大于輸出端Von1上的電位。
晶體管N9的柵極為作為致能閂鎖電路30的兩輸入端中之一端，而差動放大器10的輸出端Vop1通過晶體管N13的導(dǎo)電路徑，耦接至晶體管N9的柵極。晶體管N10的柵極為作為致能閂鎖電路30的兩輸入端中的另一端，而差動放大器10的輸出端Von1通過晶體管N14的導(dǎo)電路徑，耦接至晶體管N10的柵極。
控制信號fai連接到晶體管N11、N12、P3及P4的柵極，而控制信號fai連接到晶體管N13、N14的柵極，其中控制信號fai與fai為反相信號。當(dāng)控制信號fai為low，且控制信號fai為high時，晶體管P3、P4、N13、N14會導(dǎo)通，而晶體管N11、N12會截止。此時電源Vdd會施加到閂鎖電路30的輸出端Von、Vop。反過來說，當(dāng)控制信號fai為high，且控制信號fai為low時，晶體管P3、P4、N13、N14會截止，而晶體管N11、N12會導(dǎo)通。晶體管N11會導(dǎo)通節(jié)點(diǎn)3與輸出端Von，而晶體管N12會導(dǎo)通節(jié)點(diǎn)4與輸出端Vop。
以下用以說明閂鎖電路30的工作。首先，晶體管N9、N10的柵極會被施加輸入信號，其中二輸入信號具有高于晶體管N9、N10的臨界電壓且互相間有小幅差值的電位。因此晶體管N9、N10會導(dǎo)通，節(jié)點(diǎn)3與節(jié)點(diǎn)4會位于low。此外，在此周期中，控制信號fai為低(low)，而控制信號fai為高(high)。因此，晶體管N11、N12會截止，而晶體管P3、P4會導(dǎo)通，故輸出端Von、Vop上的電位會等于電源Vdd。
于下一周期時，控制信號fai為高(high)，而控制信號fai為低(low)，晶體管N11、N12會導(dǎo)通，而晶體管P3、P4會截止。于是一電流會經(jīng)由晶體管N11、N12，流入由晶體管N7、N8所構(gòu)成的第一觸發(fā)器。于本實(shí)施例中，若晶體管N9柵極上輸入信號的電位，高于晶體管N10柵極上輸入信號的電位，流經(jīng)晶體管N9的電流會比晶體管N10來得大。除非節(jié)點(diǎn)3、節(jié)點(diǎn)4上的電位高于晶體管N7、N8的臨界電壓，否則不會有電流流入晶體管N7、N8。于晶體管N11、N12剛開始導(dǎo)通時，節(jié)點(diǎn)3與節(jié)點(diǎn)4會被同樣地充電。然而，由于節(jié)點(diǎn)3經(jīng)由晶體管N9放電的量，會比節(jié)點(diǎn)4經(jīng)由晶體管N10來得大，因此，節(jié)點(diǎn)4上的電位會先超過晶體管N7的臨界電壓。于是晶體管N7會導(dǎo)通，開始釋放節(jié)點(diǎn)3上的電荷，所以節(jié)點(diǎn)3上的電位不會再上升，故相較于晶體管N12，晶體管N11會流經(jīng)較大的電流。于是，輸出端Von上的電位會變得低于輸出端Vop上的電位，故由晶體管P1、P2所構(gòu)成的第二觸發(fā)器會工作，輸出端Von上的電位會快速地下降。所以，晶體管N9、N10將根據(jù)其柵極上的輸入信號，扮演決定節(jié)點(diǎn)3與節(jié)點(diǎn)4的電位的數(shù)據(jù)裝置，并且輸出端Von、Vop上的輸出電位，亦根據(jù)晶體管N9、N10柵極上的輸入信號所決定。
為了恢復(fù)閂鎖電路30的初始狀態(tài)，控制信號fai會變回low，而控制信號fai會變回high。于是晶體管N11、N12會截止，而晶體管P3、P4、P13、P14會導(dǎo)通，節(jié)點(diǎn)3與節(jié)點(diǎn)4上的電荷會經(jīng)由晶體管N9、N10快速地釋放到地去，同時輸出端Von、Vop會經(jīng)由晶體管P3、P4快速地充電至電源電壓Vdd。
圖10a至圖10c，表示分別于SS corner制造工藝、TT corner制造工藝及FF corner制造工藝下，圖9中本發(fā)明的電壓比較器200的輸出波形，其中輸入信號的頻率為850MHz，且電流源的偏壓電流為250微安(μA)。
以圖10a為例，于儲存模式(store mode)中，控制信號fai會由low變high，使得晶體管N11、N12導(dǎo)通，而晶體管P3、P4、N13及N14截止。于是，差動放大器10于控制信號fai開始變high的邊緣產(chǎn)生的差動輸出信號Vonls與Vopls，會被閂鎖電路30閂鎖住并放大，然后在閂鎖電路30的輸出端Von、Vop輸出Vons、Vops信號。
再者，于清除模式(clear mode)中，控制信號fai會由high變low，使得而晶體管P3、P4導(dǎo)通。于是，差動輸出端Von1與Vop1上的差動輸出信號Von1s與Vop1s會被閂鎖電路30調(diào)整成相同電位。此外，差動輸出端Von1與Vop1上的差動輸出信號Von1s、Vop1s會比差動輸入端Vin、Vip的輸入信號Vins、Vips下降約2V。以圖10b與圖10c中的情況，以此類推，在此不加累述。
如圖11中所示，本發(fā)明的電壓比較器200還包括一電流源，由晶體管N15、N16所構(gòu)成，用以使得經(jīng)過電流路徑CP1、CP2與閂鎖電路30的總電流能固定，藉以減少電壓比較器200的電源消耗。
因此，本發(fā)明的差動放大器及電壓比較器，具有交流放大倍率，用以解譯(decode)及恢復(fù)(recover)高速傳輸?shù)男盘?。本發(fā)明的差動放大器10與電壓比較器200適用于TMDS傳輸器，但非用以限定本發(fā)明。
雖然本發(fā)明已以較佳實(shí)施例公開如上，然其并非用以限制本發(fā)明，本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做變化與修改，因此本發(fā)明的保護(hù)范圍以權(quán)利要求書為準(zhǔn)。
權(quán)利要求
1.一種差動放大器，適用于TMDS接收器，其特征在于，包括一差動放大級，具有一第一、第二輸入端分別用以耦接一第一、第二輸入信號，以及一第一、第二差動輸出端，用以輸出根據(jù)所述第一、第二輸入信號而產(chǎn)生的一第一、第二輸出信號，其中所述差動放大級具有一交流(AC)增益；一第一負(fù)載組件，以與所述差動放大級構(gòu)成一第一電流路徑；一第二負(fù)載組件，以與所述差動放大級構(gòu)成一第二電流路徑；以及一反饋裝置，耦接于所述差動放大級的第一、第二輸入端與第一、第二差動輸出端之間，用以在一直流(DC)狀態(tài)中，對所述差動放大級提供一負(fù)反饋，并且在一高頻范圍中，對所述差動放大級提供一正反饋，以增加所述差動放大級的交流增益。
2.如權(quán)利要求1所述的電壓比較器，其特征在于，所述差動放大級包括一差分式連接的第一、第二晶體管，所述第一、第二晶體管的源極分別耦接至所述第一、第二差動輸出端。
3.如權(quán)利要求1或2所述的電壓比較器，其特征在于，所述反饋裝置包括交叉耦接的一第三晶體管及一第四晶體管，所述第三晶體管的柵極耦接所述第四晶體管的漏極，所述第三晶體管的漏極與源極分別耦接所述第一晶體管的源極與所述第一差動輸出端，所述第四晶體管的柵極耦接所述第三晶體管的漏極，所述第四晶體管的漏極與源極分別耦接所述第二晶體管的源極與所述第二差動輸出端。
4.如權(quán)利要求1或2所述的差動放大器，其特征在于，還包括一電流源耦接于所述第一、第二負(fù)載的一公共端。
5.如權(quán)利要求1或2所述的差動放大器，其特征在于，所述第一負(fù)載組件為一第五晶體管，具有一柵極耦接至第四晶體管的源極，并且所述第二負(fù)載組件為一第六晶體管，具有一柵極耦接至第三晶體管的源極。
6.如權(quán)利要求5所述的差動放大器，其特征在于，所述第一、第二、第三、第四、第五及第六晶體管為NMOS晶體管。
7.一種電壓比較器，其特征在于，包括一差動放大級，具有一第一、第二輸入端分別用以耦接一第一、第二輸入信號，以及一第一、第二差動輸出端，用以輸出根據(jù)所述第一、第二輸入信號而產(chǎn)生的一第一、第二輸出信號，其中所述差動放大級具有一交流(AC)增益；一反饋裝置，耦接于所述差動放大級的第一、第二輸入端與第一、第二差動輸出端之間，用以在一直流(DC)狀態(tài)中，對所述差動放大級提供一負(fù)反饋，并且在一高頻范圍中，對所述差動放大級提供一正反饋，以增加所述差動放大級的交流增益；一第一負(fù)載組件，耦接于所述第一差動輸出端與一第一電源端之間；一第二負(fù)載組件，耦接于所述第二差動輸出端與所述第一電源端之間；一閂鎖電路，具有兩輸入端分別耦接至所述差動輸出端；以及一開關(guān)電路，耦接于所述鎖電路與所述差動輸出端之間。
8.如權(quán)利要求7所述的電壓比較器，其特征在于，所述差動放大級包括一差分式連接的第一、第二晶體管，所述第一、第二晶體管的源極分別耦接至所述第一、第二差動輸出端。
9.如權(quán)利要求8所述的電壓比較器，其特征在于，所述反饋裝置包括交叉耦接的一第三晶體管及一第四晶體管，所述第三晶體管的柵極耦接所述第四晶體管的漏極，所述第三晶體管的漏極與源極分別耦接所述第一晶體管的源極與所述第一差動輸出端，所述第四晶體管的柵極耦接所述第三晶體管的漏極，所述第四晶體管的漏極與源極分別耦接所述第二晶體管的源極與所述第二差動輸出端。
10.如權(quán)利要求7、8或9所述的電壓比較器，其特征在于，還包括一電流源耦接于所述閂鎖電路與所述第一、第二負(fù)載的一第一節(jié)點(diǎn)。
11.如權(quán)利要求7、8或9所述的電壓比較器，其特征在于，所述開關(guān)電路包括一第一傳輸柵，耦接于所述差動放大級的第一差動輸出端及所述閂鎖電路的第一輸入端之間；一第二傳輸柵，耦接于所述差動放大級的第二差動輸出端及所述閂鎖電路的第二輸入端之間，其中當(dāng)所述第一、第二傳輸柵導(dǎo)通時，所述閂鎖電路接收來自所述差動放大級的第一、第二輸出信號，當(dāng)所述第一、第二傳輸柵截止時，所述閂鎖電路根據(jù)來自所述差動放大級的第一、第二輸出信號，輸出對應(yīng)的輸出信號。
12.如權(quán)利要求7、8或9所述的電壓比較器，其特征在于，所述閂鎖電路包括一第七晶體管，具有一漏極及一柵極；一第八晶體管，具有一漏極耦接至所述第七晶體管的柵極以及一柵極耦接所述第七晶體管的漏極；一第九晶體管，并聯(lián)耦接所述第七晶體管，并具有一柵極經(jīng)由所述開關(guān)電路，耦接至第三晶體管的源極；一第十晶體管，并聯(lián)耦接所述第八晶體管，并具有一柵極經(jīng)由所述開關(guān)電路，耦接至第四晶體管的源極；一第十一晶體管，具有一漏極及一柵極；一第十二晶體管，具有一漏極耦接至所述第十一晶體管的柵極以及一柵極耦接所述第十一晶體管的漏極；一第十三晶體管，并聯(lián)耦接所述第十一晶體管；一第十四晶體管，并聯(lián)耦接所述第十二晶體管，其中第十三、第十四晶體管的漏極作為所述閂鎖電路的輸出端；一第十五晶體管，具有一漏極耦接所述第十一晶體管的漏極，以及一源極耦接所述第七晶體管的漏極；以及一第十六晶體管，具有一漏極耦接所述第十二晶體管的漏極，以及一源極耦接所述第八晶體管的漏極，其中所述第十三、第十四、第十五及第十六晶體管的柵極連接一控制端。
13.如權(quán)利要求11所述的電壓比較器，其特征在于，所述第七、第八、第九、第十、第十五及第十六晶體管為NMOS晶體管，且所述第十一、第十二、第十三及第十四晶體管為PMOS晶體管。
14.一種差動放大器，適用于TMDS接收器，其特征在于，包括一第一晶體管及一第一負(fù)載組件，以構(gòu)成一第一電流路徑；一第二晶體管及一第二負(fù)載組件，以構(gòu)成一第二電流路徑，其中所述第一及第二晶體管的柵極作為差動輸入端；以及一第三、第四晶體管分別交叉耦接于所述第一晶體管的源極與所述第一負(fù)載組件之間，以及所述第二晶體管的源極與所述第二負(fù)載組件之間，其中所述第三、第四晶體管的柵極分別連接到第四、第三晶體管的漏極，并且所述第三、第四晶體管的源極作為差動輸出端。
全文摘要
本發(fā)明涉及一種差動放大器及電壓比較器，適用于TMDS接收器，其中差動放大器，包括差動放大級，具有第一、第二輸入端分別用以耦接第一、第二輸入信號，以及第一、第二差動輸出端，用以輸出根據(jù)所述第一、第二輸入信號而產(chǎn)生的第一、第二輸出信號，其中所述差動放大級具有一交流(AC)增益；第一負(fù)載組件，以與所述差動放大級構(gòu)成第一電流路徑；第二負(fù)載組件，以與所述差動放大級構(gòu)成第二電流路徑；以及反饋裝置，耦接于所述差動放大級的第一、第二輸入端與第一、第二差動輸出端之間，用以在一直流(DC)狀態(tài)中，對所述差動放大級提供一負(fù)反饋，并且在一高頻范圍中，對所述差動放大級提供一正反饋，以增加所述差動放大級的交流增益。
文檔編號H03F3/45GK1536759SQ20041003072
公開日2004年10月13日 申請日期2004年4月1日 優(yōu)先權(quán)日2003年4月8日
發(fā)明者劉中鼎 申請人:威盛電子股份有限公司