專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有輸出緩沖電路或輸入輸出緩沖電路的半導(dǎo)體裝置，特別涉及輸出端子或輸入輸出端子被施加比自身的電源電壓高的電壓的信號的半導(dǎo)體裝置。
背景技術(shù)：
近年來，以CMOS結(jié)構(gòu)的半導(dǎo)體集成電路(以下稱為LSI)為中心，伴隨微細化等的發(fā)展，LSI的驅(qū)動電源電壓正在向低壓化發(fā)展。但是，向低壓化發(fā)展的狀況因LSI的產(chǎn)品領(lǐng)域而不同，所以在構(gòu)成系統(tǒng)時，產(chǎn)生必須組合構(gòu)成電源電壓不同的多個LSI的情況。因此，如果能夠直接連接以相互不同的電源電壓動作的LSI的各個端子將非常理想。在該情況下，也必須考慮端子被施加電壓振幅與輸出信號的電壓振幅不同的信號。因此，以往提出的電路方式，即使從外部施加電壓振幅大于等于電源電壓的信號，也必須在與電源電壓之間不會流過不必要的泄漏電流。
作為現(xiàn)有技術(shù)，在專利文獻1公開的驅(qū)動電路中提出下述電路示例，在從外部施加高于電源電壓VDD的電壓時，也不會流過泄漏電流。
如圖11所示，在驅(qū)動電路100中，向“與非”門11和“或非”門12輸入輸出數(shù)據(jù)信號DOUT，并且向“與非”門11直接輸入輸出使能信號EN，而通過倒相門160進行取反然后向“或非”門12輸入輸出使能信號EN。各個輸出端子連接電源電壓VDD側(cè)的PMOS晶體管P1的柵極端子G1、以及源極端子連接接地電壓的NMOS晶體管N1的柵極端子。
PMOS晶體管P1的柵極端子，通過PMOS晶體管P2被輸入電源電壓VDD，NMOS晶體管N1的漏極端子通過柵極端子連接電源電壓VDD的NMOS晶體管N2來連接PMOS晶體管P1的漏極端子。該連接點是端子BUS。
并且，PMOS晶體管P2的柵極端子G2通過NMOS晶體管N4連接NMOS晶體管N6。NMOS晶體管N6的源極端子連接接地電壓，其柵極端子被輸入輸出使能信號EN。NMOS晶體管N4的柵極端子被輸入電源電壓VDD。
另外，在PMOS晶體管P2的柵極端子G2和漏極端子之間，連接著柵極端子被輸入輸出使能信號EN的PMOS晶體管P100。并且，雖然未圖示，有時也可以采用使PMOS晶體管P100的柵極端子連接電源電壓VDD的結(jié)構(gòu)。PMOS晶體管P1、P2、P100的N阱NW連接由PMOS晶體管構(gòu)成的N阱電壓控制電路130。
在驅(qū)動電路100中，即使在從電源電壓VDD向端子BUS施加大于等于PMOS晶體管的閾值電壓的電壓時，PMOS晶體管P2也保持截止?fàn)顟B(tài)，不會從端子BUS通過PMOS晶體管P1、P2流過在電源電壓VDD泄漏的泄漏電流。
另外，在上述說明中參照的現(xiàn)有技術(shù)文獻如下。
專利文獻1 特開昭64-72618號公報圖12表示第1課題。在構(gòu)成向上述的驅(qū)動電路100追加輸入緩沖電路400，并通過端子BUS輸入比自身的電源電壓VDD高的電壓的輸入信號的某輸入輸出緩沖電路110的情況下，在動作模式從輸出緩沖模式切換為輸入緩沖模式、被輸入電壓高于電源電壓VDD的輸入信號時，有可能產(chǎn)生問題。
在輸出緩沖模式下，通過作為高電平的輸出使能信號EN切換為低電平，開始輸入緩沖模式。輸出使能信號EN切換為低電平時，NMOS晶體管N6截止。結(jié)果，對PMOS晶體管P2的柵極端子G2進行驅(qū)動的晶體管消失，端子G2成為懸置狀態(tài)。在該情況下，由于前面的柵極端子電壓VG2是低電平，所以在切換為輸入緩沖模式后，端子G2也保持低電壓電平。并且，PMOS晶體管P100的柵極端子電壓成為接地電壓，PMOS晶體管P1的柵極端子電壓VG1成為電源電壓VDD。另外，也有PMOS晶體管P100的柵極端子連接電源電壓VDD的情況。
在該狀態(tài)下，當(dāng)經(jīng)由端子BUS從電源電壓VDD輸入大于等于PMOS晶體管的閾值電壓的高電壓信號VDDex時，PMOS晶體管P1導(dǎo)通。此處，PMOS晶體管P100的柵極端子為接地電壓時，PMOS晶體管P100保持導(dǎo)通狀態(tài)，另外，PMOS晶體管P100的柵極端子連接電源電壓VDD時，PMOS晶體管P100也導(dǎo)通，所以端子G2的電壓電平VG2被充電直至與從外部輸入的電壓電平相同，但由于晶體管和布線的寄生電阻或寄生電容造成的時間常數(shù)，不能進行快速充電。
因此，在端子G2的電壓電平VG2的充電過渡期間(T)，有時PMOS晶體管P2被保持為導(dǎo)通狀態(tài)。在該情況下，產(chǎn)生從端子BUS流向電源電壓VDD的泄漏電流IIN。由于該泄漏電流IIN從連接與端子BUS相連接的接口電路IF的高電壓電平VDDex流入，所以使用接口電路IF的輸出電阻和PMOS晶體管P1、P2的導(dǎo)通電阻對其進行分壓，總線線路BUS的電壓電平VBUS下降。如果下降電壓低于緩沖電路Buf的輸入閾值電壓，有時會產(chǎn)生輸出電壓VX不能被輸出的問題。
圖13表示第2課題。由于產(chǎn)生高于電源電壓VDD的電壓VDDex作為輸出信號，所以當(dāng)把驅(qū)動電路100的輸出結(jié)構(gòu)虛擬用作NMOS晶體管的漏極開路結(jié)構(gòu)時，有可能產(chǎn)生問題。
在驅(qū)動電路100中，向應(yīng)該輸入輸出數(shù)據(jù)信號DOUT的端子提供接地電壓，并且向應(yīng)該輸入輸出使能信號EN的端子輸入輸出數(shù)據(jù)信號DOUT。
針對高電平的輸出數(shù)據(jù)信號DOUT，驅(qū)動電路100成為可輸出狀態(tài)，輸出被固定為接地電壓的低電平信號。此時，由于PMOS晶體管P1保持導(dǎo)通狀態(tài)，所以柵極端子G2的電壓電平VG2是接地電壓。
在輸出數(shù)據(jù)信號DOUT變?yōu)榈碗娖綍r，驅(qū)動電路100成為不可輸出狀態(tài)，PMOS晶體管P1、NMOS晶體管N1均截止。同時，NMOS晶體管N6也成為截止?fàn)顟B(tài)，端子G2成為保持低電壓電平狀態(tài)的懸置狀態(tài)。
不進行來自驅(qū)動電路100的驅(qū)動的總線線路BUS借助外部上拉電阻Rup被充電為外部電壓VDDex，但由于寄生電阻和寄生電容的原因，不能進行快速充電。
當(dāng)施加給端子BUS的電壓VBUS從電源電壓VDD變?yōu)榇笥诘扔赑MOS晶體管的閾值電壓的高電壓時，PMOS晶體管P1導(dǎo)通，對端子G2充電，但由于該充電也不能快速進行，所以在電壓電平VG2的充電過渡期間(T)，存在PMOS晶體管P2被保持為導(dǎo)通狀態(tài)的情況。在該情況下，產(chǎn)生從端子BUS流向電源電壓VDD的泄漏電流IIN。如果該泄漏電流IIN造成的總線線路BUS的電壓降低于緩沖電路Buf的輸入閾值電壓，則存在輸出電壓VX不能被輸出的問題。

發(fā)明內(nèi)容
本發(fā)明就是為了解決上述現(xiàn)有技術(shù)課題的至少一個而提出的，其目的在于，提供一種具有輸出緩沖電路或輸入輸出緩沖電路的半導(dǎo)體裝置，即使在輸出端子或輸入輸出端子被施加高于自身的電源電壓的電壓信號時，也不會通過端子流過不必要的泄漏電流，能夠正確保持端子電壓。
為了達到上述目的，本發(fā)明之一的半導(dǎo)體裝置，在輸出端子或輸入輸出端子被施加高于自身的電源電壓的電壓信號時，具有串聯(lián)連接在電源電壓源與所述輸出端子或所述輸入輸出端子之間的第1PMOS晶體管和第2PMOS晶體管，第1PMOS晶體管的柵極端子在非輸出狀態(tài)下被保持為電源電壓，并且在輸出狀態(tài)下根據(jù)輸出信號被驅(qū)動。并且，第2PMOS晶體管的柵極端子，在非輸出狀態(tài)下施加給輸出端子或輸入輸出端子的施加電壓大于等于向電源電壓加上規(guī)定電壓后的電壓的電壓即處于第1區(qū)域時被設(shè)定成施加電壓，在該施加電壓小于向電源電壓加上規(guī)定電壓后的電壓的電壓即處于第2區(qū)域被設(shè)定成電源電壓。
在本發(fā)明之一的半導(dǎo)體裝置中，在輸出狀態(tài)下，第1PMOS晶體管被驅(qū)動控制，向輸出端子或輸入輸出端子輸出輸出信號。在非輸出狀態(tài)下，當(dāng)施加電壓在第2區(qū)域上時，向第1和第2PMOS晶體管的柵極端子供給電源電壓，并保持截止?fàn)顟B(tài)，當(dāng)施加電壓在第1區(qū)域上時，向第2PMOS晶體管的柵極端子供給施加電壓，并保持截止?fàn)顟B(tài)。
此處，所謂向電源電壓加上規(guī)定電壓后的電壓，在柵極端子被設(shè)定成電源電壓的情況下，是指第2PMOS晶體管從輸出端子或輸入輸出端子朝向電源電壓源開始導(dǎo)通時的施加電壓。
并且，規(guī)定電壓在柵極端子被設(shè)定成電源電壓的情況下，是與第2PMOS晶體管從輸出端子或輸入輸出端子向電源電壓源開始導(dǎo)通時的第2PMOS晶體管的閾值電壓對應(yīng)的電壓。
由此，在非輸出狀態(tài)下，第2PMOS晶體管的柵極端子不會成為懸置狀態(tài)，至少被設(shè)定成電源電壓。在從輸出狀態(tài)轉(zhuǎn)變?yōu)榉禽敵鰻顟B(tài)時，在施加給輸出端子或輸入輸出端子的施加電壓大于等于向電源電壓加上規(guī)定電壓后的電壓的情況下，第2PMOS晶體管的柵極端子被從電源電壓設(shè)定成施加電壓，但該時間比較短，不會因第2PMOS晶體管的導(dǎo)通而從輸出端子或輸入輸出端子向電源電壓源流過不必要的泄漏電流?？梢苑乐沽飨蚨俗拥牟槐匾男孤╇娏鳌２⑶?，由于沒有不必要的泄漏電流，所以能夠把輸出端子或輸入輸出端子設(shè)定成規(guī)定的電壓電平。
并且，本發(fā)明之四的半導(dǎo)體裝置的特征在于，在本發(fā)明之一的半導(dǎo)體裝置中，具有柵極驅(qū)動部，在非輸出狀態(tài)下提供電源電壓，在輸出狀態(tài)下供給接地電壓；第1柵極電壓控制部，設(shè)置在柵極驅(qū)動部和第2PMOS晶體管的柵極端子之間，在第1區(qū)域阻止從第2PMOS晶體管的柵極端子向柵極驅(qū)動部供給施加電壓，在第2區(qū)域和輸出狀態(tài)下，向第2PMOS晶體管的柵極端子供給來自柵極驅(qū)動部的供給電壓。
在本發(fā)明之四的半導(dǎo)體裝置中，利用柵極驅(qū)動部通過第1柵極電壓控制部向第2PMOS晶體管的柵極端子供給電壓。在輸出狀態(tài)下供給接地電壓，在非輸出狀態(tài)下的第2區(qū)域供給電源電壓。并且，在非輸出狀態(tài)中的第1區(qū)域，通過第1柵極電壓控制部，阻止向柵極驅(qū)動部施加被施加給第2PMOS晶體管的柵極端子的施加電壓。
由此，在非輸出狀態(tài)下，第2PMOS晶體管通過柵極驅(qū)動部將柵極端子設(shè)定成電源電壓，在第2區(qū)域保持截止?fàn)顟B(tài)，并且，在第1區(qū)域，柵極端子也被設(shè)定成施加電壓，并保持截止?fàn)顟B(tài)。該情況下，施加電壓不會作為過電壓被施加給柵極驅(qū)動部。并且，不會流過從柵極端子通過柵極驅(qū)動部到達電源電壓的不必要的電流，可以防止來自柵極端子的不必要的電流的流入。
另外，由于不會流過不必要的電流，所以能夠把輸出端子或輸入輸出端子設(shè)定成規(guī)定的電壓電平。
并且，本發(fā)明之五的半導(dǎo)體裝置的特征在于，在本發(fā)明之四的半導(dǎo)體裝置中，第1柵極電壓控制部具有連接?xùn)艠O驅(qū)動部和第2PMOS晶體管的柵極端子的第3PMOS晶體管，第3PMOS晶體管在第2區(qū)域?qū)ā?br> 在本發(fā)明之五的半導(dǎo)體裝置中，利用第1柵極電壓控制部所具有的第3PMOS晶體管，控制柵極驅(qū)動部和第2PMOS晶體管的柵極端子的連接。在第2區(qū)域中被導(dǎo)通，向第2PMOS晶體管的柵極端子供給電源電壓。
此處，優(yōu)選第1柵極電壓控制部具有包括第3PMOS晶體管的第1傳輸門。
并且，本發(fā)明之七的半導(dǎo)體裝置的特征在于，在本發(fā)明之五的半導(dǎo)體裝置中，具有第2柵極電壓控制部，在第1區(qū)域把第3PMOS晶體管的柵極端子設(shè)定成施加電壓，在第2區(qū)域把第3PMOS晶體管的柵極端子從電源電壓設(shè)定成小于等于第3PMOS晶體管開始導(dǎo)通的電壓的電壓。
在本發(fā)明之七的半導(dǎo)體裝置中，利用第2柵極電壓控制部進行第3PMOS晶體管的導(dǎo)通控制。在第1區(qū)域設(shè)定成施加電壓并使其截止，在第2區(qū)域從電源電壓設(shè)定成小于等于第3PMOS晶體管開始導(dǎo)通的電壓的電壓，并使其導(dǎo)通。
此處，所謂開始導(dǎo)通的電壓是相當(dāng)于第3PMOS晶體管的閾值電壓的電壓。
由此，第3PMOS晶體管在第1區(qū)域截止，阻止向柵極驅(qū)動部供給施加電壓，并且在第2區(qū)域成為導(dǎo)通狀態(tài)，可以利用柵極驅(qū)動部驅(qū)動第2PMOS晶體管的柵極端子。
并且，本發(fā)明之九的半導(dǎo)體裝置的特征在于，在本發(fā)明之七的半導(dǎo)體裝置中，第2柵極電壓控制部具有第4PMOS晶體管，其連接輸出端子或輸入輸出端子與第3PMOS晶體管的柵極端子，其柵極端子連接電源電壓源。
在本發(fā)明之九的半導(dǎo)體裝置中，利用第2柵極電壓控制部的第4PMOS晶體管，在第1區(qū)域向第3PMOS晶體管的柵極端子供給施加電壓。由此，在第1區(qū)域可以使第3PMOS晶體管截止。
并且，本發(fā)明之十的半導(dǎo)體裝置的特征在于，在本發(fā)明之七的半導(dǎo)體裝置中，第2柵極電壓控制部具有第1NMOS晶體管，其連接輸出端子或輸入輸出端子與第3PMOS晶體管的柵極端子，第1NMOS晶體管的柵極端子在非輸出狀態(tài)下被設(shè)定成電源電壓，在輸出狀態(tài)下被設(shè)定成接地電壓。
在本發(fā)明之十的半導(dǎo)體裝置中，利用第2柵極電壓控制部所具有的第1NMOS晶體管，控制第3PMOS晶體管的柵極端子與輸出端子或輸入輸出端子的連接。在非輸出狀態(tài)下導(dǎo)通，向第3PMOS晶體管的柵極端子供給從電源電壓減去閾值電壓的電壓。
由此，施加給第3PMOS晶體管的柵極端子的電壓，被限制為從電源電壓減去第1NMOS晶體管的閾值電壓后的電壓，所以在第2區(qū)域能夠使第3PMOS晶體管導(dǎo)通。
并且，本發(fā)明之十一的半導(dǎo)體裝置的特征在于，在本發(fā)明之十的半導(dǎo)體裝置中，在非輸出狀態(tài)下，第1NMOS晶體管的柵極端子被設(shè)定成降壓后的電壓來代替電源電壓。此處，降壓后的電壓指降壓后的電源電壓，或者從電壓降壓部輸出的電壓。
由此，施加給第3PMOS晶體管的柵極端子的電壓，被限制為從降壓后的電壓減去第1NMOS晶體管的閾值電壓后的電壓，所以能夠使第3PMOS晶體管可靠地導(dǎo)通，在第2區(qū)域能夠把第2PMOS晶體管的柵極端子設(shè)定成電源電壓。
并且，本發(fā)明之十四的半導(dǎo)體裝置的特征在于，在本發(fā)明之九或十的半導(dǎo)體裝置中，優(yōu)選第2柵極電壓控制部具有包括第4PMOS晶體管或第1NMOS晶體管的第2傳輸門。
并且，本發(fā)明之十五的半導(dǎo)體裝置的特征在于，在本發(fā)明之五的半導(dǎo)體裝置中，第3PMOS晶體管在輸出狀態(tài)下被保持為導(dǎo)通狀態(tài)。該情況下，優(yōu)選具有連接第3PMOS晶體管的柵極端子和接地電壓的第2NMOS晶體管，第2NMOS晶體管在輸出狀態(tài)下導(dǎo)通。由此，在輸出狀態(tài)下可以把第2PMOS晶體管的柵極端子設(shè)定成接地電壓。


圖1是第1實施方式的半導(dǎo)體裝置的電路圖。
圖2是表示N阱電壓控制電路的第1具體例的電路圖。
圖3是表示N阱電壓控制電路的第2具體例的電路圖。
圖4是表示N阱電壓控制電路的第3具體例的電路圖。
圖5是表示實施方式的PMOS晶體管P4的柵極端子電壓(VG4)特性的特性圖。
圖6是表示實施方式的PMOS晶體管P2的柵極端子電壓(VG2)特性的特性圖。
圖7是第2實施方式的半導(dǎo)體裝置的電路圖。
圖8是表示電平轉(zhuǎn)換電路的具體例的電路圖。
圖9是表示實施方式的第1動作狀態(tài)的說明圖。
圖10是表示實施方式的第2動作狀態(tài)的說明圖。
圖11是現(xiàn)有技術(shù)的半導(dǎo)體裝置的電路圖。
圖12是表示現(xiàn)有技術(shù)的第1課題的說明圖。
圖13是表示現(xiàn)有技術(shù)的第2課題的說明圖。
具體實施例方式
以下，參照圖1～圖10詳細說明本發(fā)明的半導(dǎo)體裝置的具體實施方式
。
在圖1所示第1實施方式的半導(dǎo)體裝置的輸入輸出緩沖電路1中，除輸出緩沖器部外，還具有輸入緩沖電路14，和作為耐壓保護用的在柵極端子連接電源電壓源VDD的NMOS晶體管N3。
并且，具有PMOS晶體管P3和N阱電壓控制電路13，以代替現(xiàn)有技術(shù)的輸入輸出緩沖電路100中的PMOS晶體管P100和N阱電壓控制電路130。PMOS晶體管P3的源極端子和漏極端子分別連接作為第2PMOS晶體管來發(fā)揮作用的第2PMOS晶體管P2的柵極端子G2和輸入輸出端子BUS，柵極端子連接電源電壓源VDD。并且，輸入低電平表示輸出狀態(tài)的輸入輸出模式切換信號CNT，以代替輸出使能信號EN。輸入輸出模式切換信號CNT用與輸出使能信號EN相反的邏輯表示輸出狀態(tài)，所以具有調(diào)節(jié)邏輯電平的倒相門16、17代替倒相門160。
另外，除輸入輸出緩沖電路100中的NMOS晶體管N6外，還具有連接電源電壓VDD和NMOS晶體管N6的PMOS晶體管P6，構(gòu)成柵極驅(qū)動部8。PMOS/NMOS晶體管P6/N6的柵極端子連接被輸入輸入輸出模式切換信號CNT的倒相門17的輸出端子。
柵極驅(qū)動部8的輸出端子通過第1傳輸門6連接PMOS晶體管P2的柵極端子G2，第1傳輸門6具有在與輸入輸出緩沖電路100的NMOS晶體管N4之間源極、漏極端子彼此相連接的PMOS晶體管P4。此處，PMOS晶體管P4發(fā)揮第3PMOS晶體管的作用，并且，第1傳輸門6發(fā)揮第1柵極電壓控制部的作用。
PMOS晶體管P4的柵極端子通過第2傳輸門7連接輸入輸出端子BUS，第2傳輸門7由源極、漏極端子彼此相連接的PMOS/NMOS晶體管P5/N5構(gòu)成。另外，柵極端子通過連接倒相門18的NMOS晶體管N7連接接地電壓。此處，PMOS晶體管P5發(fā)揮第4PMOS晶體管的作用，NMOS晶體管N5發(fā)揮第1NMOS晶體管的作用。第2傳輸門7發(fā)揮第2柵極電壓控制部的作用。
PMOS晶體管P5的柵極端子連接電源電壓源VDD，NMOS晶體管N5的柵極端子連接緩沖電路15。緩沖電路15被輸入輸入輸出模式切換信號CNT。倒相門18被輸入輸入輸出模式切換信號CNT。
將在后面詳細敘述，N阱電壓控制電路13是根據(jù)施加給輸入輸出端子BUS的施加電壓，使PMOS晶體管P1～P5的N阱NW的電位在電源電壓VDD和施加電壓VBUS之間無間斷地偏置的電路。與施加電壓VBUS的電壓電平無關(guān)，能夠可靠地設(shè)定N阱NW的電位，N阱NW不會成為懸置狀態(tài)。
輸入輸出緩沖電路1在輸入輸出模式切換信號CNT的電壓電平為低電平時成為輸出狀態(tài)。通過倒相門17從柵極驅(qū)動部8輸出的低電平信號，使構(gòu)成第1傳輸門6的PMOS/NMOS晶體管P4/N4均導(dǎo)通，向PMOS晶體管P2的柵極端子G2供給低電平(VG2＝Lo)。由此，PMOS晶體管P2保持導(dǎo)通狀態(tài)。
此處，低電平的輸入輸出模式切換信號CNT，針對“與非”門11作為進行了邏輯取反的高電平信號、針對“或非”門12作為原來狀態(tài)的低電平信號被輸入各方的輸入端子。因此，此時的“與非”門11和“或非”門12發(fā)揮邏輯取反門的作用。因此，被輸入輸入輸出緩沖電路的輸出數(shù)據(jù)信號DOUT，通過“與非”門11和“或非”門12被進行了邏輯取反后，驅(qū)動PMOS晶體管P1和NMOS晶體管N1，通過處于導(dǎo)通狀態(tài)的PMOS晶體管P2和NMOS晶體管N2，向輸入輸出端子BUS輸出數(shù)據(jù)。
并且，構(gòu)成第1傳輸門6的PMOS晶體管P4的導(dǎo)通情況如下。柵極端子G4借助柵極端子被施加了電源電壓VDD的PMOS晶體管P5、和柵極端子通過緩沖電路15被施加了與輸入輸出模式切換信號CNT同相的低電平信號的NMOS晶體管N5，使第2傳輸門7截止，切斷來自輸入輸出端子BUS的路徑。對此，低電平的輸入輸出模式切換信號CNT被取反并供給柵極端子，由此NMOS晶體管N7導(dǎo)通，所以被供給接地電壓。因此，PMOS晶體管P4成為導(dǎo)通狀態(tài)。
輸入輸出緩沖電路1在輸入輸出模式切換信號CNT的電壓電平為高電平時成為截止?fàn)顟B(tài)，通過輸入緩沖電路4接受來自輸入輸出端子BUS的輸入信號，進行接收輸入數(shù)據(jù)信號DIN的輸入緩沖動作。
在非輸出狀態(tài)下，高電平的輸入輸出模式切換信號CNT，針對“與非”門11作為進行了邏輯取反的低電平信號、針對“或非”門12作為原來狀態(tài)的高電平信號被輸入各方的輸入端子，“與非”門11和“或非”門12均成為非激活狀態(tài)。即，從“與非”門11輸出高電平信號，從“或非”門12輸出低電平信號。把PMOS晶體管P1的柵極端子G1固定成電源電壓VDD，把NMOS晶體管N1的柵極端子固定成接地電壓，不激活作為輸出緩沖器的功能。
并且，通過倒相門17從柵極驅(qū)動部8輸出電源電壓VDD的高電平信號，但是通過根據(jù)輸入到輸入輸出端子BUS的施加電壓VBUS控制第1傳輸門6，由此可以形成即使在電壓高于電源電壓VDD的施加電壓VBUS被輸入的情況下，在輸入輸出端子BUS和電源電壓VDD之間也不會流過不必要的泄漏電流的結(jié)構(gòu)。所謂第1傳輸門6的控制是指PMOS晶體管P4的導(dǎo)通控制。利用高電平的輸入輸出模式切換信號CNT使NMOS晶體管N7截止，利用第2傳輸門7控制柵極端子G4的電壓電平VG4，進行PMOS晶體管P4的導(dǎo)通控制。
在第2傳輸門，通過緩沖電路15向NMOS晶體管N5的柵極端子施加電源電壓VDD或后述降壓后的電壓電平。NMOS晶體管N5具有下述特性，根據(jù)輸入到輸入輸出端子BUS的施加電壓VBUS的電壓電平，以非飽和特性或飽和特性進行動作，向柵極端子G4供給施加電壓VBUS、或者從電源電壓VDD或降壓電壓減去NMOS晶體管的閾值電壓Vthn后的電壓。
并且，PMOS晶體管P5的柵極端子被固定成電源電壓VDD。因此具有下述特性，在施加電壓VBUS是大于等于向電源電壓VDD加上PMOS晶體管的閾值電壓Vthp后的電壓的高電壓時導(dǎo)通，對柵極端子G4供給施加電壓VBUS。
此處，根據(jù)圖5詳細說明相對施加電壓VBUS的柵極端子電壓VG4的特性。此處，以向NMOS晶體管N5的柵極端子施加電源電壓VDD的情況為例進行說明(圖5中的(I))。另外，在以下說明中，忽視PMOS/NMOS晶體管的導(dǎo)通電阻和布線電阻等的電壓降成分。
當(dāng)施加電壓VBUS小于從電源電壓VDD減去閾值電壓Vthn后的電壓時(0≤VBUS＜VDD-Vthn)，NMOS晶體管N5在非飽和區(qū)域?qū)?，柵極端子電壓VG4成為施加電壓VBUS(VG4＝VBUS)。此處，在NMOS/PMOS的兩閾值電壓大致相等的條件下，PMOS晶體管P4被偏置成大于等于閾值電壓Vthp，在非輸出狀態(tài)下，向柵極端子G2供給從柵極驅(qū)動部8輸出的電源電壓VDD(VG2＝VDD)。因此，VG2＞VBUS，PMOS晶體管P2被保持在截止?fàn)顟B(tài)，在輸入輸出端子BUS和電源電壓VDD之間不會流過泄漏電流。
當(dāng)施加電壓VBUS大于等于從電源電壓VDD減去閾值電壓Vthn后的電壓、并且小于從電源電壓VDD減去閾值電壓Vthp后的電壓時(VDD-Vthn≤VBUS＜VDD-Vthp)，NMOS晶體管N5在飽和區(qū)域?qū)?，向柵極端子電壓G4施加從電源電壓VDD減去閾值電壓Vthn后的電壓(VG4＝VDD-Vthn)。此處，在NMOS/PMOS的兩閾值電壓大致相等的條件下，PMOS晶體管P4被偏置成大于等于閾值電壓Vthp，在非輸出狀態(tài)下，向柵極端子G2供給電源電壓VDD的高電平信號(VG2＝VDD)。因此，VG2＞VBUS，所以PMOS晶體管P2被保持在截止?fàn)顟B(tài)，在輸入輸出端子BUS和電源電壓VDD之間不會流過泄漏電流。
當(dāng)輸入信號電壓VBUS大于等于從電源電壓VDD減去閾值電壓Vthp后的電壓并且小于向電源電壓VDD加上閾值電壓Vthp后的電壓時(VDD-Vthp≤VBUS＜VDD+Vthp)，同樣，NMOS晶體管N5在飽和區(qū)域?qū)?，向柵極端子電壓G4施加從電源電壓VDD減去閾值電壓Vthn后的電壓(VG4＝VDD-Vthn)。此處，在NMOS/PMOS的兩閾值電壓大致相等的條件下，PMOS晶體管P4被偏置成大于等于閾值電壓Vthp，向柵極端子G2供給電源電壓VDD(VG2＝VDD)。該情況下，VG2＞VBUS-Vthp，PMOS晶體管P2由于偏置電壓小于等于閾值電壓Vthp，所以依舊被保持在截止?fàn)顟B(tài)，在輸入輸出端子BUS和電源電壓VDD之間不會流過泄漏電流。
當(dāng)施加電壓VBUS大于等于向電源電壓VDD加上閾值電壓Vthp后的電壓時(VDD+Vthp≤VBUS)，PMOS晶體管P5在非飽和區(qū)域?qū)?，向柵極端子電壓G4供給施加電壓VBUS(VG4＝VBUS)。因此，PMOS晶體管P4截止。但是，在該狀態(tài)下，PMOS晶體管P3導(dǎo)通，所以柵極端子電壓VG2被施加給施加電壓VBUS(VG2＝VBUS)。由于VG2＝VBUS，所以PMOS晶體管P2被保持在截止?fàn)顟B(tài)，在輸入輸出端子BUS和電源電壓VDD之間不會流過泄漏電流。
另外，NMOS晶體管N4的柵極端子是電源電壓VDD，所以不會從柵極端子G2向柵極驅(qū)動部8供給施加電壓VBUS。不會向柵極驅(qū)動部8供給過電壓。另外，此時的柵極驅(qū)動部8使PMOS晶體管P6導(dǎo)通，并使電源電壓VDD被輸出。NMOS晶體管N4沒有導(dǎo)通，不會從柵極端子G2向柵極驅(qū)動部8流過不必要的泄漏電流。
圖6表示PMOS晶體管P2的柵極端子電壓VG2的特性。當(dāng)施加電壓VBUS小于向電源電壓VDD加上閾值電壓Vthp后的電壓時，被供給電源電壓，在施加電壓VBUS大于等于向電源電壓VDD加上閾值電壓Vthp后的電壓時，被供給施加電壓VBUS。與施加電壓VBUS的電壓電平無關(guān)，PMOS晶體管P2不會導(dǎo)通，不會在輸入輸出端子VBUS和電源電壓VDD之間流過泄漏電流。
此處，說明了施加給NMOS晶體管N5的柵極端子的電壓是電源電壓VDD的情況，但是，如果緩沖電路15具有后述的電壓降壓功能，則向柵極端子供給降壓電壓VDDL。由于NMOS晶體管N5的飽和特性，向柵極端子G4供給的電壓VG4，成為圖5中(II)所示的VDDL-Vthn，PMOS晶體管P4被更加可靠地偏置成導(dǎo)通狀態(tài)。
下面，根據(jù)圖2～圖4說明N阱電壓控制電路13的具體例。
在圖2所示第1具體例的N阱電壓控制電路13A中，具有PMOS晶體管P31A，其源極端子連接電源電壓VDD，漏極端子和背柵極端子連接N阱NW；PMOS晶體管P32A，其源極端子連接輸入輸出端子BUS，漏極端子和背柵極端子連接N阱NW，而且柵極端子連接電源電壓VDD。
PMOS晶體管P31A的導(dǎo)通和截止由連接?xùn)艠O端子G31A的PMOS晶體管控制部控制。
PMOS晶體管控制部具有NMOS晶體管N31A、PMOS晶體管P33A，并且根據(jù)需要還可以具有第1電壓降壓部31。NMOS晶體管N31A的漏極端子連接輸入輸出端子BUS，源極端子通過第1電壓降壓部31連接PMOS晶體管P31A的柵極端子G31A，柵極端子連接電源電壓VDD。PMOS晶體管P33A的源極端子連接輸入輸出端子BUS，漏極端子連接PMOS晶體管P31A的柵極端子G31A，背柵極端子連接N阱NW，柵極端子連接電源電壓VDD。
第1電壓降壓部31對來自NMOS晶體管N31A的源極端子的電壓進行降壓，供給PMOS晶體管P31A的柵極端子G31A。
在圖2中一并示出第1電壓降壓部31的具體例。具體例(A)串聯(lián)連接規(guī)定數(shù)目的二極管進行降壓。通過適當(dāng)設(shè)定二極管的規(guī)定數(shù)目，在使PMOS晶體管P31A導(dǎo)通時，向PMOS晶體管P31A的柵極端子G31A供給小于等于從電源電壓VDD減去閾值電壓Vthp后的電壓的電壓。具體例(B)利用電阻元件對NMOS晶體管N31A的源極端子的電壓進行分壓。通過適當(dāng)設(shè)定分壓比，向PMOS晶體管P31A的柵極端子G31A供給小于等于從電源電壓VDD減去閾值電壓Vthp后的電壓的電壓。
圖3所示第2具體例的N阱電壓控制電路13B，在PMOS晶體管控制部中設(shè)有第2電壓降壓部32，以代替第1具體例的N阱電壓控制電路13A(圖2)的第1電壓降壓部31。
在PMOS晶體管控制部中，NMOS晶體管N31B的源極端子直接連接PMOS晶體管P31B的柵極端子G31B，并且柵極端子通過第2電壓降壓部32連接電源電壓VDD。
第2電壓降壓部32對電源電壓VDD進行降壓，并使NMOS晶體管N31B的柵極端子偏置。由此，可以向NMOS晶體管N31B的源極端子輸出適當(dāng)?shù)亟祲汉蟮碾妷海⒐┙o柵極端子G31B。
圖3所示第2電壓降壓部32的具體例和第1電壓降壓部31(圖2)的具體例相同。通過串聯(lián)連接規(guī)定數(shù)目的二極管(具體例(A))、并且利用電阻元件對電源電壓VDD進行分壓(具體例(B))，可以獲得降壓后的電壓。
在第1、第2具體例的N阱電壓控制電路13A、13B中，當(dāng)施加電壓VBUS大于等于向電源電壓VDD加上閾值電壓Vthp后的電壓時(VBUS≥VDD+Vthp)，PMOS晶體管P33A、P33B導(dǎo)通，將柵極端子G31A、G31B偏置成電壓VBUS，PMOS晶體管P31A、P31B截止。另一方面，PMOS晶體管P32A、P32B導(dǎo)通，N阱NW的電位成為施加電壓VBUS。
當(dāng)把施加電壓VBUS降壓成小于向電源電壓VDD加上閾值電壓Vthp后的電壓時(VBUS＜VDD+Vthp)，PMOS晶體管P32A、P33A、P32B、P33B截止。另一方面，NMOS晶體管N31A、N31B導(dǎo)通。
在把施加電壓VBUS降壓成從NMOS晶體管N31A、N31B的柵極端子的電壓減去閾值電壓Vthn后的電壓之前，NMOS晶體管N31A、N31B進行飽和動作，所以源極端子被大致固定成從柵極端子的電壓減去閾值電壓Vthn后的電壓。在繼續(xù)降壓時，NMOS晶體管N31A、N31B進行線性動作并導(dǎo)通，直接向NMOS晶體管N31A、N31B的源極端子輸出施加電壓VBUS。
此處，供給NMOS晶體管N31A、N31B的柵極端子的電壓是電源電壓VDD(圖2)或從電源電壓VDD降壓后的電壓(圖3)。該電壓直接(圖3)被供給、或經(jīng)降壓后(圖2)被供給PMOS晶體管P31A、P31B的柵極端子G31A、G31B。在沒有第1和第2電壓降壓部31、32的情況下，以達到從電源電壓VDD減去NMOS晶體管N31A、N31B的閾值電壓Vthn后的電壓為上限，設(shè)定施加電壓VBUS。
在NMOS晶體管N31A、N31B和PMOS晶體管P31A、P31B的閾值電壓大致相等時，PMOS晶體管P31A、P31B的柵極、源極之間的電位差被施加成大于等于閾值電壓Vthp。導(dǎo)通后，向N阱NW供給電源電壓VDD。
并且，在NMOS晶體管N31A、N31B和PMOS晶體管P31A、P31B的閾值電壓不同時，通過設(shè)置第1或第2電壓降壓部31、32中的至少一個，將施加電壓VBUS充分降壓，可以使PMOS晶體管P31A、P31B導(dǎo)通。
圖4所示第3具體例的N阱電壓控制電路13C，是在第1、第2具體例的N阱電壓控制電路13A、13B(圖2、圖3)中，利用PMOS晶體管控制部控制PMOS晶體管P31A、P31B，將PMOS晶體管P32A、P32B的柵極端子連接電源電壓VDD的連接關(guān)系反轉(zhuǎn)而構(gòu)成的。即，在PMOS晶體管P32C的柵極端子G32C和電源電壓VDD之間具有NMOS晶體管N31C和PMOS晶體管P33C，使NMOS晶體管N31C的柵極端子連接輸入輸出端子BUS。并且，PMOS晶體管P31C、P33C的柵極端子連接輸入輸出端子BUS。在該情況下，對第1電壓降壓部31、第2電壓降壓部32，進行與第1、第2具體例的N阱電壓控制電路13A、13B相同的連接。即，第1電壓降壓部31可以設(shè)在NMOS晶體管N31C和柵極端子G32C之間。第2電壓降壓部32可以連接在NMOS晶體管N31C的柵極端子和輸入輸出端子BUS之間。
在第3具體例的N阱電壓控制電路13C中，在沒有第1和第2電壓降壓部31、32的情況下，施加電壓VBUS小于向電源電壓VDD加上閾值電壓Vthn后的電壓，NMOS晶體管N31C進行飽和動作。向PMOS晶體管P32C的柵極端子G32C供給從施加電壓VBUS減去閾值電壓Vthn后的電壓。在NMOS/PMOS的兩閾值電壓大致相等的條件下，PMOS晶體管P32C導(dǎo)通，把N阱電位VNW設(shè)成施加電壓VBUS。
當(dāng)施加電壓VBUS大于等于向電源電壓VDD加上閾值電壓Vthn后的電壓時，NMOS晶體管N31C進行線性動作。向PMOS晶體管P32C的柵極端子G32C供給電源電壓VDD。PMOS晶體管P32C導(dǎo)通，向N阱NW供給施加電壓VBUS。
另外，關(guān)于具有第1和第2電壓降壓部31、32的情況下的作用、效果，與第1、第2具體例的N阱電壓控制電路13A、13B相同，所以省略說明。此處，根據(jù)第1電壓降壓部31的電壓下降效果，當(dāng)施加電壓VBUS是大于等于向電源電壓VDD加上閾值電壓Vthn后的電壓的電壓時，柵極端子G32C被設(shè)定成從電源電壓VDD經(jīng)由第1電壓降壓部31降壓后的電壓電平，根據(jù)第2電壓降壓部32的電壓下降效果，柵極端子G32C被設(shè)定成從施加電壓VBUS減去經(jīng)由第2電壓降壓部32降壓后的電壓電平，再減去閾值電壓Vthn后的電壓電平。
在圖7所示第2實施方式的輸入輸出緩沖電路2中，與第1實施方式的輸入輸出緩沖電路1不同，與外部的接口用的輸出緩沖器部分，使用電壓比在內(nèi)部電路中使用的電源電壓VDD高的電源電壓VDDH。另外，作為利用電源電壓VDD動作的電路部分和利用高電源電壓VDDH動作的電路部分的接口，設(shè)有電平轉(zhuǎn)換電路19、20、21。另外，向NMOS晶體管N5的柵極端子施加電源電壓VDD。
在第2實施方式的輸入輸出緩沖電路2中，可實現(xiàn)和第1實施方式的輸入輸出緩沖電路1相同的作用、效果?；谙騈MOS晶體管N5的柵極端子施加電源電壓VDD的作用效果，與在輸入輸出緩沖電路1中緩沖電路15具有電壓降壓功能的情況相同。即，柵極端子電壓VG4成為從相比高電源電壓VDDH為被降壓后的電源電壓VDD中再減去閾值電壓Vthn后的電壓(VG4＝VDD-Vthn)，能夠更可靠地把PMOS晶體管P4偏置成導(dǎo)通狀態(tài)。
此處，利用圖8(A)，示出在第1實施方式的緩沖電路15中輸出電壓從電源電壓VDD電平轉(zhuǎn)換為降壓后的電壓VDDL的具體例15A，和在第2實施方式的電平轉(zhuǎn)換電路19～21中輸出電壓從電源電壓VDD電平轉(zhuǎn)換為高電壓的電源電壓VDDH的具體例(圖19A～圖21A)。
輸入信號IN被輸入由PMOS晶體管P52和NMOS晶體管N52構(gòu)成的倒相門、和NMOS晶體管N51的柵極端子。倒相門的輸出端子連接NMOS晶體管N53的柵極端子。NMOS晶體管N51、N53的柵極端子連接接地電壓，漏極端子分別連接PMOS晶體管P51、P53的漏極端子。PMOS晶體管P51、P53的柵極端子與其他晶體管的漏極端子相互連接，源極端子均連接降壓后的電壓VDDL(15A的示例)、或高電源電壓VDDH(19A～21A的示例)。
輸入高電平的輸入信號IN。使NMOS晶體管N51導(dǎo)通，使PMOS晶體管P53的柵極端子電壓成為接地電壓，由此使PMOS晶體管P53導(dǎo)通。并且，將通過倒相門取反后的低電平信號輸入NMOS晶體管N53的柵極端子，使NMOS晶體管N53截止。因此，輸出的信號OUT通過PMOS晶體管P53成為降壓電壓VDDL或高電源電壓VDDH。
此處，將輸出的信號OUT輸入PMOS晶體管P51的柵極端子，使PMOS晶體管P51截止。
作為輸入信號IN，輸入接地電壓的低電平信號。在該情況下，NMOS晶體管N51截止，從PMOS晶體管P53的柵極端子到接地電壓的路徑被切斷。另一方面，通過倒相門取反后的高電平的信號被輸入NMOS晶體管N53的柵極端子，所以NMOS晶體管N53導(dǎo)通。因此，輸出的信號OUT通過NMOS晶體管N53成為接地電壓。輸出的信號OUT被輸入PMOS晶體管P51的柵極端子，PMOS晶體管P51導(dǎo)通，使PMOS晶體管P53保持截止。
另外，如圖8(B)所示，分別向或從源極、漏極端子輸入或輸出輸入信號IN、輸出信號OUT，可以利用柵極端子連接電源電壓VDD的NMOS晶體管N54形成降壓電路。在該情況下，當(dāng)作為輸入信號IN輸入電源電壓VDD電平的高電平信號時，輸出從電源電壓VDD減去閾值電壓Vthn后的電壓。
圖9、圖10表示使用第1、第2實施方式的輸入輸出緩沖電路1、2，通過輸入輸出端子BUS施加電壓電平比自身的電源電壓高的施加電壓VBUS時的動作狀態(tài)。
圖9所示的第1動作狀態(tài)，在從輸出狀態(tài)切換為非輸出狀態(tài)時，在現(xiàn)有技術(shù)中，從由接口電路IF供給的電壓VDDex通過輸入輸出端子BUS向電源電壓VDD流過泄漏電流IIN，結(jié)果，存在緩沖電路Buf不能正確識別輸入輸出端子BUS的電壓電平VBUS的問題(圖12的第1課題)，而在輸入輸出緩沖電路1、2中，在從輸出狀態(tài)切換為非輸出狀態(tài)時不會流過不必要的電流，緩沖電路Buf能夠正確識別輸入輸出端子BUS的電壓電平VBUS。輸出電壓VX被準(zhǔn)確輸出。
圖10所示的第2動作狀態(tài)，在NMOS晶體管的漏極開路結(jié)構(gòu)中對總線線路BUS進行充電時，在現(xiàn)有技術(shù)中，利用外部上拉電阻Rup進行充電需要規(guī)定時間，從電壓VDDex向電源電壓VDD流過泄漏電流，結(jié)果，存在緩沖電路Buf不能正確識別輸入輸出端子BUS的電壓電平VBUS的問題(圖13的第2課題)，而在輸入輸出緩沖電路1、2中，即使在充電途中也不會流過不必要的電流，緩沖電路Buf能夠正確識別輸入輸出端子BUS的電壓電平VBUS。輸出電壓VX被準(zhǔn)確輸出。
如上所述，在第1、第2實施方式涉及的輸入輸出緩沖電路1、2中，在非輸出狀態(tài)即輸入狀態(tài)下，PMOS晶體管P2的柵極端子G2不會成為懸置狀態(tài)，至少被設(shè)定成電源電壓VDD。在從輸出狀態(tài)變?yōu)檩斎霠顟B(tài)時，當(dāng)施加給輸入輸出端子BUS的施加電壓VBUS大于等于向電源電壓VDD加上PMOS晶體管的閾值電壓Vthp后的電壓時，柵極端子G2在短時間內(nèi)被從電源電壓VDD設(shè)定成施加電壓VBUS。因此，不會由于PMOS晶體管P2的導(dǎo)通而從輸入輸出端子BUS向電源電壓源VDD流過不必要的泄漏電流。能夠防止向輸入輸出端子BUS流入不必要的泄漏電流。并且，由于不存在不必要的泄漏電流，所以施加電壓BUS的電壓電平不會變動，可以保持成規(guī)定的電壓電平。
并且，在輸入狀態(tài)下，PMOS晶體管P2的柵極端子G2通過柵極驅(qū)動部8被設(shè)定成電源電壓VDD(VG2＝VDD)，并且當(dāng)小于向電源電壓VDD加上閾值電壓Vthp后的電壓時，被保持在截止?fàn)顟B(tài)。另外，當(dāng)大于等于向電源電壓VDD加上閾值電壓Vthp后的電壓時，柵極端子G2被設(shè)定成施加電壓VBUS，被保持在截止?fàn)顟B(tài)。此外，在該情況下，不會向柵極驅(qū)動部8施加過電壓。并且，不會流過從柵極端子G2通過柵極驅(qū)動部8到達電源電壓VDD的不必要的泄漏電流，所以能夠防止不必要的泄漏電流。另外，由于不存在不必要的泄漏電流，所以能夠把輸入輸出端子BUS設(shè)定成規(guī)定的電壓電平。
并且，施加給PMOS晶體管P4的柵極端子G4的電壓，被限制為從電源電壓VDD或者降壓后的電壓VDDL減去NMOS晶體管N5的閾值電壓Vthn后的電壓，所以當(dāng)小于向電源電壓VDD加上閾值電壓Vthp后的電壓時，能夠使PMOS晶體管P4可靠地導(dǎo)通。能夠把PMOS晶體管P2的柵極端子G2設(shè)定成電源電壓VDD。
另外，本發(fā)明不限于上述實施方式，當(dāng)然可以在不脫離本發(fā)明宗旨的范圍內(nèi)進行各種改進、變型。
根據(jù)本發(fā)明，即使在向輸出端子或輸入輸出端子施加高于自身的電源電壓的電壓信號的情況下，也不會通過端子流過不必要的泄漏電流。因此，在向輸出端子或輸入輸出端子連接外部電路時，與施加給輸出端子或輸入輸出端子的電壓電平無關(guān)，可以正確設(shè)定端子電壓的電壓電平，能夠向端子BUS穩(wěn)定地進行信號輸出或輸入輸出。
權(quán)利要求
1.一種半導(dǎo)體裝置，輸出端子或輸入輸出端子被施加高于自身的電源電壓的電壓信號，其特征在于，具有串聯(lián)連接在電源電壓源與所述輸出端子或所述輸入輸出端子之間的第1PMOS晶體管和第2PMOS晶體管，所述第1PMOS晶體管的柵極端子在非輸出狀態(tài)下被保持為所述電源電壓，并且在輸出狀態(tài)下根據(jù)輸出信號被驅(qū)動，所述第2PMOS晶體管的柵極端子，在非輸出狀態(tài)下施加給所述輸出端子或所述輸入輸出端子的施加電壓大于等于向所述電源電壓加上規(guī)定電壓后的電壓的電壓即處于第1區(qū)域時，被設(shè)定成所述施加電壓，在所述施加電壓小于向所述電源電壓加上規(guī)定電壓后的電壓的電壓即處于第2區(qū)域時，被設(shè)定成所述電源電壓。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，向所述電源電壓加上規(guī)定電壓后的電壓，在柵極端子被設(shè)定成所述電源電壓時，是指所述第2PMOS晶體管從所述輸出端子或所述輸入輸出端子向所述電源電壓源開始導(dǎo)通時的所述施加電壓。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述規(guī)定電壓在柵極端子被設(shè)定成所述電源電壓的情況下，是與所述第2PMOS晶體管從所述輸出端子或所述輸入輸出端子向所述電源電壓源開始導(dǎo)通時的所述第2PMOS晶體管的閾值電壓對應(yīng)的電壓。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，具有柵極驅(qū)動部，在非輸出狀態(tài)下提供所述電源電壓，在輸出狀態(tài)下提供接地電壓；第1柵極電壓控制部，設(shè)置在所述柵極驅(qū)動部和所述第2PMOS晶體管的柵極端子之間，在所述第1區(qū)域阻止從所述第2PMOS晶體管的柵極端子向所述柵極驅(qū)動部提供所述施加電壓，在所述第2區(qū)域和輸出狀態(tài)下向所述第2PMOS晶體管的柵極端子提供來自所述柵極驅(qū)動部的供給電壓。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于，所述第1柵極電壓控制部具有連接所述柵極驅(qū)動部和所述第2PMOS晶體管的柵極端子的第3PMOS晶體管，所述第3PMOS晶體管在所述第2區(qū)域?qū)ā?br> 6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，所述第1柵極電壓控制部具有包括所述第3PMOS晶體管的第1傳輸門。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，具有第2柵極電壓控制部，該第2柵極電壓控制部在所述第1區(qū)域把所述第3PMOS晶體管的柵極端子設(shè)定成所述施加電壓，在所述第2區(qū)域把所述第3PMOS晶體管的柵極端子從電源電壓設(shè)定成小于等于所述第3PMOS晶體管開始導(dǎo)通的電壓的電壓。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，所述開始導(dǎo)通的電壓是相當(dāng)于所述第3PMOS晶體管的閾值電壓的電壓。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，所述第2柵極電壓控制部具有第4PMOS晶體管，該第4PMOS晶體管連接所述輸出端子或所述輸入輸出端子與所述第3PMOS晶體管的柵極端子，在柵極端子連接所述電源電壓源。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，所述第2柵極電壓控制部具有第1NMOS晶體管，該第1NMOS晶體管連接所述輸出端子或所述輸入輸出端子與所述第3PMOS晶體管的柵極端子，所述第1NMOS晶體管的柵極端子在非輸出狀態(tài)下被設(shè)定成所述電源電壓，在輸出狀態(tài)下被設(shè)定成接地電壓。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其特征在于，在非輸出狀態(tài)下，所述第1NMOS晶體管的柵極端子被設(shè)定成降壓后的電壓來代替電源電壓。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于，所述降壓后的電壓指降壓后的電源電壓。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于，具有電壓降壓部，所述降壓后的電壓指從所述電壓降壓部輸出的電壓。
14.根據(jù)權(quán)利要求9或10所述的半導(dǎo)體裝置，其特征在于，所述第2柵極電壓控制部具有包括所述第4PMOS晶體管或所述第1NMOS晶體管的第2傳輸門。
15.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，所述第3PMOS晶體管在輸出狀態(tài)下被保持為導(dǎo)通狀態(tài)。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體裝置，其特征在于，具有連接所述第3PMOS晶體管的柵極端子和接地電壓的第2NMOS晶體管，所述第2NMOS晶體管在輸出狀態(tài)下導(dǎo)通。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置，將高于電源電壓VDD的施加電壓VBUS輸入給端子BUS，在電壓VBUS小于向電源電壓VDD加上閾值電壓Vthp后的電壓時，向柵極端子G4施加從電源電壓VDD減去閾值電壓Vthn后的電壓，PMOS晶體管P4導(dǎo)通。向柵極端子G2提供電源電壓VDD，使PMOS晶體管P2截止。在電壓VBUS大于等于向電源電壓VDD加上閾值電壓Vthp后的電壓時，向柵極端子G4提供電壓VBUS，使PMOS晶體管P4截止，并且使PMOS晶體管P3導(dǎo)通，向柵極端子G2供給電壓VBUS，使PMOS晶體管P4截止。與施加電壓VBUS無關(guān)，不會流過來自端子BUS的不必要的泄漏電流，能夠正確地保持電壓電平。
文檔編號H03K19/003GK1701511SQ0382538
公開日2005年11月23日 申請日期2003年5月28日 優(yōu)先權(quán)日2003年5月28日
發(fā)明者宇野治 申請人:富士通株式會社