專利名稱：用于減小功耗的事件驅(qū)動動態(tài)邏輯的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常屬于數(shù)字邏輯電路，更具體而言屬于使用事件驅(qū)動邏輯來減小功耗，其中在執(zhí)行真邏輯運(yùn)算之后，時鐘信號僅在電路內(nèi)傳播。
背景技術(shù)：
常規(guī)邏輯電路常常利用通過電路內(nèi)各種水平的選通接收的時鐘信號來同步化電路內(nèi)的狀態(tài)變化以消除競態(tài)狀況和其它類似問題。結(jié)果，時鐘信號被施加給每個邏輯塊或邏輯部內(nèi)的許多門。對于在時鐘活動之后經(jīng)歷重復(fù)的充電和放電循環(huán)的每個門，存在預(yù)定柵電容。因此，電路功耗由于重復(fù)性的充電和放電而增加，即使是當(dāng)不產(chǎn)生凈電路活動時。此外，時鐘信號負(fù)載可被基本上增加，這需要較高功率的時鐘源和附加的耗散。
例如，圖1描述了常規(guī)四輸入“與”門10，其被實(shí)施在具有數(shù)據(jù)輸入12和數(shù)據(jù)輸出14的CMOS靜態(tài)邏輯中。所有四個輸入12(IN1-IN4)都必須被保持為“高”以允許節(jié)點(diǎn)A處的電壓通過晶體管16a、18a、20a、22a放電到VSS(邏輯狀態(tài)＝“低”)，而晶體管16b、18b、20b、22b被保持在關(guān)狀態(tài)。在節(jié)點(diǎn)A在反相器24的輸入處被驅(qū)動為低時，信號輸出OUT14轉(zhuǎn)變到VDD(邏輯狀態(tài)＝“高”)。應(yīng)指出，CMOS靜態(tài)邏輯被認(rèn)為極其穩(wěn)定并且在常規(guī)電路設(shè)計中，特別是集成電路內(nèi)正在廣泛使用。這種靜態(tài)拓?fù)涞囊粋€缺點(diǎn)是每個輸入信號都被選通到PMOS和NMOS晶體管兩者，由此使輸入經(jīng)歷大的柵負(fù)載電容及其關(guān)聯(lián)充電延遲。
為提高CMOS靜態(tài)邏輯的速度，已提出了各種動態(tài)邏輯。這些所提出的設(shè)計的目的是使門負(fù)載最小化并且控制響應(yīng)于時鐘信號的電路運(yùn)算。動態(tài)邏輯電路亦提供了同步化數(shù)字邏輯部或裝置內(nèi)的各個邏輯級之間的信號狀態(tài)變化的現(xiàn)成方式。
圖2描述了常規(guī)四輸入“與”門30，其是用通常被稱為“多米諾”邏輯的動態(tài)邏輯來實(shí)施的。輸入32(IN1-IN4)被分別連接到晶體管36、38、40、42。時鐘信號CLK 44被連接到互補(bǔ)晶體管46、48。輸出反相器50借助保持器電路52來驅(qū)動輸出信號OUT 34。響應(yīng)于轉(zhuǎn)低的CLK，節(jié)點(diǎn)A和輸出信號OUT 34分別被預(yù)充電于VDD(高)和VSS(低)電平。將注意到，由于晶體管48在預(yù)充電期間保持非激活，輸入的狀態(tài)不影響節(jié)點(diǎn)A的預(yù)充電。
預(yù)充電是在被稱為“預(yù)充電階段”的時鐘階段期間進(jìn)行的，該階段在時鐘被保持在低狀態(tài)的同時發(fā)生在所述電路中。然而應(yīng)理解，預(yù)充電時鐘階段可以是任何一個極性并經(jīng)歷其它狀況，這取決于電路實(shí)施。
電路元件52被實(shí)施為“保持器”電路以維持節(jié)點(diǎn)A的電壓。所示的“保持器”優(yōu)選地使用小晶體管52來實(shí)施，該晶體管展示出比驅(qū)動節(jié)點(diǎn)A的其它晶體管高的開狀態(tài)電阻，從而允許其狀態(tài)被超越。
一旦時鐘信號CLK 44轉(zhuǎn)變到高狀態(tài)，則進(jìn)入評估階段，在其間，輸入的狀態(tài)被容易地反映在數(shù)據(jù)輸出34中?？紤]進(jìn)入評估階段時滿足所有輸入32被保持為高的“與”邏輯配置的情況。節(jié)點(diǎn)A通過晶體管36-42、48放電到低，因此輸出信號OUT 34切換到高。如果在開始評估階段時任何輸入32被保持為低，則節(jié)點(diǎn)A被保持為高，而輸出信號OUT 34保持為低。
每個輸入都被選通到單個NMOS晶體管，其中所得到的柵負(fù)載電容小于如圖1所述的常規(guī)CMOS靜態(tài)邏輯所提供的。由于電子的遷移率典型地比空穴快兩倍以上，NMOS晶體管的大小亦典型地小于其PMOS晶體管對等形式的大小的一半。因此，動態(tài)邏輯的有效柵負(fù)載電容可近似為靜態(tài)邏輯所展示的電容的三分之一。作為減小柵負(fù)載電容的結(jié)果，動態(tài)邏輯可以以比類似CMOS靜態(tài)邏輯明顯高的時鐘速率來運(yùn)算。典型的動態(tài)電路可以比基本上等效的靜態(tài)電路運(yùn)算得快近似百分之三十(30％)。然而，動態(tài)邏輯電路經(jīng)歷高功耗水平。
考慮圖2的動態(tài)電路的運(yùn)算，將注意到在時鐘信號CLK 44的下降沿，晶體管46的柵通過時鐘信號CLK 44來放電，由此激勵晶體管46以預(yù)充電節(jié)點(diǎn)A。類似地，晶體管48的柵被放電以去激勵晶體管48，其中充電電流被驅(qū)動到節(jié)點(diǎn)A，而不管輸出OUT 34的狀態(tài)?？紤]在評估階段(即CLK為高)期間輸入IN1、IN2和IN3被保持為高而輸入IN4被保持為低的情況。作為晶體管42保持在關(guān)狀態(tài)下的結(jié)果，存在不滿足的“與”條件，其中節(jié)點(diǎn)A的電壓不被放電并保持在預(yù)充電電平VDD(高)。然而，一旦時鐘信號CLK 44轉(zhuǎn)變?yōu)榈?，晶體管46被導(dǎo)通以向著VDD而充電節(jié)點(diǎn)A，同時晶體管48的柵電容被放電。該電路說明，即使沒有電路活動，當(dāng)時鐘信號CLK 44轉(zhuǎn)變?yōu)榈突蚋邥r，與晶體管46和48關(guān)聯(lián)的電容亦被充電或放電。
因此應(yīng)理解，在常規(guī)動態(tài)邏輯電路中，如所述，時鐘信號(CLK)重復(fù)充電和放電許多柵電容，而不管邏輯電路的狀態(tài)是否經(jīng)歷變化。結(jié)果，在經(jīng)歷激活時鐘接收的動態(tài)邏輯級內(nèi)總是消耗功率。應(yīng)理解，對于圖2中所示的四輸入“與”門，可導(dǎo)致輸出信號變化的電路活動的概率是十六分之一(假定相等的輸入概率)。結(jié)果，功率被時鐘不必要地消耗，而對于十六個可能輸入組合中的十五個，沒有任何電路工作。應(yīng)理解，“非激活”模式功耗可以比在四輸入“與”門實(shí)例中大或小，并且取決于給定應(yīng)用中的電路配置(即輸入的數(shù)量、選通、附加組合電路和順序電路的使用等)和信號活動。
圖3舉例說明了順序邏輯電路70以說明時鐘信號相關(guān)的功率損失亦是順序邏輯電路中的一般問題。圖中描述的常規(guī)觸發(fā)器裝置70(D-FF)具有數(shù)據(jù)輸入D 72和時鐘信號輸入CLK 74，同時提供了互補(bǔ)輸出Q 76和Q-杠78。
在觸發(fā)器工作期間，在時鐘信號CLK 74轉(zhuǎn)為低時，節(jié)點(diǎn)X通過晶體管80預(yù)充電至VDD(高)。反相時鐘信號亦從傳播經(jīng)過奇數(shù)個反相器82、84、86的時鐘信號CLK 74產(chǎn)生。被“或”的(OR’ed)晶體管80、88和90的分組可提供對節(jié)點(diǎn)X的充電，而被“與”的(AND’ed)晶體管92、94和96的系列可工作以控制對節(jié)點(diǎn)X的放電。所示的鎖存部包括四個晶體管98、100、102、104，其響應(yīng)于時鐘信號CLK 74和節(jié)點(diǎn)X的充電狀態(tài)而工作以驅(qū)動具有反相器106、108的輸出級。
在時鐘信號CLK 74轉(zhuǎn)變到低之后，反相時鐘信號CLKD-杠在反相器傳播延遲之后轉(zhuǎn)變到高，因此晶體管96和晶體管104切換到開狀態(tài)。輸出數(shù)據(jù)由晶體管98結(jié)合優(yōu)選被實(shí)施為“保持器”的反相器106和108來驅(qū)動。
首先，考慮如先前循環(huán)所置，節(jié)點(diǎn)Q 76處的鎖存數(shù)據(jù)為低而輸入信號D被保持為高的情況。作為響應(yīng)，晶體管94被保持在開狀態(tài)，因此在時鐘信號CLK 74轉(zhuǎn)變?yōu)楦叨M(jìn)入評估階段時，晶體管92和晶體管100被導(dǎo)通并且節(jié)點(diǎn)X通過晶體管92、94和96向著VSS(低)而放電，直到在與反相器82、84、86關(guān)聯(lián)的傳播延遲之后晶體管96被關(guān)斷。在節(jié)點(diǎn)X被放電時，晶體管98被導(dǎo)通并且節(jié)點(diǎn)Q 76和節(jié)點(diǎn)Q-杠78分別轉(zhuǎn)變到高和低。在數(shù)據(jù)輸入D 72被保持為低時，當(dāng)鎖存數(shù)據(jù)輸出被保持為高時，節(jié)點(diǎn)X仍處于預(yù)充電的高電平(VDD)，這是因?yàn)榫w管88被導(dǎo)通而晶體管94被關(guān)斷。當(dāng)時鐘信號CLK 74轉(zhuǎn)變到高時，則節(jié)點(diǎn)Q 76通過晶體管100、102、104放電至VSS(低)，直到在反相器傳播延遲之后CLKD-杠轉(zhuǎn)變到低。因此，節(jié)點(diǎn)Q 76處的鎖存數(shù)據(jù)被從高到低切換而Q-杠轉(zhuǎn)變到高。
該D觸發(fā)器電路將可以以足夠高的頻率來工作以允許實(shí)施高頻管線體系結(jié)構(gòu)。不幸的是，作為重復(fù)性充電和放電的結(jié)果在動態(tài)邏輯電路內(nèi)產(chǎn)生的基本功率損失使電路對于這些應(yīng)用通常是較不理想的。
將理解，在時鐘信號CLK 74轉(zhuǎn)變到高(評估階段)的情況下，當(dāng)鎖存數(shù)據(jù)為高并且數(shù)據(jù)輸入D亦為高時，則節(jié)點(diǎn)X被放電至VSS(低)并且節(jié)點(diǎn)Q通過晶體管98連接到VDD(高)。然而，由于鎖存數(shù)據(jù)已經(jīng)為高，作為晶體管98工作的結(jié)果，沒有凈電路活動發(fā)生，并且時鐘信號CLK 74仍必須對晶體管92、100的柵電容充電。另外，當(dāng)時鐘信號CLK 74轉(zhuǎn)變到低時，晶體管92和晶體管100的柵電容被放電并且延遲脈沖電路被激勵以對晶體管96、104的柵電容充電。在時鐘信號CLK 74運(yùn)行的同時，這些工作被重復(fù)，即使輸出數(shù)據(jù)保持不變(高)。結(jié)果，基本百分比的工作功率被時鐘信號CLK 74的非生產(chǎn)性活動不必要地消耗，該時鐘信號即使在沒有發(fā)生所需電路狀態(tài)變化時亦經(jīng)歷加載。
已表明，組合和順序邏輯電路兩者均類似地經(jīng)歷時鐘信號的電容性負(fù)載，其中即使當(dāng)沒有發(fā)生凈(生產(chǎn)性)電路活動時亦消耗電路功率。
因此，需要一種響應(yīng)于動態(tài)時鐘信號的活動而展示出較低柵電容損失的邏輯電路，在其中總電路工作功率可被減小。本發(fā)明滿足了這些以及其它需要，并且克服了先前開發(fā)的動態(tài)鐘控(dynamic clocking)方法和電路的缺陷。

發(fā)明內(nèi)容
本發(fā)明包括一種用于減小可被用在組合和/或順序邏輯電路中的數(shù)字邏輯電路內(nèi)的功耗的方法和設(shè)備。舉例并且非限制性地說，通過在時鐘輸入信號被施加給數(shù)字邏輯電路的時鐘輸入時減小時鐘輸入信號的相對活動，電容性負(fù)載由此被減小并伴隨了功耗的減小。本發(fā)明認(rèn)識到邏輯電路典型地僅經(jīng)歷改變用于小數(shù)量給定輸入的輸出條件和可接收時鐘信號轉(zhuǎn)變的中間條件。
將理解，許多現(xiàn)有技術(shù)電路(即動態(tài)組合電路)使用時鐘信號的接收來減小用于每個數(shù)據(jù)輸入的柵負(fù)載和關(guān)聯(lián)傳播延遲。相反，當(dāng)時鐘信號經(jīng)受時鐘所驅(qū)動的輸入和該中間電路元件所施加的負(fù)載時，本發(fā)明進(jìn)行調(diào)節(jié)。時鐘信號可用性由時鐘路徑控制電路基于通過時鐘路徑控制電路將時鐘信號傳遞到邏輯電路是否導(dǎo)致所需(生產(chǎn)性)狀態(tài)變化來調(diào)節(jié)。具體而言，如果數(shù)字邏輯電路內(nèi)的狀態(tài)的真邏輯評估指示通過時鐘路徑控制電路傳遞時鐘信號將不產(chǎn)生所需狀態(tài)變化，如輸出狀態(tài)變化，或者推進(jìn)順序邏輯電路(即多級計數(shù)器)的內(nèi)部狀態(tài)，則時鐘信號被時鐘邏輯控制電路阻塞。
將理解，如在此所限定的數(shù)字邏輯電路包括被連接到中間電路的至少一個輸入，該中間電路包括組合和/或順序元件，至少一個輸出可從中產(chǎn)生。真邏輯評估包括對當(dāng)前狀態(tài)和包括輸入、中間部分和輸出的電路節(jié)點(diǎn)的邏輯評估。邏輯評估確定響應(yīng)于其當(dāng)前狀態(tài)而傳遞時鐘信號是否可導(dǎo)致數(shù)字邏輯電路的所需狀態(tài)變化。
更具體而言，在考慮組合數(shù)字邏輯電路的實(shí)例時，如果在接收到時鐘轉(zhuǎn)變(clock transition)時，輸入狀態(tài)的當(dāng)前組合不改變當(dāng)前輸出狀態(tài)，則時鐘信號由諸如由晶體管阻塞。對于順序邏輯電路，如果接收時鐘信號可能不對從其當(dāng)前輸入和中間狀態(tài)向著新輸出狀態(tài)的順序電路狀態(tài)推進(jìn)有貢獻(xiàn)，則時鐘信號被阻塞。如在此所使用的短語“向著新輸出狀態(tài)”意味著數(shù)據(jù)輸出狀態(tài)可能不是必要地變化，但可產(chǎn)生所述內(nèi)部狀態(tài)變化，其隨后可導(dǎo)致新輸出狀態(tài)。在考慮用依照本發(fā)明的事件驅(qū)動邏輯來實(shí)施的簡單數(shù)據(jù)觸發(fā)器的情況時，僅當(dāng)數(shù)據(jù)輸入與鎖存輸出不同時，時鐘信號將從時鐘路徑控制電路被傳遞到觸發(fā)器電路。
電路內(nèi)的評估可以以依照本發(fā)明的許多可替換方式來進(jìn)行并且常?？梢砸孕‰娐烽_銷來實(shí)施。亦應(yīng)理解，即使僅針對時鐘信號的接收將證明是非生產(chǎn)性的并由此不導(dǎo)致所需電路狀態(tài)變化的一部分電路狀態(tài)而阻塞時鐘，亦可實(shí)現(xiàn)有效的功率減小。
依照本發(fā)明的一個方面，比如響應(yīng)于電路輸入、輸出或其中的中間節(jié)點(diǎn)的狀況，電路的時鐘輸入針對電路所經(jīng)歷的一部分狀態(tài)被阻塞。結(jié)果，電路或電路級以較低功率耗散工作，這是因?yàn)閷τ谒邮盏拿總€時鐘轉(zhuǎn)變，被聯(lián)系到時鐘輸入信號的許多門不再經(jīng)歷電容性充電和放電循環(huán)。亦應(yīng)理解，功率節(jié)省亦可通過消除不向著輸出轉(zhuǎn)變而推進(jìn)電路狀態(tài)的中間電路內(nèi)的狀態(tài)變化而產(chǎn)生。這種中間狀態(tài)變化的實(shí)例是結(jié)合圖3描述的反相和延遲的時鐘信號CLKD-杠，另外還有不導(dǎo)致輸出轉(zhuǎn)變的其它關(guān)聯(lián)中間充電和放電。
本發(fā)明可按照一種用于減小鐘控(clocked)數(shù)字邏輯電路中的功耗的設(shè)備而被概括描述，其中時鐘路徑控制電路被配置成根據(jù)所接收的反饋來阻塞到鐘控數(shù)字邏輯電路的時鐘信號的通路。例如，對于鐘控數(shù)字邏輯電路的給定數(shù)據(jù)輸入，可僅當(dāng)所接收的反饋指示數(shù)據(jù)輸出中的所需狀態(tài)變化將響應(yīng)于接收時鐘信號而產(chǎn)生時使時鐘通過。時鐘路徑控制電路通常包括開關(guān)電路，用于在響應(yīng)于鐘控數(shù)字邏輯電路的輸入處的條件的檢測電路所提供的調(diào)節(jié)之后選擇性地阻塞時鐘信號。以這種方式，一旦檢測到響應(yīng)于接收數(shù)字信號，不產(chǎn)生鐘控數(shù)字邏輯電路內(nèi)的狀態(tài)變化，則時鐘信號被阻塞，從而使在它降低功率耗散和時鐘信號的負(fù)載的同時，對時鐘信號的阻塞不對電路狀態(tài)有影響。
依照本發(fā)明的另一個方面，本發(fā)明可被實(shí)施于動態(tài)邏輯電路內(nèi)，該電路包括第一邏輯電路；第二邏輯電路，其通過第一邏輯電路接收時鐘信號；以及裝置，用于根據(jù)從第二邏輯電路接收的反饋?zhàn)枞降诙壿嬰娐返牡谝贿壿嬰娐穬?nèi)的時鐘信號的通路。時鐘信號典型地使用互補(bǔ)電路來控制第二邏輯電路內(nèi)的預(yù)充電和評估階段的選擇，所述互補(bǔ)電路可被認(rèn)為是連接到數(shù)據(jù)輸入的選通電路。如果它可影響第二邏輯電路內(nèi)的所需狀態(tài)變化，則時鐘信號僅被傳遞到第二邏輯電路。第二邏輯電路可包括組合和/或順序邏輯電路。第一和第二邏輯電路兩者均可包括多個互連的開關(guān)元件，其被配置成執(zhí)行邏輯功能。用于阻塞時鐘信號的裝置可包括開關(guān)電路和檢測電路。當(dāng)其狀態(tài)由確定接收時鐘信號將不改變第二邏輯電路的輸出的檢測電路來調(diào)節(jié)時，開關(guān)電路進(jìn)入高阻抗模式以阻塞時鐘。比如在集成電路內(nèi)，開關(guān)元件和開關(guān)電路典型地被實(shí)施為一個或多個晶體管，其中晶體管是使用一個或多個預(yù)定器件制造過程(即NMOS、CMOS等)來制造的。優(yōu)選地通過以下來阻塞時鐘信號由進(jìn)入高阻抗模式的通過晶體管(pass transistor)來隔離時鐘信號，同時將第二邏輯電路的時鐘輸入拉到給定額定狀態(tài)以防止從浮動的時鐘輸入感覺到假時鐘信號。
電平移位器電路，如具有受限偏置的晶體管，可被用于減小通過第一邏輯電路到達(dá)第二邏輯電路的時鐘信號的信號電平，其中功率耗散和時鐘信號負(fù)載可被進(jìn)一步減小。舉例來說，可通過使用被配置有預(yù)定偏置電壓(即對于FET器件)或電流(即對于雙極器件)的晶體管以限制時鐘信號電流流動來實(shí)現(xiàn)電平移位。
調(diào)節(jié)時鐘信號阻塞的狀態(tài)的檢測器基于在第二邏輯電路內(nèi)發(fā)現(xiàn)的一個或多個中間或輸出狀態(tài)的條件或輸入、輸出和中間狀態(tài)的比較來確定阻塞或通過時鐘信號。開關(guān)電路可由檢測器根據(jù)電路狀態(tài)、比較或其中的關(guān)系來激勵以諸如通過一晶體管的低阻抗激活狀態(tài)將時鐘信號傳遞到第二邏輯電路。
在考慮通常為組合的動態(tài)邏輯電路時，本發(fā)明可被實(shí)施為一電路，其包括(1)至少一個晶體管，用于從至少一個數(shù)據(jù)輸入接收數(shù)據(jù)信號；(2)選通電路，其被耦合于晶體管的輸出，被配置成接收時鐘輸入上的時鐘信號以基于所述數(shù)據(jù)輸入來觸發(fā)數(shù)據(jù)輸出的狀態(tài)變化；以及(3)時鐘阻塞電路，其被配置成響應(yīng)于數(shù)據(jù)輸出的狀態(tài)而選擇性地阻止到選通電路的時鐘信號的通路。該裝置可被配置有比如到單個晶體管的單個數(shù)據(jù)輸入以便于實(shí)施反相和非反相緩沖器，或者可根據(jù)涉及多個數(shù)據(jù)輸入的邏輯功能來利用多個數(shù)據(jù)輸入。將理解，響應(yīng)于數(shù)據(jù)輸入之間的關(guān)系，許多不同的組合邏輯功能可依照本發(fā)明來實(shí)施，包括“與”門(AND gate)、“與非”門(NAND gate)、“或”門(OR gate)、“或非”門(NOR gate)、“異或”門(XORgate)、重合門(coincidence gate)及其組合。
應(yīng)理解，本發(fā)明可利用組合電路、順序電路及其組合來實(shí)施。在考慮順序電路的情況時，依照本發(fā)明的動態(tài)邏輯電路通常可包括(1)雙穩(wěn)態(tài)電路，其具有響應(yīng)于當(dāng)被時鐘輸入上的時鐘信號轉(zhuǎn)變觸發(fā)時在數(shù)據(jù)輸入上接收的數(shù)據(jù)信號的至少一個數(shù)據(jù)輸出；其中雙穩(wěn)態(tài)電路被配置成響應(yīng)于如響應(yīng)于時鐘輸入轉(zhuǎn)變的先前接收而觸發(fā)(負(fù)載)的數(shù)據(jù)輸入的狀態(tài)來保持和產(chǎn)生如先前所置的邏輯狀態(tài)；以及(3)時鐘路徑控制電路，其被耦合到雙穩(wěn)態(tài)電路并被配置成響應(yīng)于數(shù)據(jù)輸入和數(shù)據(jù)輸出處的信號之間的關(guān)系而阻塞時鐘信號轉(zhuǎn)變的接收。一個關(guān)系是等價，如在D觸發(fā)器中所發(fā)現(xiàn)的，其中如果輸入匹配輸出則設(shè)置不被傳遞到雙穩(wěn)態(tài)電路。類似的觸發(fā)器或其它形式的鎖存器可使用如在此所描述的事件驅(qū)動邏輯來實(shí)施，其提供功率節(jié)省并減小時鐘信號負(fù)載。
亦應(yīng)理解，依照本發(fā)明的時鐘路徑控制電路可借助復(fù)雜組合和順序電路部來使用。在這些情況下，可從數(shù)據(jù)輸入、中間狀態(tài)、數(shù)據(jù)輸出和各種輸入、輸出和中間狀態(tài)之間的關(guān)系來接收反饋以便于選擇由所述復(fù)雜組合和順序電路部接收的時鐘信號的調(diào)節(jié)。
本發(fā)明亦可被概括描述為一種降低數(shù)字邏輯電路級中的功率耗散的方法，所述數(shù)字邏輯電路級被配置成接收時鐘信號輸入上的時鐘信號以便于觸發(fā)所述數(shù)字邏輯電路級內(nèi)的狀態(tài)轉(zhuǎn)變，所述方法包括(1)確定在數(shù)字邏輯電路級內(nèi)，響應(yīng)于接收給定條件組下的時鐘信號輸入上的時鐘信號，不產(chǎn)生數(shù)字邏輯電路級內(nèi)的狀態(tài)轉(zhuǎn)變；以及(2)響應(yīng)于不產(chǎn)生數(shù)字邏輯電路級內(nèi)的狀態(tài)轉(zhuǎn)變的至少一部分條件而隔離時鐘信號與數(shù)字邏輯電路級的時鐘信號輸入。
該方法可結(jié)合如以上阻塞時鐘信號的條件來描述，或者依照通過它的條件來描述。因此，該方法可被類似地描述為包括(1)檢測可響應(yīng)于接收時鐘轉(zhuǎn)變而發(fā)生電路活動的數(shù)字邏輯電路級內(nèi)的條件；以及(2)響應(yīng)于所檢測的條件而允許時鐘轉(zhuǎn)變被傳遞到數(shù)字邏輯電路級，由此減小與所述時鐘轉(zhuǎn)變關(guān)聯(lián)的總柵電容負(fù)載。
在此所述的發(fā)明電路和方法可被實(shí)施于通過許多不同過程技術(shù)制造的電路上以及多種電路類型內(nèi)，包括分立邏輯元件、門陣列、可編程邏輯、微處理器、存儲器、數(shù)字信號處理器、以及利用數(shù)字邏輯電路的其它電路，包括被結(jié)合到電源電路、模擬裝置、MEMs裝置等內(nèi)的數(shù)字電路。
本發(fā)明的一個方面是提供一種展示出減小的功率耗散水平的邏輯電路體系結(jié)構(gòu)。
本發(fā)明的另一個方面是提供一種用于減小邏輯電路內(nèi)的功率損失的方法，所述邏輯電路可以以各種制造過程來實(shí)施，包括NMOS、CMOS和其它器件。
本發(fā)明的另一個方面是提供一種用于減小功率損失的方法，其可被結(jié)合到適合于完成各種組合和/或順序邏輯功能的邏輯級中。
本發(fā)明的另一個方面是提供一種邏輯電路功率減小方法，其可被容易地實(shí)施于常規(guī)制造的電路中。
本發(fā)明的另外方面和優(yōu)點(diǎn)將在以下部分的說明書和權(quán)利要求中揭示，其中詳述僅僅是為了完全公開本發(fā)明的優(yōu)選實(shí)施例而不是對其加以限制。


通過參考僅用于說明性目的的以下附圖將較為全面地理解本發(fā)明圖1是在靜態(tài)CMOS邏輯中實(shí)施的常規(guī)四輸入“與”門的示意圖。
圖2是在動態(tài)邏輯中實(shí)施的常規(guī)四輸入“與”門的示意圖。
圖3是在動態(tài)邏輯中實(shí)施的常規(guī)觸發(fā)器結(jié)構(gòu)(D-FF)的示意圖。
圖4是依照本發(fā)明一個實(shí)施例的單輸入邏輯電路級的示意圖，所示為利用時鐘路徑控制電路來減小與柵電容的充電和放電關(guān)聯(lián)的損失。
圖5是依照本發(fā)明另一個實(shí)施例的單輸入電路級的示意圖，所示為利用如圖4中所述的時鐘路徑控制電路，其具有用于控制時鐘信號振幅的附加電路。
圖6是依照本發(fā)明一個實(shí)施例的四輸入“與”門的示意圖，所示為利用時鐘路徑控制電路來減小與柵電容的充電和放電關(guān)聯(lián)的損失。
圖7是依照本發(fā)明的事件驅(qū)動觸發(fā)器電路的示意圖，所示為利用第一類型的時鐘路徑控制電路來減小與柵電容的充電和放電關(guān)聯(lián)的損失。
圖8是用于圖7中所述的觸發(fā)器電路的時序圖。
圖9是依照本發(fā)明的事件驅(qū)動觸發(fā)器電路的示意圖，所示為利用可替換的時鐘路徑控制電路來減小與柵電容的充電和放電關(guān)聯(lián)的損失。
具體實(shí)施例方式
更具體地參考附圖，為了說明性目的，本發(fā)明以在圖4到圖9中概括示出的設(shè)備來實(shí)施。將理解，所述設(shè)備可根據(jù)配置和部分的細(xì)節(jié)而變化，并且所述方法可根據(jù)特定步驟和序列而變化，而不背離如在此所公開的基本概念。
圖4舉例說明了單輸入事件驅(qū)動邏輯電路110，其類似于圖2中所示的四輸入“與”多米諾組合邏輯電路。邏輯電路110具有邏輯輸入112、時鐘輸入114和輸出116。所示的時鐘路徑控制電路118用于響應(yīng)于真邏輯評估通過常規(guī)組合的動態(tài)邏輯電路120選擇性地阻塞時鐘信號。
本發(fā)明的一般工作包含在接收激活時鐘信號的同時使邏輯電路循環(huán)經(jīng)過包括預(yù)充電和評估階段的時鐘階段。時鐘信號優(yōu)選地由互補(bǔ)電路來接收，典型為互補(bǔ)晶體管，其響應(yīng)于所接收的時鐘信號在預(yù)充電期間通過第一電路來對電路節(jié)點(diǎn)充電，然后允許電荷通過第二電路在所述評估階段期間被耗散或保持于所述節(jié)點(diǎn)上。
考慮在時鐘114轉(zhuǎn)變?yōu)榈鸵蚤_始預(yù)充電階段時輸出116被保持為高的情況。晶體管126導(dǎo)通而晶體管128關(guān)斷，從而導(dǎo)致節(jié)點(diǎn)A上的電荷建立而不管輸入112的狀態(tài)。節(jié)點(diǎn)A一直充電到反相器132的邏輯閾(克服由反相器134提供的相反電流)，因此反相器132切換狀態(tài)以將輸出116驅(qū)動到低，由此關(guān)斷通過晶體管122以阻塞時鐘信號傳遞，并且導(dǎo)通上拉晶體管124以保持邏輯電路的時鐘輸入為高。因此已自動進(jìn)入評估階段而不管時鐘信號CLK 114的真狀態(tài)。
在評估階段內(nèi)，晶體管128被導(dǎo)通而晶體管126被關(guān)斷，其中輸入112的設(shè)置響應(yīng)于預(yù)充電而確定輸出116。具體而言，輸入112上的高電平對節(jié)點(diǎn)A放電從而導(dǎo)致輸出116上的高電平，而輸入112上的低電平使節(jié)點(diǎn)A保持在如反相器134(“保持器”)所保持的預(yù)充電的高電平，其中輸出116保持為低以將時鐘通過晶體管122保持在關(guān)狀態(tài)。
將理解，只要輸入112保持為低，邏輯電路120被與時鐘信號114的轉(zhuǎn)變隔離，由此匹配輸出116。在該狀態(tài)中，如果輸入112應(yīng)轉(zhuǎn)變到高，則節(jié)點(diǎn)A將被放電，從而導(dǎo)致輸出116轉(zhuǎn)變到高，由此不阻塞時鐘信號114，從而允許隨后的預(yù)充電階段。將理解，已經(jīng)通過使用依照本發(fā)明提供的對時鐘信號的選擇性阻塞以許多方式實(shí)現(xiàn)了功耗的減小。
圖5描述了時鐘路徑控制電路118，其包括用于減小時鐘信號114的信號振幅以在時鐘處于激活時減小電容性功率損失。舉例來說，用于減小時鐘振幅的裝置被描述為柵被連接到基準(zhǔn)電壓Vref的晶體管152。應(yīng)理解，任何方便的電平移位電路可在本發(fā)明中被用于減小時鐘信號114的信號振幅。
圖6舉例說明了事件驅(qū)動動態(tài)數(shù)字邏輯電路170的實(shí)施，在其中與非生產(chǎn)性時鐘活動關(guān)聯(lián)的至少一部分不必要功耗被消除。該電路的動態(tài)邏輯部分與針對圖2所述相同，然而，它已通過添加依照本發(fā)明的時鐘路徑控制電路得到修改。所得到的事件驅(qū)動數(shù)字邏輯電路170具有邏輯輸入172、時鐘信號CLK 174和輸出176。時鐘路徑控制電路178調(diào)整到邏輯電路180的時鐘信號CLK 174的傳送。時鐘路徑控制電路178被描述為具有時鐘通過晶體管182和上拉晶體管184、186。時鐘信號CLK 174由互補(bǔ)晶體管188、190接收于邏輯電路180內(nèi)。輸入信號172由處于串聯(lián)“與”功能配置的晶體管192、194、196、198接收。電路輸出176借助保持器電路202由反相器200來驅(qū)動。
在預(yù)充電階段(當(dāng)CLK低時)，節(jié)點(diǎn)A和輸出OUT 176分別被預(yù)充電于VDD(高)和VSS(低)。因此，節(jié)點(diǎn)B通過晶體管186預(yù)充電為高。當(dāng)在時鐘信號174的上升沿所有輸入為高時，則節(jié)點(diǎn)A被放電至低并且輸出OUT 176轉(zhuǎn)到高，如在常規(guī)動態(tài)邏輯電路中。在節(jié)點(diǎn)A被放電至低之后，節(jié)點(diǎn)B由晶體管184維持為高以消除節(jié)點(diǎn)B處的浮動狀況。晶體管184提供受限的電感(即，如由于減小的晶體管寬度)，從而允許足夠的電流流動以便于保持節(jié)點(diǎn)B處的電壓而不妨礙預(yù)充電工作。在時鐘信號CLK174轉(zhuǎn)變?yōu)榈投M(jìn)入預(yù)充電模式時，節(jié)點(diǎn)B被放電至低狀態(tài)，這是因?yàn)榫w管182被導(dǎo)通。因此，對于時鐘的評估階段，該事件驅(qū)動電路的工作與常規(guī)動態(tài)邏輯相同，而沒有導(dǎo)致速度惡化。
當(dāng)一旦進(jìn)入評估階段(時鐘轉(zhuǎn)變回到高)任何一個輸入172被保持為低時，節(jié)點(diǎn)A將不被放電，并且將在預(yù)充電電壓(VDD)處保持為高，而輸出OUT 176將被驅(qū)動為低。因此，時鐘輸入被阻塞，并且節(jié)點(diǎn)B被維持為高。因此，晶體管186被保持激活而晶體管182、184為關(guān)。
在通過晶體管182為關(guān)的這些條件下，在時鐘信號CLK 174轉(zhuǎn)變到低時，作為時鐘轉(zhuǎn)變的結(jié)果，沒有柵電容的放電和充電將發(fā)生，由此在動態(tài)邏輯的常規(guī)實(shí)施上節(jié)省了功率。應(yīng)理解，在所述組合的所有輸入被滿足(對于所描述的“與”功能)并且真邏輯評估被進(jìn)行之后，時鐘信號CLK174僅被傳送給動態(tài)邏輯。真邏輯評估確定真狀態(tài)變化是否可響應(yīng)于時鐘轉(zhuǎn)變而產(chǎn)生。真狀態(tài)變化是電路起作用所必要的狀態(tài)變化，從而排除了響應(yīng)于否則為非生產(chǎn)性的時鐘而發(fā)生的偶然狀態(tài)變化。作為限制時鐘信號傳送的結(jié)果，預(yù)充電循環(huán)僅響應(yīng)于滿足功能條件的邏輯輸入172而發(fā)生。應(yīng)理解，所述電路不經(jīng)歷浪費(fèi)裝置功率的被聯(lián)系到時鐘信號CLK 174的柵電容的非生產(chǎn)性充電和放電。對于其余輸入組合，到節(jié)點(diǎn)B的時鐘路徑保持被阻塞(隔離)，而沒有功率被時鐘信號CLK 174在其轉(zhuǎn)變于預(yù)充電和評估循環(huán)之間時消耗。
通過消除不必要的時鐘功耗，在依照本發(fā)明被修改成事件驅(qū)動的該動態(tài)電路170內(nèi)減小了總功耗。用于事件驅(qū)動電路的功率節(jié)省量取決于電路內(nèi)的堆棧深度(depth of stacking)。例如，在四輸入“與”電路上可節(jié)省比三輸入“與”電路多的功率。亦應(yīng)理解，功率不僅在單個邏輯級中而且在邏輯塊中被節(jié)省。例如，對于典型的輸入組合，邏輯級的僅大約百分之二十(20％)被激勵于典型的32位加法器中。在用常規(guī)動態(tài)邏輯實(shí)施的加法器中，所有邏輯級都消耗時鐘功率。相反，用依照本發(fā)明的事件驅(qū)動動態(tài)邏輯實(shí)施的加法器以減小的功率水平來工作，這是因?yàn)檫壿嫾壍膬H激活的百分之二十(20％)消耗時鐘功率。因此，可通過用本發(fā)明的事件驅(qū)動邏輯實(shí)施邏輯電路來減小總功耗。對于32位加法器的示例情況，使用事件驅(qū)動邏輯節(jié)省了近似百分之八十(80％)的時鐘功率。由于時鐘功耗占電路內(nèi)總工作功耗的大約一半，因而斷定可通過利用依照本發(fā)明的事件驅(qū)動邏輯電路來提供工作功耗的大約百分之四十(40％)的總減小。
除了組合邏輯以外，本發(fā)明的事件驅(qū)動邏輯亦可被應(yīng)用于順序邏輯電路。舉例來說，本發(fā)明的事件驅(qū)動邏輯可被應(yīng)用于產(chǎn)生事件驅(qū)動觸發(fā)器，在其中消除了不必要的時鐘功耗。在被應(yīng)用于觸發(fā)器電路時，當(dāng)保持在輸入處的數(shù)據(jù)與來自先前循環(huán)的觸發(fā)器內(nèi)的鎖存數(shù)據(jù)相同時，該基本前提(basic premise)消除了不必要的時鐘功耗。本發(fā)明中的選擇性時鐘阻塞可被通用化，其中如果數(shù)字邏輯電路的狀況指示作為時鐘轉(zhuǎn)變的結(jié)果，將不產(chǎn)生所需狀態(tài)變化，則時鐘信號可被阻塞于數(shù)字邏輯電路以節(jié)省功率。
圖7舉例說明了觸發(fā)器電路210，其在時鐘的下降沿和上升沿捕獲數(shù)據(jù)。數(shù)據(jù)觸發(fā)器僅僅是可使用事件驅(qū)動邏輯實(shí)施以減小功耗的順序邏輯電路的一個實(shí)例，并且所述方法可被一般地應(yīng)用于順序邏輯電路的大多數(shù)或所有形式。
本方法可被通用化成阻塞到邏輯電路的時鐘信號的轉(zhuǎn)變，除非該邏輯電路中的狀態(tài)評估指示電路內(nèi)的狀態(tài)變化響應(yīng)于電路狀況而未決。典型地，時鐘信號阻塞響應(yīng)于簡單組合或順序邏輯電路內(nèi)的輸入和/或輸出之間的關(guān)系而進(jìn)行，而較復(fù)雜的電路可能需要中間狀態(tài)評估。在數(shù)據(jù)“D”觸發(fā)器的情況下，所述評估確定鎖存數(shù)據(jù)是否與進(jìn)入的數(shù)據(jù)相同。
考慮鎖存數(shù)據(jù)與數(shù)據(jù)輸入D 214不同的情況，例如鎖存數(shù)據(jù)為低而數(shù)據(jù)輸入D 214被保持為高。在此情況下，晶體管224為開而晶體管228為關(guān)。接收反相數(shù)據(jù)是在晶體管236處于開狀態(tài)而晶體管234被關(guān)斷時。由于鎖存數(shù)據(jù)為低，分別地，Q為低而Q-杠為高。由于Q-杠為高，晶體管226為關(guān)而晶體管230被導(dǎo)通。由于Q為低，晶體管238被導(dǎo)通而晶體管232被關(guān)斷。因此，Y1被保持為高而晶體管240被關(guān)斷，而晶體管242為開。
當(dāng)CLK 212為低(預(yù)充電階段)時，節(jié)點(diǎn)X1通過晶體管228和230放電至低，而晶體管244被導(dǎo)通。在先前電路工作中，節(jié)點(diǎn)X2和Y2分別由晶體管246和晶體管242置為低，而X2-杠被置為高。因此，通過反相器248、250，晶體管256被關(guān)斷。將理解，反相器對248和250與252、254一起防止節(jié)點(diǎn)X2和Y2浮動，并且保持那些節(jié)點(diǎn)為低。Q和Q-杠處的鎖存數(shù)據(jù)被與評估電路(左邊部分)隔離。晶體管244導(dǎo)通時，在時鐘信號CLK 212轉(zhuǎn)為高時，節(jié)點(diǎn)X2和X2-杠分別轉(zhuǎn)變到高和低，并且晶體管256被導(dǎo)通。因此，節(jié)點(diǎn)Q處的數(shù)據(jù)從低(先前數(shù)據(jù))變化到高(新數(shù)據(jù))。
由于晶體管240被關(guān)斷并且節(jié)點(diǎn)Y2通過下拉晶體管242維持為低，則晶體管258被關(guān)斷，并且沒有靜態(tài)電流。在輸出數(shù)據(jù)被改變到高之后，晶體管238被關(guān)斷而晶體管232被導(dǎo)通。由于Q-杠被改變到低，晶體管226變成導(dǎo)通而晶體管230被關(guān)斷。然而應(yīng)指出，當(dāng)輸入D被改變到低(“無效”數(shù)據(jù)轉(zhuǎn)變)時，CLK仍為高并且節(jié)點(diǎn)Y1在浮動，因此鎖存器(反相器252和254)是保持節(jié)點(diǎn)Y2為低所必要的。因此，節(jié)點(diǎn)X1轉(zhuǎn)到高并且晶體管244被關(guān)斷，而下拉晶體管246被導(dǎo)通。因此，節(jié)點(diǎn)X2從時鐘信號CLK 212去耦并且通過晶體管246放電至VSS(低)。節(jié)點(diǎn)X2-杠被置為高以截止晶體管256。結(jié)果，Q和Q-杠處的鎖存輸出與電路的其余部分隔離。
在輸出Q 264采用高狀態(tài)之后，如果數(shù)據(jù)輸入D 214仍處于與先前循環(huán)相同的狀態(tài)，則節(jié)點(diǎn)Y1響應(yīng)于晶體管236而保持為高，而晶體管240被關(guān)斷。節(jié)點(diǎn)Y2由晶體管242保持為低，其中晶體管258被關(guān)斷。節(jié)點(diǎn)X1由晶體管226置為高，這是因?yàn)镼-杠為低并且晶體管244被關(guān)斷。節(jié)點(diǎn)X2和X2-杠分別保持為低和高，并且晶體管256被關(guān)斷。由于即使在CLK 212轉(zhuǎn)到高之后晶體管244和240亦被關(guān)斷，將理解如在常規(guī)觸發(fā)器中所示的柵電容的充電和放電不發(fā)生在依照本發(fā)明的事件驅(qū)動觸發(fā)器內(nèi)。
輸入D為高時的用于事件驅(qū)動數(shù)據(jù)觸發(fā)器的時序圖被描述于圖8中。在時鐘進(jìn)入評估階段時與X和Y節(jié)點(diǎn)以及關(guān)聯(lián)的Q和Q-杠輸出的關(guān)系被突出。
當(dāng)鎖存數(shù)據(jù)與輸入數(shù)據(jù)相同時，該事件驅(qū)動D觸發(fā)器內(nèi)的不必要時鐘功耗被消除，由此減小了總功耗。與常規(guī)觸發(fā)器相比，電路工作速度可通過使用非堆積電路結(jié)構(gòu)來提高。在圖3的常規(guī)觸發(fā)器中，節(jié)點(diǎn)X通過三個堆積的晶體管(92、94和96，或者100、102和104)而放電。典型地，數(shù)據(jù)被設(shè)置得比時鐘早以符合預(yù)定最小設(shè)置時間。因此，再次參考圖7，在CLK轉(zhuǎn)到高之前，晶體管244或晶體管240被導(dǎo)通。當(dāng)CLK轉(zhuǎn)為高時，CLK信號迅速傳播經(jīng)過非堆積邏輯、反相器248和晶體管256或258。因此，數(shù)據(jù)鎖存速度可被提高大約百分之三十(30％)。
在Q和Q-杠已分別變化到高和低之后，當(dāng)數(shù)據(jù)輸入D 214被保持為低時，則當(dāng)CLK為低并且晶體管240被導(dǎo)通時，節(jié)點(diǎn)Y1232和晶體管234通過晶體管而放電至VSS(低)。節(jié)點(diǎn)X1通過晶體管224而置為高，并且晶體管244被關(guān)斷。當(dāng)時鐘信號CLK 212轉(zhuǎn)變到高時，節(jié)點(diǎn)Y2轉(zhuǎn)變到高并且晶體管258導(dǎo)通。節(jié)點(diǎn)Q由此被放電至VSS(低)并且Q-杠變?yōu)楦?。一旦Q轉(zhuǎn)為低，節(jié)點(diǎn)Y1轉(zhuǎn)變到高并且晶體管240被關(guān)斷。節(jié)點(diǎn)Y2被放電至VSS(低)并且晶體管258被關(guān)斷。當(dāng)Q-杠轉(zhuǎn)為高時，當(dāng)數(shù)據(jù)輸入D214為高時，當(dāng)時鐘輸入CLK 212轉(zhuǎn)到低時，晶體管230轉(zhuǎn)為高并且節(jié)點(diǎn)X1轉(zhuǎn)為低。在此情況下，晶體管244被導(dǎo)通并且輸出在隨后循環(huán)期間在上升沿處被改變。
總之，依照本發(fā)明該實(shí)施例的事件驅(qū)動數(shù)據(jù)觸發(fā)器包括數(shù)據(jù)鎖存器部分(反相器260和262)、驅(qū)動器部分(晶體管256和258)、時鐘路徑控制部分(對于為高的輸入數(shù)據(jù)D 214是晶體管224、226、228和230，而對于為低的輸入數(shù)據(jù)D 214是晶體管236、238、232和234)以及驅(qū)動器控制部分。時鐘路徑控制部分接收鎖存數(shù)據(jù)(Q或Q-杠)和輸入數(shù)據(jù)D 214的信息并且僅當(dāng)鎖存數(shù)據(jù)和輸入數(shù)據(jù)相互補(bǔ)同時被激勵以消除不必要的時鐘功耗。
在低數(shù)據(jù)輸入D 214被鎖存于Q之后，僅到高的數(shù)據(jù)輸入D 214的轉(zhuǎn)變使時鐘路徑控制電路通過允許時鐘轉(zhuǎn)變通過而做出響應(yīng)，并由此使驅(qū)動器能將輸出Q 264從低變到高。
圖9通過進(jìn)一步的實(shí)例描述了事件驅(qū)動觸發(fā)器270的另一個實(shí)施例。該實(shí)施例的事件驅(qū)動順序裝置利用不同的時鐘路徑控制電路280、282來增加設(shè)置時間余量。在圖7的先前事件驅(qū)動觸發(fā)器中，數(shù)據(jù)需要如在典型設(shè)計中那樣被設(shè)置得比時鐘早以確保安全的電路工作。然而，在圖9中所示的觸發(fā)器中，數(shù)據(jù)輸入D 274可被設(shè)置得比時鐘信號CLK 272晚一個量，其被給定為一個“或非”門延遲。因此該實(shí)施例的電路可安全工作，而不管負(fù)設(shè)置時間條件。該特征在速度關(guān)鍵的應(yīng)用中是特別有益的，如使用通常被稱為“時間借用”技術(shù)的技術(shù)來構(gòu)建較快管線體系結(jié)構(gòu)。
事件驅(qū)動(ED)邏輯的明顯好處是通過使用在此所述的時鐘路徑控制電路消除了不必要的電路和時鐘功耗。當(dāng)時鐘路徑控制電路被應(yīng)用于動態(tài)邏輯時，時鐘信號僅被用于在預(yù)期到有用(生產(chǎn)性)狀態(tài)變化時響應(yīng)于邏輯狀態(tài)的正評估而預(yù)充電內(nèi)部節(jié)點(diǎn)。在將事件驅(qū)動(ED)邏輯應(yīng)用于觸發(fā)器的過程中，僅當(dāng)數(shù)據(jù)輸入不與從先前循環(huán)鎖存的數(shù)據(jù)對應(yīng)時，時鐘路徑控制電路使路徑能改變輸出數(shù)據(jù)。一般而言，僅當(dāng)如在評估階段所確定的可產(chǎn)生邏輯電路的狀態(tài)變化時使鐘控經(jīng)過而到達(dá)邏輯電路。在評估階段進(jìn)行的確定可考慮輸入信號和邏輯電路的中間和輸出狀態(tài)兩者之間的關(guān)系的任何一個。
因此，將看出本發(fā)明提供了一種用于實(shí)施事件驅(qū)動邏輯的方法，其通過示出組合和順序邏輯電路兩者的許多實(shí)施例來舉例說明。所述方法和電路可被應(yīng)用于包含邏輯電路的任何裝置中，并且特別適合于在集成電路中使用。所述的功率減小方法亦可與通過許多不同制造過程而生產(chǎn)的裝置一起使用。
盡管示例的實(shí)施例描述了具有單個輸出的電路，應(yīng)容易理解，在本發(fā)明中所述的方法和電路適用于具有任何數(shù)量輸入和輸出并經(jīng)歷中間邏輯電路的分類的組合和/或順序邏輯電路。
盡管以上描述包含了許多細(xì)節(jié)，它們不應(yīng)被理解成限制了本發(fā)明的范圍，而應(yīng)被理解成僅僅提供了對本發(fā)明的一些當(dāng)前優(yōu)選實(shí)施例的說明。因此將理解，本發(fā)明的范圍完全包含對本領(lǐng)域的技術(shù)人員可能變得顯而易見的其它實(shí)施例，并且本發(fā)明的范圍因此應(yīng)僅由所附權(quán)利要求來限制，在該權(quán)利要求中，除非有明確表述，對單數(shù)形式的元件的參考并不是想要指“一個且僅一個”，而應(yīng)當(dāng)是“一個或多個”。本領(lǐng)域普通技術(shù)人員所公知的對上述優(yōu)選實(shí)施例的元件的所有結(jié)構(gòu)、化學(xué)和功能等效形式在此被確切地引入作為參考，并且旨在由本權(quán)利要求來包含。而且，對于裝置和方法來說，沒有必要針對尋求由本發(fā)明解決的每個問題，這是因?yàn)樗鼞?yīng)由本權(quán)利要求來包含。此外，本公開內(nèi)容中的元件、部件或方法步驟都不是旨在專用于公眾，而不管所述元件、部件或方法步驟是否在權(quán)利要求中明確引用。這里的權(quán)利要求元素都不應(yīng)在35 U.S.C.112，第六段的規(guī)定下被解釋，除非使用短語“用于……的裝置”來確切敘述該元素。
權(quán)利要求
1.一種用于減小鐘控數(shù)字邏輯電路中的電路功耗的設(shè)備，包括時鐘路徑控制電路，其被配置成根據(jù)從所述鐘控數(shù)字邏輯電路接收的反饋來阻塞到所述鐘控數(shù)字邏輯電路的時鐘信號的通路。
2.如權(quán)利要求1所述的設(shè)備，其中所述時鐘路徑控制電路被配置成僅當(dāng)時鐘信號將引起所述鐘控數(shù)字邏輯電路的所需狀態(tài)變化時才將所述時鐘信號傳遞到所述鐘控數(shù)字邏輯電路。
3.如權(quán)利要求1所述的設(shè)備，其中所述時鐘路徑控制電路包括開關(guān)電路，其被配置成在所述時鐘信號被在所述鐘控數(shù)字邏輯電路的輸入接收之前選擇性地阻塞所述時鐘信號；以及檢測電路，其被配置成響應(yīng)于在所述鐘控數(shù)字邏輯電路內(nèi)檢測的條件而調(diào)節(jié)所述開關(guān)電路的狀態(tài)。
4.如權(quán)利要求3所述的設(shè)備，其中所述檢測電路被配置成響應(yīng)于在所述鐘控數(shù)字邏輯電路內(nèi)的所需狀態(tài)變化是否可響應(yīng)于接收所述時鐘信號而產(chǎn)生檢測所述條件。
5.如權(quán)利要求3所述的設(shè)備，進(jìn)一步包括開關(guān)電路，其被配置成響應(yīng)于對所述時鐘信號的阻塞而將所述時鐘輸入拉向預(yù)定電壓狀態(tài)。
6.一種與鐘控邏輯電路一起使用的用于減小電路功耗的設(shè)備，包括第一邏輯電路；第二邏輯電路，其通過所述第一邏輯電路接收時鐘信號；以及裝置，用于根據(jù)從所述第二邏輯電路接收的反饋來阻塞到所述第二邏輯電路的第一邏輯電路內(nèi)的時鐘信號的通路。
7.如權(quán)利要求6所述的設(shè)備，其中所述用于阻塞通過所述第一邏輯電路的時鐘信號的通路的裝置被配置成僅響應(yīng)于在所述第二邏輯電路中檢測到其中接收所述時鐘信號可導(dǎo)致所述第二邏輯電路的所需狀態(tài)變化的條件而通過所述第一邏輯電路將所述時鐘信號傳遞到所述第二邏輯電路。
8.如權(quán)利要求6所述的設(shè)備，其中所述用于阻塞時鐘信號通路的裝置被配置成當(dāng)在所述第二邏輯電路中檢測到通過所述第二邏輯電路接收所述時鐘信號將不產(chǎn)生所述第二邏輯電路的所需狀態(tài)變化條件時不將所述時鐘信號傳遞到所述第二邏輯電路的時鐘輸入。
9.如權(quán)利要求6所述的設(shè)備，其中所述第二邏輯電路包括組合或順序邏輯電路。
10.如權(quán)利要求6所述的設(shè)備，其中所述第二邏輯電路被實(shí)施在集成電路的電路內(nèi)。
11.如權(quán)利要求6所述的設(shè)備，其中所述用于阻塞時鐘信號通路的裝置包括開關(guān)電路，其被配置成根據(jù)所述第二邏輯電路的接收，選擇性地阻塞所述時鐘信號；以及檢測電路，其被配置成如果響應(yīng)于接收所述時鐘信號，不產(chǎn)生所述第二邏輯電路的狀態(tài)變化，則調(diào)節(jié)所述開關(guān)電路以阻塞所述時鐘信號。
12.一種用于減小鐘控數(shù)字邏輯電路中的電路功耗的設(shè)備，包括時鐘路徑控制電路，其被配置成根據(jù)從所述鐘控數(shù)字邏輯電路接收的反饋來將時鐘信號傳遞到所述鐘控數(shù)字邏輯電路的時鐘輸入。
13.如權(quán)利要求12所述的設(shè)備，其中所述時鐘路徑控制電路被配置成僅當(dāng)在所述鐘控數(shù)字邏輯電路內(nèi)接收時鐘信號可產(chǎn)生所述鐘控數(shù)字邏輯電路內(nèi)的所需狀態(tài)變化時將所述時鐘信號傳遞到所述鐘控數(shù)字邏輯電路。
14.如權(quán)利要求12所述的設(shè)備，其中所述時鐘路徑控制電路包括第一開關(guān)電路，其被配置成將所述時鐘信號選擇性地傳遞到所述鐘控數(shù)字邏輯電路的所述時鐘輸入；以及裝置，用于確定所述鐘控數(shù)字邏輯電路接收所述時鐘信號在所述鐘控數(shù)字邏輯電路內(nèi)是否可產(chǎn)生所需狀態(tài)變化。
15.如權(quán)利要求14所述的設(shè)備其中所述第一開關(guān)電路包括具有至少一個輸入的至少一個第一晶體管其中所述輸入耦合到所述用于確定的裝置并且被配置成控制對所述開關(guān)電路的激勵。
16.如權(quán)利要求14所述的設(shè)備，進(jìn)一步包括第二開關(guān)電路，其被配置成響應(yīng)于所述第一開關(guān)電路對所述時鐘信號的阻塞而將所述鐘控數(shù)字邏輯電路的所述時鐘輸入拉向預(yù)定電壓狀態(tài)。
17.如權(quán)利要求16所述的設(shè)備，其中所述第二開關(guān)電路包括至少一個第二晶體管，其被連接于所述鐘控數(shù)字邏輯電路的所述時鐘輸入和預(yù)定電壓之間，所述晶體管響應(yīng)于所述第一開關(guān)電路對所述時鐘信號的阻塞而被激勵。
18.如權(quán)利要求14所述的設(shè)備其中所述用于確定的裝置包括所述第一開關(guān)電路的控制輸入和所述鐘控數(shù)字邏輯電路之間的至少一個電連接；其中響應(yīng)于在所述鐘控數(shù)字邏輯電路內(nèi)檢測的條件對所述開關(guān)電路的激勵進(jìn)行調(diào)節(jié)。
19.如權(quán)利要求14所述的設(shè)備，其中所述用于確定的裝置包括檢測電路，其被配置成響應(yīng)于在所述鐘控數(shù)字邏輯電路內(nèi)檢測的條件而調(diào)節(jié)所述開關(guān)電路的狀態(tài)。
20.如權(quán)利要求14所述的設(shè)備，其中所述檢測電路包括邏輯電路，其被配置成確定所述鐘控數(shù)字邏輯電路的輸出的狀態(tài)。
21.如權(quán)利要求20所述的設(shè)備，進(jìn)一步包括所述檢測電路內(nèi)的附加邏輯電路，其被配置成對所述輸出狀態(tài)與所述鐘控數(shù)字邏輯電路的一個或多個輸入進(jìn)行比較。
22.一種數(shù)字邏輯電路，包括多個互連的開關(guān)元件，其被配置成響應(yīng)于在時鐘輸入接收的時鐘信號轉(zhuǎn)變而執(zhí)行邏輯功能；以及裝置，用于一旦檢測到所述時鐘轉(zhuǎn)變將不導(dǎo)致所述互連的開關(guān)元件內(nèi)的狀態(tài)變化則隔離所述互連的開關(guān)元件以不接收所述時鐘信號轉(zhuǎn)變。
23.如權(quán)利要求22所述的數(shù)字邏輯電路，其中所述用于隔離所述互連的開關(guān)元件的裝置包括時鐘開關(guān)電路，其被配置成將所述時鐘信號選擇性地傳遞到所述互連的開關(guān)元件的所述時鐘輸入；以及檢測器，其被耦合到所述時鐘開關(guān)電路以便于控制所述時鐘開關(guān)電路的選擇性通過狀態(tài)；其中所述檢測器被配置成響應(yīng)于在所述互連的開關(guān)元件內(nèi)檢測到響應(yīng)于接收所述時鐘信號將不產(chǎn)生所述互連的開關(guān)元件的所需狀態(tài)變化的條件，將所述時鐘開關(guān)電路置于高阻抗模式中。
24.如權(quán)利要求23所述的數(shù)字邏輯電路，其中所述檢測器包括邏輯電路，其被配置成確定所述數(shù)字邏輯電路的一個或多個中間或輸出狀態(tài)。
25.如權(quán)利要求24所述的數(shù)字邏輯電路，進(jìn)一步包括所述檢測器內(nèi)的附加邏輯電路，用于將所述中間或輸出狀態(tài)與所述鐘控數(shù)字邏輯電路的一個或多個輸入進(jìn)行比較，其結(jié)果驅(qū)動對所述時鐘開關(guān)電路的選擇。
26.如權(quán)利要求23所述的數(shù)字邏輯電路，其中所述檢測器被配置成響應(yīng)于滿足產(chǎn)生所述數(shù)字邏輯電路內(nèi)的所需中間或輸出狀態(tài)變化所必要的輸入條件和中間條件，激勵所述時鐘開關(guān)電路以便于將所述時鐘信號傳遞到所述互連的開關(guān)元件的時鐘輸入。
27.如權(quán)利要求23所述的數(shù)字邏輯電路，其中所述檢測器被配置成響應(yīng)于滿足可產(chǎn)生所述數(shù)字邏輯電路內(nèi)的所需輸出狀態(tài)的輸入條件，激勵所述時鐘開關(guān)電路以便于將所述時鐘信號傳遞到所述互連的開關(guān)元件的時鐘輸入。
28.一種數(shù)字邏輯電路，包括多個互連的開關(guān)元件，其被配置成響應(yīng)于在時鐘輸入上接收的時鐘轉(zhuǎn)變而執(zhí)行邏輯功能；以及時鐘路徑控制電路，其被配置成響應(yīng)于在所述多個互連的開關(guān)元件內(nèi)檢測的電路狀態(tài)，通過所述多個互連的開關(guān)元件來阻塞所述時鐘輸入上的所述時鐘轉(zhuǎn)變的接收。
29.如權(quán)利要求28所述的數(shù)字邏輯電路，其中所述時鐘路徑控制電路被配置成通過以下來阻塞所述時鐘轉(zhuǎn)變在所述時鐘路徑控制電路內(nèi)的所述時鐘信號和所述多個互連的開關(guān)元件的所述時鐘信號輸入之間施加足夠高的阻抗以由所述多個互連的開關(guān)元件來防止所述時鐘信號的寄存。
30.如權(quán)利要求28所述的數(shù)字邏輯電路，其中所述時鐘路徑控制電路被配置有至少一個開關(guān)元件，其具有所述時鐘信號必須在被所述時鐘信號輸入接收之前通過的低阻抗?fàn)顟B(tài)，以及所述時鐘信號被阻塞以不被所述時鐘信號輸入接收的高阻抗?fàn)顟B(tài)。
31.如權(quán)利要求30所述的數(shù)字邏輯電路，進(jìn)一步包括裝置，用于在所述時鐘信號被隔離于所述互連的開關(guān)元件的所述時鐘信號輸入的條件下將所述互連的開關(guān)元件的所述時鐘信號輸入選擇性地偏置向預(yù)定電壓狀態(tài)。
32.如權(quán)利要求31所述的數(shù)字邏輯電路，其中所述用于選擇性偏置所述時鐘信號輸入的裝置包括至少一個晶體管，其被配置成當(dāng)所述時鐘信號不被傳遞到所述互連的開關(guān)元件的所述時鐘信號輸入時被激勵以將所述時鐘信號輸入拉向預(yù)定電壓狀態(tài)。
33.如權(quán)利要求28所述的數(shù)字邏輯電路，其中所述時鐘路徑控制電路被配置成響應(yīng)于存在于所述互連的開關(guān)元件內(nèi)的輸入、輸出和中間信號和節(jié)點(diǎn)狀態(tài)之間的關(guān)系而檢測電路狀態(tài)。
34.如權(quán)利要求28所述的數(shù)字邏輯電路，其中所述多個互連的開關(guān)元件包括動態(tài)邏輯電路，在其中所述時鐘控制預(yù)充電階段和評估階段以便于觸發(fā)所述多個互連的開關(guān)元件內(nèi)的狀態(tài)變化。
35.如權(quán)利要求34所述的數(shù)字邏輯電路，其中所述多個互連的開關(guān)元件內(nèi)的所述預(yù)充電和評估階段由互補(bǔ)電路來控制，其響應(yīng)于所述時鐘信號而工作以便于在預(yù)充電期間從第一電路對電路節(jié)點(diǎn)充電，然后允許響應(yīng)于所述所接收的時鐘信號通過第二電路在所述評估階段期間耗散或保持電荷。
36.如權(quán)利要求28所述的數(shù)字邏輯電路，其中所述數(shù)字邏輯電路包括組合邏輯電路。
37.如權(quán)利要求36所述的數(shù)字邏輯電路，其中所述組合邏輯電路的狀態(tài)變化響應(yīng)于接收作為在所述時鐘輸入上接收的所述時鐘信號的轉(zhuǎn)變而發(fā)生。
38.如權(quán)利要求28所述的數(shù)字邏輯電路，其中所述數(shù)字邏輯電路包括順序邏輯電路。
39.如權(quán)利要求38所述的數(shù)字邏輯電路，其中所述順序邏輯電路被配置成在所述順序邏輯電路的所述時鐘輸入上接收時鐘信號以便于控制所述順序邏輯電路內(nèi)的信號狀態(tài)的鎖存。
40.如權(quán)利要求39所述的數(shù)字邏輯電路，其中所述順序邏輯電路被配置成響應(yīng)于接收所述時鐘信號而激勵順序數(shù)字邏輯電路的順序邏輯功能。
41.如權(quán)利要求28所述的數(shù)字邏輯電路，其中所述互連的開關(guān)元件包括晶體管。
42.如權(quán)利要求41所述的數(shù)字邏輯電路，其中所述晶體管在一個或多個預(yù)定器件過程中被制造于集成電路內(nèi)。
43.如權(quán)利要求42所述的數(shù)字邏輯電路，其中所述器件過程包括CMOS制造過程。
44.一種降低數(shù)字邏輯電路級中的功率耗散的方法，所述數(shù)字邏輯電路級被配置成接收時鐘信號輸入上的時鐘信號以便于觸發(fā)所述數(shù)字邏輯電路級內(nèi)的狀態(tài)轉(zhuǎn)變，所述方法包括(a)確定在所述數(shù)字邏輯電路級內(nèi)，響應(yīng)于接收給定條件組下的所述時鐘信號輸入上的時鐘信號，不發(fā)生所述數(shù)字邏輯電路級內(nèi)的狀態(tài)轉(zhuǎn)變；以及(b)響應(yīng)于不發(fā)生所述數(shù)字邏輯電路級內(nèi)的所述狀態(tài)轉(zhuǎn)變的至少一部分條件而隔離所述時鐘信號與所述數(shù)字邏輯電路級的所述時鐘信號輸入。
45.如權(quán)利要求44所述的方法，其中對所述時鐘信號的所述隔離包括阻塞所述時鐘信號以防止它被所述數(shù)字邏輯電路級接收于所述時鐘信號輸入上；以及將所述數(shù)字邏輯電路級的所述時鐘信號輸入拉向預(yù)定電壓狀態(tài)以防止信號浮動。
46.如權(quán)利要求45所述的方法，其中對所述時鐘信號的所述阻塞包括關(guān)斷通過晶體管，所述時鐘信號必須在連接到所述時鐘信號輸入之前通過所述通過晶體管。
47.一種減小數(shù)字邏輯電路級內(nèi)的功率耗散的方法，所述數(shù)字邏輯電路級的狀態(tài)轉(zhuǎn)變響應(yīng)于在時鐘信號輸入上接收的時鐘信號轉(zhuǎn)變而被觸發(fā)，所述方法包括(a)檢測可響應(yīng)于接收時鐘轉(zhuǎn)變而發(fā)生電路活動的所述數(shù)字邏輯電路級內(nèi)的條件；以及(b)響應(yīng)于所檢測的所述條件而允許所述時鐘轉(zhuǎn)變被傳送到所述數(shù)字邏輯電路級；由此減小與所述時鐘轉(zhuǎn)變關(guān)聯(lián)的總柵電容負(fù)載。
48.在被配置成響應(yīng)于接收時鐘信號轉(zhuǎn)變而觸發(fā)中間或輸出狀態(tài)轉(zhuǎn)變的數(shù)字邏輯電路中的改進(jìn)，包括時鐘路徑控制電路，其被配置成如果所述數(shù)字邏輯電路內(nèi)的所述時鐘路徑控制電路檢測的信號狀態(tài)指示，作為接收所述時鐘信號轉(zhuǎn)變的結(jié)果在所述數(shù)字邏輯電路中將不產(chǎn)生所需狀態(tài)變化，則防止時鐘信號轉(zhuǎn)變由所述數(shù)字邏輯電路接收。
49.如權(quán)利要求48所述的改進(jìn)，其中所述時鐘路徑控制電路包括時鐘開關(guān)元件；以及裝置，用于如果所述時鐘信號轉(zhuǎn)變被所述數(shù)字邏輯電路接收，響應(yīng)于確定所述所需狀態(tài)變化是否將產(chǎn)生于所述數(shù)字邏輯電路中，調(diào)節(jié)所述時鐘開關(guān)元件的傳導(dǎo)狀態(tài)。
50.如權(quán)利要求48所述的改進(jìn)，其中所述時鐘路徑控制電路被實(shí)施在集成電路內(nèi)。
51.如權(quán)利要求48所述的改進(jìn)，其中所述時鐘路徑控制電路與所述數(shù)字邏輯電路一起被實(shí)施在集成電路內(nèi)。
52.如權(quán)利要求48所述的改進(jìn)，其中所述所需狀態(tài)變化包括輸出狀態(tài)變化、中間電路狀態(tài)變化或節(jié)點(diǎn)電壓變化。
53.如權(quán)利要求52所述的改進(jìn)，其中所述中間電路狀態(tài)變化包括不被直接反映于所述數(shù)字邏輯電路的輸出或輸入上的電路上發(fā)生的狀態(tài)變化。
54.如權(quán)利要求52所述的改進(jìn)，其中所述節(jié)點(diǎn)電壓變化包括響應(yīng)于所述時鐘轉(zhuǎn)變在預(yù)充電期間發(fā)生的電壓變化。
55.如權(quán)利要求48所述的改進(jìn)，其中所述時鐘路徑控制電路被配置成通過以下來檢測信號狀態(tài)評估所述數(shù)字邏輯電路內(nèi)的至少一個輸入、中間狀態(tài)或輸出狀態(tài)以確定所需狀態(tài)變化是否可通過接收時鐘信號而產(chǎn)生。
56.如權(quán)利要求48所述的改進(jìn)，其中所述時鐘路徑控制電路被配置成通過以下來檢測信號狀態(tài)比較輸出狀態(tài)、中間電路狀態(tài)和節(jié)點(diǎn)電壓狀態(tài)的任何組合以確定所需狀態(tài)變化是否可通過接收時鐘信號而產(chǎn)生。
57.一種數(shù)字邏輯電路，其被配置成減小通過時鐘輸入對所述邏輯電路內(nèi)的電路節(jié)點(diǎn)的不必要電容性充電和放電，包括多個互連的開關(guān)元件，其被配置成響應(yīng)于時鐘信號轉(zhuǎn)變而執(zhí)行邏輯功能；以及裝置，用于響應(yīng)于真邏輯評估而阻塞所述時鐘信號以不被所述多個互連的開關(guān)元件接收。
58.如權(quán)利要求57所述的數(shù)字邏輯電路，其中用于阻塞所述時鐘信號的裝置包括時鐘開關(guān)電路，用于控制到所述互連的開關(guān)元件的所述時鐘信號的通路；以及裝置，用于響應(yīng)于在所述多個互連的開關(guān)元件內(nèi)檢測的至少一個狀態(tài)而調(diào)節(jié)所述時鐘開關(guān)電路的狀態(tài)以阻塞到所述多個互連的開關(guān)元件的所述時鐘信號的通路。
59.如權(quán)利要求58所述的數(shù)字邏輯電路，其中所述用于調(diào)節(jié)所述時鐘開關(guān)電路的狀態(tài)的裝置包括所述時鐘開關(guān)電路和所述多個互連的開關(guān)元件內(nèi)的所選輸入、輸出或中間節(jié)點(diǎn)之間的至少一個電連接。
60.如權(quán)利要求58所述的數(shù)字邏輯電路，其中所述用于調(diào)節(jié)所述時鐘開關(guān)電路的狀態(tài)的裝置包括檢測器電路，其被配置成響應(yīng)于在所述互連的開關(guān)元件內(nèi)檢測的輸入、輸出和中間節(jié)點(diǎn)狀態(tài)的組合而調(diào)節(jié)所述時鐘開關(guān)電路的狀態(tài)。
61.如權(quán)利要求57所述的數(shù)字邏輯電路，其中所述真邏輯評估包括這樣的邏輯評估，其確定對于所述多個互連的開關(guān)元件，響應(yīng)于所述多個互連的開關(guān)元件的當(dāng)前輸入、中間和輸出狀態(tài)而接收所述時鐘信號是否可導(dǎo)致所需狀態(tài)變化。
62.如權(quán)利要求57所述的數(shù)字邏輯電路，其中所述多個互連的開關(guān)元件實(shí)施組合邏輯功能，對此，響應(yīng)于接收所述時鐘信號轉(zhuǎn)變，如果到組合邏輯功能的輸入狀態(tài)的當(dāng)前組合將不改變組合邏輯功能的輸出狀態(tài)，則所述時鐘信號被阻塞于該組合邏輯功能。
63.如權(quán)利要求57所述的數(shù)字邏輯電路，其中所述多個互連的開關(guān)元件實(shí)施順序邏輯功能，對此，如果接收所述時鐘信號不對向著用于所述順序邏輯功能的新輸出狀態(tài)的基于所述順序邏輯功能內(nèi)的當(dāng)前輸入狀態(tài)和中間狀態(tài)的所述順序邏輯功能的所需狀態(tài)推進(jìn)產(chǎn)生貢獻(xiàn)，則所述時鐘信號被阻塞于該順序邏輯功能。
64.如權(quán)利要求63所述的數(shù)字邏輯電路，其中所述順序邏輯功能包括觸發(fā)器電路，僅當(dāng)所述觸發(fā)器的輸入信號與所述觸發(fā)器的非互補(bǔ)鎖存輸出不同時，所述時鐘被傳遞到該觸發(fā)器電路。
65.一種動態(tài)邏輯電路，包括至少一個晶體管，其接收來自至少一個數(shù)據(jù)輸入的數(shù)據(jù)信號；選通電路，其被耦合到所述晶體管的輸出并被配置成接收時鐘輸入上的時鐘信號以基于所述數(shù)據(jù)輸入來觸發(fā)數(shù)據(jù)輸出中的狀態(tài)變化；以及時鐘阻塞電路，其被配置成響應(yīng)于所述數(shù)據(jù)輸出的狀態(tài)而選擇性地阻止到所述選通電路的所述時鐘信號的通路。
66.如權(quán)利要求65所述的動態(tài)邏輯電路其中至少兩個晶體管被配置成接收來自相應(yīng)數(shù)據(jù)輸入的數(shù)據(jù)信號；其中所述選通電路被配置成當(dāng)被所述時鐘信號觸發(fā)時依照涉及所述數(shù)據(jù)輸入上的所述多個所述數(shù)據(jù)信號的邏輯功能來改變所述數(shù)據(jù)輸出的狀態(tài)。
67.如權(quán)利要求66所述的動態(tài)邏輯電路，其中所述邏輯功能從由以下組成的組合邏輯功能組中選擇反相緩沖器、非反相緩沖器、“與”門、“與非”門、“或”門、“或非”門、“異或”門、重合門及其組合。
68.如權(quán)利要求65所述的動態(tài)邏輯電路，其中所述時鐘阻塞電路被進(jìn)一步配置成響應(yīng)于與所述數(shù)據(jù)輸入組合的所述數(shù)據(jù)輸出的狀態(tài)而選擇性地阻止到所述選通電路的所述時鐘信號的通路。
69.如權(quán)利要求65所述的動態(tài)邏輯電路，進(jìn)一步包括電平移位器電路，其在所述選通電路之前并被配置成在所述時鐘信號被接收于所述選通電路的所述時鐘輸入上之前改變所述時鐘信號的振幅。
70.如權(quán)利要求69所述的動態(tài)邏輯電路，其中所述電平移位器電路包括晶體管，所述時鐘信號被傳遞經(jīng)過它，并且它在所述時鐘信號被接收于所述選通電路之前被驅(qū)動到足夠的阻抗以減小所述時鐘信號的振幅。
71.一種動態(tài)組合邏輯電路，包括多個晶體管，其以一串聯(lián)的“與”的配置來設(shè)置，每個都通過關(guān)聯(lián)的數(shù)據(jù)輸入來接收數(shù)據(jù)信號；選通電路，其在所述多個串聯(lián)設(shè)置的晶體管的任一端上具有互補(bǔ)晶體管，并且被配置成在接收時鐘信號轉(zhuǎn)變時響應(yīng)于所述多個晶體管的被“與”的組合而產(chǎn)生輸出信號；以及時鐘阻塞電路，其被配置成響應(yīng)于所述數(shù)據(jù)輸出的狀態(tài)而選擇性地阻止到所述選通電路的所述時鐘信號的通路。
72.如權(quán)利要求71所述的動態(tài)邏輯電路，進(jìn)一步包括反相或非反相緩沖器，其從所述選通電路連接到所述輸出信號。
73.一種動態(tài)邏輯電路，包括雙穩(wěn)態(tài)電路，其具有響應(yīng)于當(dāng)被時鐘輸入上的時鐘信號轉(zhuǎn)變觸發(fā)時在數(shù)據(jù)輸入上接收的數(shù)據(jù)信號的至少一個數(shù)據(jù)輸出；所述雙穩(wěn)態(tài)電路被配置成響應(yīng)于時鐘輸入轉(zhuǎn)變的先前接收，響應(yīng)于所述數(shù)據(jù)輸入的狀態(tài)來保持和產(chǎn)生如先前所置的邏輯狀態(tài)；以及時鐘路徑控制電路，其被耦合到所述雙穩(wěn)態(tài)電路并被配置成響應(yīng)于所述數(shù)據(jù)輸入和所述數(shù)據(jù)輸出處的信號之間的關(guān)系而阻塞所述時鐘信號轉(zhuǎn)變的接收。
74.如權(quán)利要求73所述的動態(tài)邏輯電路，其中所述時鐘路徑控制電路被配置成對所述數(shù)據(jù)輸入和所述數(shù)據(jù)輸出處的信號之間的等價關(guān)系做出響應(yīng)。
75.如權(quán)利要求73所述的動態(tài)邏輯電路，其中所述時鐘路徑控制電路包括至少一個第一晶體管，其被配置成進(jìn)入足夠高的阻抗模式以阻塞所述雙穩(wěn)態(tài)電路的所述時鐘輸入上的所述時鐘信號的接收。
76.如權(quán)利要求75所述的動態(tài)邏輯電路，進(jìn)一步包括至少一個第二晶體管，其被連接到所述雙穩(wěn)態(tài)電路的所述時鐘輸入以將該輸入偏置向所需邏輯狀態(tài)。
77.如權(quán)利要求76所述的動態(tài)邏輯電路，其中對所述雙穩(wěn)態(tài)電路的所述時鐘輸入的所述偏置是響應(yīng)于所述雙穩(wěn)態(tài)電路所產(chǎn)生的所述輸出信號而進(jìn)行的。
78.如權(quán)利要求75所述的動態(tài)邏輯電路，進(jìn)一步包括電平移位器電路，其在所述時鐘路徑控制電路之前，用于在所述時鐘信號被接收于所述時鐘路徑控制電路的所述時鐘輸入上之前改變所述時鐘信號的振幅。
79.如權(quán)利要求78所述的動態(tài)邏輯電路，其中所述電平移位器電路包括晶體管，所述時鐘信號被傳遞經(jīng)過它，并且它在所述時鐘信號被接收于所述時鐘路徑控制電路的所述時鐘輸入之前被驅(qū)動到足夠的阻抗以減小所述時鐘信號的振幅。
全文摘要
描述了用于在時鐘信號(118)將不產(chǎn)生諸如輸入、中間節(jié)點(diǎn)、輸出或組合的邏輯電路內(nèi)的級的所需變化時通過阻塞時鐘信號轉(zhuǎn)變到邏輯電路的通路來減小數(shù)字邏輯電路內(nèi)的功耗的方法和電路(110)。舉例來說，如果要接收時鐘信號轉(zhuǎn)變，如果給定的邏輯輸入組將不導(dǎo)致狀態(tài)的輸出變化，則進(jìn)入的時鐘被阻塞。進(jìn)一步舉例來說，如果輸入信號匹配輸出信號，從而使接收時鐘轉(zhuǎn)變在鎖存輸出中將不產(chǎn)生的所需狀態(tài)變化，則進(jìn)入的時鐘被阻塞于數(shù)據(jù)觸發(fā)器(220)中。本發(fā)明可被用于產(chǎn)生低功率組合和/或順序邏輯電路級，具有柵電容的較小的非生產(chǎn)性的充電和放電。
文檔編號H03K19/00GK1679237SQ03820952
公開日2005年10月5日 申請日期2003年8月7日 優(yōu)先權(quán)日2002年9月3日
發(fā)明者姜城模, 柳承汶 申請人:加利福尼亞大學(xué)董事會