專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有把信號(hào)電平轉(zhuǎn)換成比自身的電源電壓高的電壓電平的接口的半導(dǎo)體裝置，具體涉及可把信號(hào)電平轉(zhuǎn)換成高電壓電平而不產(chǎn)生靜態(tài)電流消耗的半導(dǎo)體裝置。
背景技術(shù)：
作為可輸出具有比自身的電源電壓高的電壓電平的信號(hào)的輸出緩沖電路，在以下所示的專利文獻(xiàn)1作了公開(kāi)。在專利文獻(xiàn)1中，如圖15所示，通過(guò)使用在依次增高的電壓電平的電源電壓下動(dòng)作的4個(gè)中間倒相器，使輸出信號(hào)OUT的電壓電平從低電壓電平VDD增大到依次增高的電壓電平(VL1、VH1)、(VL2、VH2)、(VL3、VH3)、(VL3、VDD2)，從而獲得高電壓電平VDD2的輸出信號(hào)OUT。
此處，中間倒相器的電源電壓的電壓電平VL1至VL3、VH1至VH3是通過(guò)使用電阻元件105至111將高電壓電平VDD2分壓來(lái)獲得的。
此外，上述現(xiàn)有技術(shù)的文獻(xiàn)是發(fā)明專利-特開(kāi)平10-22810號(hào)公報(bào)。
在上述專利文獻(xiàn)1中記載的輸出緩沖電路中，在輸出信號(hào)OUT的可輸出狀態(tài)下，通過(guò)使用電阻元件105至111將電源電壓VDD2分壓來(lái)獲得供給中間倒相器的電壓電平VL1至VL3、VH1至VH3。因此，在輸入信號(hào)IN的邏輯電平的遷移通過(guò)中間倒相器傳播之后，中間倒相器的輸入輸出信號(hào)的邏輯狀態(tài)被固定，盡管在中間倒相器中沒(méi)有電流消耗，但產(chǎn)生了從電源電壓VDD2通過(guò)電阻元件105至111的靜態(tài)電流消耗。
在例如便攜設(shè)備等的希望以低消耗電流動(dòng)作的技術(shù)領(lǐng)域中，這種靜態(tài)電流消耗成為了不容忽視的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明就是為了解決以往技術(shù)具有的問(wèn)題而提出的。本發(fā)明的目的是提供一種半導(dǎo)體裝置，該半導(dǎo)體裝置在以第1電源電壓動(dòng)作的第1電路組和以比第1電源電壓高的電壓的第2電源電壓動(dòng)作的第2電路組之間進(jìn)行信號(hào)轉(zhuǎn)換連接時(shí)，能夠在不產(chǎn)生靜態(tài)電流消耗的情況下進(jìn)行電平轉(zhuǎn)換。
為了達(dá)到上述目的，本發(fā)明之1的半導(dǎo)體裝置，具有第1電路組，作為電源在基準(zhǔn)電壓和第1電源電壓之間動(dòng)作；以及第2電路組，在基準(zhǔn)電壓和比第1電源電壓高的電壓電平的第2電源電壓之間動(dòng)作，其特征在于，該半導(dǎo)體裝置具有第1導(dǎo)電型的電壓控制型高側(cè)元件，在第2電路組的輸入級(jí)進(jìn)行第2電源電壓的輸出控制；以及電平轉(zhuǎn)換電路，是從第1電路組到第2電路組的接口，作為電源在第1電源電壓和第2電源電壓之間動(dòng)作，對(duì)電壓控制型高側(cè)元件進(jìn)行導(dǎo)通控制；電平轉(zhuǎn)換電路具有第1導(dǎo)電型的電壓控制型第1元件，配置在電壓控制型高側(cè)元件和第1電源電壓之間，在使電壓控制型高側(cè)元件導(dǎo)通時(shí)，供給第1電源電壓；以及第1導(dǎo)電型的電壓控制型第2元件，配置在電壓控制型高側(cè)元件和第2電源電壓之間，在使電壓控制型高側(cè)元件非導(dǎo)通時(shí)，供給第2電源電壓。
在本發(fā)明之1的半導(dǎo)體裝置中，可使用在第1電源電壓和第2電源電壓之間動(dòng)作的電平轉(zhuǎn)換電路，作為第1電路組和第2電路組的接口。該電平轉(zhuǎn)換電路使用作為第1導(dǎo)電型的電壓控制型元件的第1和第2元件供給第1和第2電壓，使作為第1導(dǎo)電型的電壓控制型元件的第2電路組的高側(cè)元件導(dǎo)通和非導(dǎo)通。
這樣，由于電平轉(zhuǎn)換電路構(gòu)成為對(duì)第1電源電壓而不是對(duì)基準(zhǔn)電壓供給第2電源電壓，因而所施加的電壓差是第1和第2電源電壓之間的電壓差。從而可使用不能確保對(duì)第2電源電壓的電壓差的耐壓的構(gòu)成元件構(gòu)成接口。并且，不需要為了確保耐壓而按第1和第2電源電壓的比例生成中間的第3電源電壓。因此，不存在因電源電壓的分壓而產(chǎn)生的電流消耗。
可在不產(chǎn)生靜態(tài)電流消耗的情況下，在元件耐壓范圍內(nèi)，把第1和第2電源電壓供給高側(cè)元件，進(jìn)行導(dǎo)通控制，該高側(cè)元件的導(dǎo)通和非導(dǎo)通受控于根據(jù)以第2電源電壓為基準(zhǔn)而供給的電壓電平。
此處，由于配置在電平轉(zhuǎn)換電路內(nèi)的第1和第2元件是作為與高側(cè)元件相同的導(dǎo)電型的第1導(dǎo)電型，因而作為電平轉(zhuǎn)換電路，可容易構(gòu)成作為相對(duì)于基準(zhǔn)電壓而浮動(dòng)的電壓的第1和第2電源電壓的導(dǎo)通控制。
并且，根據(jù)本發(fā)明之2的半導(dǎo)體裝置，在本發(fā)明之1的半導(dǎo)體裝置中，優(yōu)選，在電壓控制型第1元件與第1電路組通過(guò)接口連接。這樣，可把來(lái)自第1電路組的電壓信號(hào)照原樣輸入到電平轉(zhuǎn)換電路。
并且，根據(jù)本發(fā)明之3的半導(dǎo)體裝置，在本發(fā)明之1或2的半導(dǎo)體裝置中，其特征在于，電平轉(zhuǎn)換電路還具有第1導(dǎo)電型的電壓控制型第3元件，配置在電壓控制型第2元件和第1電源電壓之間，在使電壓控制型第2元件導(dǎo)通時(shí)，供給第1電源電壓；以及第1導(dǎo)電型的電壓控制型第4元件，配置在電壓控制型第2元件和第2電源電壓之間，在使電壓控制型第2元件非導(dǎo)通時(shí)，供給第2電源電壓。
在根據(jù)本發(fā)明之3的半導(dǎo)體裝置中，電壓控制型第2元件由電壓控制型第3和第4元件供給第1和第2電源電壓，使導(dǎo)通和非導(dǎo)通受到控制。此處，第3和第4元件也是第1導(dǎo)電型，作為電平轉(zhuǎn)換電路的構(gòu)成元件在第1電源電壓和第2電源電壓之間動(dòng)作。
并且，根據(jù)本發(fā)明之4的半導(dǎo)體裝置，在本發(fā)明之3的半導(dǎo)體裝置中，其特征在于，第4元件隨著第1元件供給第1電源電壓而導(dǎo)通，隨著第2元件供給第2電源電壓而非導(dǎo)通。
這樣，以第2電源電壓為基準(zhǔn)而受到電壓控制的第2和第4元件在不會(huì)產(chǎn)生靜態(tài)電流消耗的情況下，在元件耐壓范圍內(nèi)，通過(guò)在第1和第2電源電壓之間切換，可控制成導(dǎo)通和非導(dǎo)通。
并且，根據(jù)本發(fā)明之5的半導(dǎo)體裝置，在本發(fā)明之3或4的半導(dǎo)體裝置中，優(yōu)選，在電壓控制型第4元件與第1電路組通過(guò)接口連接。這樣，可把來(lái)自第1電路組的電壓信號(hào)照原樣輸入到電平轉(zhuǎn)換電路。
并且，根據(jù)本發(fā)明之6的半導(dǎo)體裝置，具有第1電路組，以第1電源電壓動(dòng)作；以及第2電路組，以比第1電源電壓高的電壓電平的第2電源電壓動(dòng)作，其特征在于，該半導(dǎo)體裝置具有輸出PMOS晶體管，通過(guò)向柵極端子供給第1電源電壓而導(dǎo)通來(lái)進(jìn)行第2電源電壓的輸出，配置在第2電路組的輸入級(jí)；以及電平轉(zhuǎn)換電路，是從第1電路組到第2電路組的接口，作為電源在第1電源電壓和第2電源電壓之間動(dòng)作，對(duì)輸出PMOS晶體管進(jìn)行導(dǎo)通控制；電平轉(zhuǎn)換電路具有第1PMOS晶體管，配置在從第1電源電壓到輸出PMOS晶體管的柵極端子的路徑內(nèi)，通過(guò)從第1電路組向柵極端子供給第1信號(hào)而受到導(dǎo)通控制；第2PMOS晶體管，配置在從第2電源電壓到輸出PMOS晶體管的柵極端子的路徑內(nèi)，通過(guò)向柵極端子供給第1電源電壓而導(dǎo)通；第3PMOS晶體管，配置在從第1電源電壓到第2PMOS晶體管的柵極端子的路徑內(nèi)，通過(guò)從第1電路組向柵極端子供給第2信號(hào)而受到導(dǎo)通控制；以及第4PMOS晶體管，配置在從第2電源電壓到第2PMOS晶體管的柵極端子的路徑內(nèi)，通過(guò)經(jīng)由第1或第2PMOS晶體管向柵極端子供給第1或第2電源電壓而導(dǎo)通或非導(dǎo)通；第1和第3PMOS晶體管的任何一方被控制成導(dǎo)通。
在根據(jù)本發(fā)明之6的半導(dǎo)體裝置中，第1PMOS晶體管導(dǎo)通，第1電源電壓被供給輸出PMOS晶體管的柵極端子和第4PMOS晶體管的柵極端子，兩晶體管導(dǎo)通。通過(guò)第4PMOS晶體管的導(dǎo)通，第2電源電壓被供給第2PMOS晶體管的柵極端子，第2PMOS晶體管為非導(dǎo)通。此時(shí)，第3PMOS晶體管是非導(dǎo)通。反之，在第1PMOS晶體管是非導(dǎo)通，第3PMOS晶體管導(dǎo)通的情況下，第2PMOS晶體管導(dǎo)通，輸出PMOS晶體管和第4PMOS晶體管為非導(dǎo)通。
此處，各晶體管的端子間可以直接連接，并且，可以通過(guò)電阻元件和二極管元件等的具有降壓功能的電路要素來(lái)連接?？梢圆捎靡韵聵?gòu)成在第1電源電壓被供給柵極端子時(shí)，在柵極和源極端子間施加大于等于閾值電壓的電壓。
并且，從第1電路組供給的第1和第2信號(hào)的高電平電壓除了第1電源電壓以外，還可以是相對(duì)于第1電源電壓升壓后的電壓，或者是被電平轉(zhuǎn)換成更高電壓后的電壓。在第1和第2信號(hào)的高電平電壓時(shí)，第1和第3PMOS晶體管為非導(dǎo)通。
這樣，由于電平轉(zhuǎn)換電路構(gòu)成為對(duì)第1電源電壓而不是對(duì)基準(zhǔn)電壓供給第2電源電壓，因而所施加的電壓差為第1和第2電源電壓之間的電壓差。作為第1至第4PMOS晶體管，沒(méi)有必要確保對(duì)第2電源電壓的耐壓，可使用更低耐壓的元件構(gòu)成。在進(jìn)行電平轉(zhuǎn)換時(shí)，沒(méi)有必要按第1和第2電源電壓的比例生成中間的第3電源電壓，不存在按比例的電流消耗。
通過(guò)在柵極和源極端子間施加大于等于閾值電壓的電壓，PMOS晶體管導(dǎo)通。由于第2電源電壓被供給輸出、第1以及第4PMOS晶體管的源極端子，因而如果使第1和第2電源電壓具有大于等于閾值電壓的電壓差構(gòu)成，則通過(guò)把第1或第2電源電壓供給柵極端子來(lái)控制導(dǎo)通和非導(dǎo)通。并且，此時(shí)的電壓供給可使用適合于對(duì)高電平側(cè)的電壓進(jìn)行導(dǎo)通控制的PMOS晶體管來(lái)容易構(gòu)成。由于使用PMOS晶體管構(gòu)成，因而在作為相對(duì)于基準(zhǔn)電壓而浮動(dòng)的電壓的第1電源電壓和第2電源電壓之間容易構(gòu)成電平轉(zhuǎn)換電路。
并且，根據(jù)本發(fā)明之7的半導(dǎo)體裝置，在本發(fā)明之6的半導(dǎo)體裝置中，優(yōu)選，第1和第2信號(hào)是相互反轉(zhuǎn)的邏輯信號(hào)。這樣，可使第1和第3PMOS晶體管中的僅任何一方導(dǎo)通。
并且，根據(jù)本發(fā)明之8的半導(dǎo)體裝置，在本發(fā)明之6的半導(dǎo)體裝置中，其特征在于，規(guī)定的偏置電壓被靜態(tài)施加給柵極端子的第1和第2NMOS晶體管配置在從第1和第3PMOS晶體管到第2和第4PMOS晶體管的路徑中、在到達(dá)輸出和第4PMOS晶體管的柵極端子或者通向該柵極端子的分支點(diǎn)之前的路徑內(nèi)。
在根據(jù)本發(fā)明之8的半導(dǎo)體裝置中，根據(jù)第1或第2信號(hào)，在第1或第3PMOS晶體管導(dǎo)通時(shí)，第1和第2NMOS晶體管導(dǎo)通；根據(jù)第1或第2信號(hào)，在第1或第3PMOS晶體管受到非導(dǎo)通控制時(shí)，第1或第2NMOS晶體管將第1或第2NMOS晶體管的漏極端子的電壓降壓并供給第1或第3PMOS晶體管。
這樣，當(dāng)?shù)?或第3PMOS晶體管導(dǎo)通時(shí)，可向輸出和第4PMOS晶體管的柵極端子、或者第2PMOS晶體管的柵極端子供給第1電源電壓，同時(shí)在非導(dǎo)通時(shí)，從第2電源電壓降壓后的電壓被供給第1或第3PMOS晶體管。即使在具有與輸出PMOS晶體管及第2和第4PMOS晶體管相同的閾值電壓構(gòu)成第1或第3PMOS晶體管的情況下，也能把第1或第3PMOS晶體管控制成非導(dǎo)通。
并且，根據(jù)本發(fā)明之9的半導(dǎo)體裝置，在本發(fā)明之8的半導(dǎo)體裝置中，優(yōu)選，第1和第2NMOS晶體管的柵極端子與規(guī)定的偏置電壓源連接。并且，根據(jù)本發(fā)明之10的半導(dǎo)體裝置，在本發(fā)明之9的半導(dǎo)體裝置中，優(yōu)選，在從規(guī)定的偏置電壓源到第1和第2NMOS晶體管的柵極端子的路徑內(nèi)具有電壓降壓部。
而且，根據(jù)本發(fā)明之11的半導(dǎo)體裝置，在本發(fā)明之10的半導(dǎo)體裝置中，優(yōu)選，電壓降壓部是二極管元件或者二極管連接而成的晶體管、或者它們的多級(jí)連接或組合連接。
并且，根據(jù)本發(fā)明之12的半導(dǎo)體裝置，在本發(fā)明之9至11中任意一項(xiàng)的半導(dǎo)體裝置中，優(yōu)選，規(guī)定的偏置電壓源是第2電源電壓、或者從外部供給的電壓源。這樣，合適的規(guī)定的偏置電壓被施加給第1和第2NMOS晶體管的柵極端子。
并且，根據(jù)本發(fā)明之13的半導(dǎo)體裝置，在本發(fā)明之6至12中任意一項(xiàng)的半導(dǎo)體裝置中，其特征在于，第1和第3PMOS晶體管與輸出PMOS晶體管、第2PMOS晶體管以及第4PMOS晶體管相比，具有低的閾值電壓。這樣，即使在不具有第1和第2NMOS晶體管的情況下，與輸出PMOS晶體管及第2和第4PMOS晶體管的導(dǎo)通無(wú)關(guān)，也能把第1或第3PMOS晶體管控制成非導(dǎo)通。并且，在具有第1和第2NMOS晶體管的情況下，可進(jìn)一步擴(kuò)大規(guī)定的偏置電壓的電壓范圍。
并且，根據(jù)本發(fā)明之14的半導(dǎo)體裝置，在本發(fā)明之6至13中任意一項(xiàng)的半導(dǎo)體裝置中，其特征在于，具有柵極電壓控制部，該柵極電壓控制部對(duì)第1和第3PMOS晶體管的各自的柵極端子電壓進(jìn)行控制。
在根據(jù)本發(fā)明之14的半導(dǎo)體裝置中，柵極電壓控制部在施加給第1或第3PMOS晶體管的漏極端子的第2電源電壓是大于等于把第1規(guī)定的電壓與第1電源電壓相加后的電壓的電壓的情況下，把第1或第3PMOS晶體管的柵極端子電壓設(shè)定為第2電源電壓，在施加給第1或第3PMOS晶體管的漏極端子的第2電源電壓是小于把第1規(guī)定的電壓與第1電源電壓相加后的電壓的電壓的情況下，把第1或第3PMOS晶體管的柵極端子電壓設(shè)定為第1電源電壓。
這樣，在第1或第3PMOS晶體管的非導(dǎo)通控制時(shí)，即使第2電源電壓被直接施加給漏極端子，也能根據(jù)第2電源電壓對(duì)第1電源電壓的電壓值控制施加給柵極端子的電壓，第1或第3PMOS晶體管被維持在非導(dǎo)通。通過(guò)第1或第3PMOS晶體管向第1電源電壓不會(huì)形成不需要的電流通路，可防止不需要的電流消耗。
與輸出PMOS晶體管及第2和第4PMOS晶體管的閾值電壓的異同無(wú)關(guān)，可把第1或第3PMOS晶體管控制成非導(dǎo)通。
并且，根據(jù)本發(fā)明之15、16的半導(dǎo)體裝置，在本發(fā)明之14的半導(dǎo)體裝置中，優(yōu)選，把第1規(guī)定的電壓與第1電源電壓相加后的電壓是第1或第3PMOS晶體管從漏極端子側(cè)開(kāi)始導(dǎo)通到第1電源電壓側(cè)時(shí)的電壓。此時(shí)，優(yōu)選，第1規(guī)定的電壓是與第1或第3PMOS晶體管的閾值電壓相當(dāng)?shù)碾妷骸?br> 并且，根據(jù)本發(fā)明之17的半導(dǎo)體裝置，在本發(fā)明之14的半導(dǎo)體裝置中，其特征在于，柵極電壓控制部在第1電路組和第1或第3PMOS晶體管的柵極端子之間具有第1柵極電壓控制部。
在根據(jù)本發(fā)明之17的半導(dǎo)體裝置中，使用第1柵極電壓控制部，當(dāng)把第1或第3PMOS晶體管的柵極端子設(shè)定為第2電源電壓時(shí)，阻止從第1或第3PMOS晶體管的柵極端子向第1電路組施加第2電源電壓，當(dāng)把第1或第3PMOS晶體管的柵極端子設(shè)定為第1電源電壓時(shí)，使第1電路組和第1或第3PMOS晶體管的柵極端子導(dǎo)通。
這樣，可阻止第2電源電壓被施加給以第1電源電壓動(dòng)作的第1電路組，過(guò)電壓不被施加給第1電路組的構(gòu)成要素。
并且，根據(jù)本發(fā)明之18的半導(dǎo)體裝置，在本發(fā)明之17的半導(dǎo)體裝置中，其特征在于，第1柵極電壓控制部具有第5PMOS晶體管，該第5PMOS晶體管使漏極端子和源極端子與第1電路組側(cè)和第1或第3PMOS晶體管的柵極端子側(cè)分別連接。這樣，如果第5PMOS晶體管導(dǎo)通，則第1或第3PMOS晶體管的柵極端子被設(shè)定為第1電源電壓，如果為非導(dǎo)通，則在第1或第3PMOS晶體管的柵極端子設(shè)定的第2電源電壓不被施加給第1電路組。
并且，根據(jù)本發(fā)明之19的半導(dǎo)體裝置，在本發(fā)明之17的半導(dǎo)體裝置中，其特征在于，第1柵極電壓控制部具有第3NMOS晶體管，該第3NMOS晶體管使漏極端子和源極端子與第1電路組側(cè)和第1或第3PMOS晶體管的柵極端子側(cè)分別連接，使柵極端子與第1電源電壓連接。這樣，即使在第1或第3PMOS晶體管的柵極端子設(shè)定第2電源電壓，被施加給第1電路組的電壓也被限制在小于等于從第1電源電壓中減去第3NMOS晶體管的閾值電壓后的電壓，過(guò)電壓不被施加給第1電路組。
并且，根據(jù)本發(fā)明之20的半導(dǎo)體裝置，在本發(fā)明之18的半導(dǎo)體裝置中，其特征在于，柵極電壓控制部具有第2柵極電壓控制部，該第2柵極電壓控制部在第5PMOS晶體管的柵極端子設(shè)定電壓。
在根據(jù)本發(fā)明之20的半導(dǎo)體裝置中，使用第2柵極電壓控制部，當(dāng)?shù)?或第3PMOS晶體管的柵極端子被設(shè)定為第2電源電壓時(shí)，把第5PMOS晶體管的柵極端子設(shè)定為第2電源電壓，當(dāng)?shù)?或第3PMOS晶體管的柵極端子被設(shè)定為第1電源電壓時(shí)，把第5PMOS晶體管的柵極端子設(shè)定為小于等于第5PMOS晶體管開(kāi)始導(dǎo)通的電壓的電壓。這樣，第1電路組和第1或第3PMOS晶體管的柵極端子的導(dǎo)通控制由第5PMOS晶體管進(jìn)行。此處，根據(jù)本發(fā)明之21的半導(dǎo)體裝置，在本發(fā)明之20的半導(dǎo)體裝置中，優(yōu)選，開(kāi)始導(dǎo)通的電壓是從第1電源電壓中減去與第5PMOS晶體管的閾值電壓相當(dāng)?shù)碾妷汉蟮碾妷骸?br> 并且，根據(jù)本發(fā)明之22的半導(dǎo)體裝置，在本發(fā)明之20的半導(dǎo)體裝置中，其特征在于，第2柵極電壓控制部具有第6PMOS晶體管，該第6PMOS晶體管使源極端子和漏極端子與第1或第3PMOS晶體管的漏極端子側(cè)和第5PMOS晶體管的柵極端子側(cè)分別連接，使柵極端子與第1電源電壓連接。這樣，在第2電源電壓是大于等于把第6PMOS晶體管的閾值電壓與第1電源電壓相加后的電壓的電壓的情況下，第6PMOS晶體管導(dǎo)通，可把第5PMOS晶體管的柵極端子設(shè)定為第2電源電壓而為非導(dǎo)通。通過(guò)把第6PMOS晶體管的閾值電壓與第1或第3PMOS晶體管的閾值電壓加在一起，可阻止從第1或第3PMOS晶體管的柵極端子向第1電路組施加第2電源電壓。
并且，根據(jù)本發(fā)明之23的半導(dǎo)體裝置，在本發(fā)明之22的半導(dǎo)體裝置中，其特征在于，第2柵極電壓控制部具有第4NMOS晶體管，該第4NMOS晶體管使漏極端子和源極端子與第1或第3PMOS晶體管的漏極端子側(cè)和第5PMOS晶體管的柵極端子側(cè)分別連接，使柵極端子由第1或第2信號(hào)或者其同相信號(hào)來(lái)控制。這樣，在施加給第1或第3PMOS晶體管的漏極端子的第2電源電壓是小于把第6PMOS晶體管的閾值電壓與第1電源電壓相加后的電壓的電壓的情況下，第6PMOS晶體管是非導(dǎo)通。在該狀態(tài)下，第4NMOS晶體管導(dǎo)通，由于施加給第5PMOS晶體管的柵極端子的電壓被限制在從施加給第4NMOS晶體管的柵極端子的電壓中減去閾值電壓后的電壓，因而可使第5PMOS晶體管導(dǎo)通。該狀態(tài)繼續(xù)直到第6PMOS晶體管導(dǎo)通，在第6PMOS晶體管導(dǎo)通后為非導(dǎo)通。
并且，根據(jù)本發(fā)明之24的半導(dǎo)體裝置，在本發(fā)明之23的半導(dǎo)體裝置中，其特征在于，第1電源電壓或者從第1電源電壓降壓后的電壓被施加給第4NMOS晶體管的柵極端子。并且，根據(jù)本發(fā)明之25的半導(dǎo)體裝置，在本發(fā)明之24的半導(dǎo)體裝置中，其特征在于，具有電壓降壓部，該電壓降壓部將第1或第2信號(hào)或者其同相信號(hào)的電壓電平降低來(lái)輸出。這樣，可把第1或第2信號(hào)或者其同相信號(hào)的高電壓電平作為第1電路組的動(dòng)作電源電壓即第1電源電壓來(lái)施加，或者作為從第1電源電壓降壓后的電壓來(lái)施加。并且，降壓電壓可通過(guò)電壓降壓部來(lái)生成。
并且，根據(jù)本發(fā)明之26的半導(dǎo)體裝置，在本發(fā)明之20的半導(dǎo)體裝置中，其特征在于，第2柵極電壓控制部具有第5NMOS晶體管，該第5NMOS晶體管使漏極端子和源極端子與第5PMOS晶體管的柵極端子側(cè)和基準(zhǔn)電壓分別連接，使柵極端子由第1或第2信號(hào)的反轉(zhuǎn)信號(hào)來(lái)控制。這樣，隨著第1或第2信號(hào)為低電壓電平的第1或第3PMOS晶體管的導(dǎo)通，可使第5PMOS晶體管導(dǎo)通。
并且，根據(jù)本發(fā)明之27的半導(dǎo)體裝置，在本發(fā)明之6至26中任意一項(xiàng)的半導(dǎo)體裝置中，其特征在于，具有N阱電位控制部，該N阱電位控制部根據(jù)第2電源電壓的電壓電平來(lái)設(shè)定當(dāng)?shù)?電源電壓被施加給漏極端子時(shí)的第1、第3、第5至第7PMOS晶體管的N阱電位。
在根據(jù)本發(fā)明之27的半導(dǎo)體裝置中，使用N阱電位控制部，在第2電源電壓是大于等于把第2規(guī)定的電壓與第1電源電壓相加后的電壓的電壓的情況下，把第1、第3、第5至第7PMOS晶體管的N阱電位設(shè)定為第2電源電壓，在第2電源電壓是小于把第2規(guī)定的電壓與第1電源電壓相加后的電壓的電壓的情況下，把N阱電位設(shè)定為第1電源電壓。
這樣，由于PMOS晶體管的N阱電位根據(jù)第2電源電壓的電壓電平被設(shè)定為合適電壓，因而在特定的電壓電平不會(huì)處于浮動(dòng)狀態(tài)?？筛鶕?jù)第2電源電壓的電壓電平來(lái)設(shè)定N阱電位，總是能獲得靜態(tài)的電路動(dòng)作。
并且，根據(jù)本發(fā)明之28的半導(dǎo)體裝置，在本發(fā)明之27的半導(dǎo)體裝置中，其特征在于，N阱電位控制部具有第8PMOS晶體管，源極端子與第1電源電壓連接，漏極端子和背面柵極端子與N阱連接；第9PMOS晶體管，源極端子與第1或第3PMOS晶體管的漏極端子連接，漏極端子和背面柵極端子與N阱連接，并且柵極端子與第1電源電壓連接；以及PMOS晶體管控制部，與第8PMOS晶體管的柵極端子連接，對(duì)第8PMOS晶體管進(jìn)行導(dǎo)通控制。
在根據(jù)本發(fā)明之28的半導(dǎo)體裝置中，在第9PMOS晶體管的源極端子的第2電源電壓大于等于把第2規(guī)定的電壓與第1電源電壓相加后的電壓的情況下，第9PMOS晶體管導(dǎo)通而把第2電源電壓供給N阱。另一方面，第8PMOS晶體管由PMOS晶體管控制部來(lái)控制。當(dāng)?shù)?電源電壓小于把第2規(guī)定的電壓與第1電源電壓相加后的電壓時(shí)，第8PMOS晶體管導(dǎo)通而把第1電源電壓供給N阱。
并且，根據(jù)本發(fā)明之29的半導(dǎo)體裝置，在本發(fā)明之28的半導(dǎo)體裝置中，其特征在于，把第2規(guī)定的電壓與第1電源電壓相加后的電壓是第9PMOS晶體管開(kāi)始導(dǎo)通時(shí)的電壓。并且，根據(jù)本發(fā)明之30的半導(dǎo)體裝置，在本發(fā)明之28的半導(dǎo)體裝置中，其特征在于，第2規(guī)定的電壓是與第9PMOS晶體管的閾值電壓相當(dāng)?shù)碾妷骸?br> 這樣，第2電源電壓是把第9PMOS晶體管的閾值電壓與第1電源電壓相加后的電壓，N阱電位在第1電源電壓和第2電源電壓之間切換。
并且，根據(jù)本發(fā)明之33的半導(dǎo)體裝置，在本發(fā)明之6至26中任意一項(xiàng)的半導(dǎo)體裝置中，其特征在于，具有N阱電位控制部，該N阱電位控制部把第2電源電壓被施加給漏極端子時(shí)的第1、第3、第5至第7PMOS晶體管的N阱電位設(shè)定為第2電源電壓。
在根據(jù)本發(fā)明之33的半導(dǎo)體裝置中，使用N阱電位控制部，在第2電源電壓被施加給漏極端子時(shí)，把第1、第3、第5至第7PMOS晶體管的N阱電位設(shè)定為第2電源電壓。
這樣，由于通過(guò)把第2電源電壓施加給PMOS晶體管的漏極端子，把N阱電位設(shè)定為第2電源電壓，因而在特定的電壓電平不會(huì)處于浮動(dòng)狀態(tài)。
并且，根據(jù)本發(fā)明之34的半導(dǎo)體裝置，在本發(fā)明之33的半導(dǎo)體裝置中，其特征在于，N阱電位控制部具有第8PMOS晶體管，源極端子與第1電源電壓連接，漏極端子和背面柵極端子與N阱連接，并且柵極端子與第1或第3PMOS晶體管的漏極端子連接；第9PMOS晶體管，源極端子與第1或第3PMOS晶體管的漏極端子連接，漏極端子和背面柵極端子與N阱連接；以及PMOS晶體管控制部，與第9PMOS晶體管的柵極端子連接，對(duì)第9PMOS晶體管進(jìn)行導(dǎo)通控制。
在根據(jù)本發(fā)明之34的半導(dǎo)體裝置中，第9PMOS晶體管由PMOS晶體管控制部來(lái)控制。當(dāng)?shù)?電源電壓被施加給第1或第3PMOS晶體管的漏極端子時(shí)，第9PMOS晶體管導(dǎo)通而把第2電源電壓供給N阱。
這樣，當(dāng)?shù)?電源電壓被施加給第1或第3PMOS晶體管的漏極端子時(shí)，N阱電位切換到第2電源電壓。
并且，根據(jù)本發(fā)明之31的半導(dǎo)體裝置，在本發(fā)明之28的半導(dǎo)體裝置中，其特征在于，PMOS晶體管控制部具有第6NMOS晶體管，源極端子與第8PMOS晶體管的柵極端子連接，漏極端子與第1或第3PMOS晶體管的漏極端子連接，第1電源電壓或者低于第1電源電壓的規(guī)定的電壓被施加給柵極端子；以及第10PMOS晶體管，源極端子與第1或第3PMOS晶體管的漏極端子連接，漏極端子與第8PMOS晶體管的柵極端子連接，柵極端子與第1電源電壓連接，背面柵極端子與N阱連接。
并且，根據(jù)本發(fā)明之35的半導(dǎo)體裝置，在本發(fā)明之34的半導(dǎo)體裝置中，其特征在于，PMOS晶體管控制部具有第6NMOS晶體管，源極端子與第9PMOS晶體管的柵極端子連接，漏極端子與第1電源電壓連接，施加給第1或第3PMOS晶體管的漏極端子的電壓或者低于該電壓的規(guī)定的電壓被施加給柵極端子；以及第10PMOS晶體管，源極端子與第1電源電壓連接，漏極端子與第9PMOS晶體管的柵極端子連接，柵極端子與第1或第3PMOS晶體管的漏極端子連接，背面柵極端子與N阱連接。
在根據(jù)本發(fā)明之31或35的半導(dǎo)體裝置中，使用第6NMOS晶體管，把以從第1電源電壓或者施加給第1、第3PMOS晶體管的漏極端子的電壓、或者低于這些電壓的規(guī)定的電壓中減去第6NMOS晶體管的閾值電壓后的電壓為上限的電壓施加給第8或第9PMOS晶體管的柵極端子，使第8或第9PMOS晶體管導(dǎo)通。另一方面，使用第10PMOS晶體管，在第2電源電壓是大于等于把閾值電壓與第1電源電壓相加后的電壓的電壓、或者第1電源電壓是大于等于把閾值電壓與第2電源電壓相加后的電壓的電壓的情況下，第10PMOS晶體管導(dǎo)通，使第8或第9PMOS晶體管非導(dǎo)通。
并且，根據(jù)本發(fā)明之37的半導(dǎo)體裝置，在本發(fā)明之31或35的半導(dǎo)體裝置中，優(yōu)選，規(guī)定的電壓利用多個(gè)電源系統(tǒng)中的1個(gè)電源系統(tǒng)。并且，根據(jù)本發(fā)明之38的半導(dǎo)體裝置，在本發(fā)明之31或35的半導(dǎo)體裝置中，優(yōu)選，具有第2電壓降壓部，該第2電壓降壓部配置在第6NMOS晶體管的柵極端子和第1電源電壓或者第1或第3PMOS晶體管的漏極端子之間，將第1電源電壓或者施加給第1或第3PMOS晶體管的漏極端子的電壓電平降低，并輸出規(guī)定的電壓。
并且，根據(jù)本發(fā)明之32的半導(dǎo)體裝置，在本發(fā)明之31的半導(dǎo)體裝置中，或者根據(jù)本發(fā)明之36的半導(dǎo)體裝置，在本發(fā)明之35的半導(dǎo)體裝置中，其特征在于，PMOS晶體管控制部還具有第1電壓降壓部，該第1電壓降壓部與第6NMOS晶體管的源極端子連接，將來(lái)自該源極端子的電壓信號(hào)降壓并輸入到第8或第9PMOS晶體管的柵極端子。
這樣，進(jìn)行第8或第9PMOS晶體管的導(dǎo)通控制，N阱電位不會(huì)處于浮動(dòng)狀態(tài)。此時(shí)，可把降壓后的電壓施加給第8或第9PMOS晶體管的柵極端子，可使第8或第9PMOS晶體管可靠導(dǎo)通。


圖1是表示本發(fā)明的實(shí)施方式的電路圖。
圖2是表示用于防止構(gòu)成電平轉(zhuǎn)換電路的PMOS晶體管誤導(dǎo)通的第1方案的電路圖。
圖3是表示用于防止構(gòu)成電平轉(zhuǎn)換電路的PMOS晶體管誤導(dǎo)通的第2方案的電路圖。
圖4是表示用于防止構(gòu)成電平轉(zhuǎn)換電路的PMOS晶體管誤導(dǎo)通的第3方案的電路圖。
圖5是圖4所示的第3方案的具體例。
圖6是表示用于防止構(gòu)成電平轉(zhuǎn)換電路的PMOS晶體管誤導(dǎo)通的第4方案的電路圖。
圖7是表示第4方案中的PMOS晶體管PM5的柵極端子電壓特性的圖。
圖8是表示第4方案中的PMOS晶體管PM1的柵極端子電壓特性的圖。
圖9是表示第4方案中的N阱電位控制部的第1具體例的電路圖。
圖10是表示第4方案中的N阱電位控制部的第2具體例的電路圖。
圖11是表示第1和第2具體例的N阱電位控制部的阱電位切換的圖。
圖12是表示第4方案中的N阱電位控制部的第3具體例的電路圖。
圖13是表示第3具體例的N阱電位控制部的阱電位切換的圖。
圖14是表示實(shí)施方式的電平轉(zhuǎn)換電路中的驅(qū)動(dòng)NMOS晶體管NM51的低側(cè)電平轉(zhuǎn)換部的電路圖。
圖15是表示以往技術(shù)的電平轉(zhuǎn)換電路的電路圖。
具體實(shí)施例方式
以下，結(jié)合圖1至圖14對(duì)本發(fā)明的半導(dǎo)體裝置的具體實(shí)施方式
進(jìn)行詳細(xì)說(shuō)明。
圖1表示采用本發(fā)明的半導(dǎo)體裝置的實(shí)施方式。具有第1電路組3，被供給相對(duì)基準(zhǔn)電壓VSS的第1電源電壓VDD1而動(dòng)作；以及第2電路組5，被供給具有比相對(duì)基準(zhǔn)電壓VSS的第1電源電壓VDD1高的電壓電平的第2電源電壓VDD2而動(dòng)作。
第1電路組3是要求高速處理速度的電路部分。適合應(yīng)用于向高性能化和高速化不斷發(fā)展的電子設(shè)備領(lǐng)域中的控制和運(yùn)算處理等。一般，高性能化和高速化是通過(guò)不斷向微型化發(fā)展的工藝技術(shù)來(lái)實(shí)現(xiàn)的。因此，對(duì)于如倒相器柵極I31的第1電路組3的構(gòu)成元件要求在低電壓下動(dòng)作。第1電源電壓VDD1是適合于該規(guī)范的低電源電壓。構(gòu)成第1電路組3的元件雖然只要確保低電源電壓的第1電源電壓VDD1的耐壓即可，然而不能保證對(duì)電壓比第1電源電壓VDD1高的第2電源電壓VDD2的耐壓。在此情況下，不能把第2電源電壓VDD2施加給這些元件。
第2電路組5是在更高的電源電壓的第2電源電壓VDD2下動(dòng)作的電路部分。它適用于對(duì)現(xiàn)有的電源電壓體系中動(dòng)作的設(shè)備等的控制部分、在規(guī)定的電壓下動(dòng)作的其他元件、裝置等進(jìn)行控制和驅(qū)動(dòng)等。對(duì)于這些電路部分，要求具有與被要求高性能化和高速化的第1電源電壓VDD1不同的電壓值的第2電源電壓VDD2。并且，第2電源電壓VDD2有時(shí)比第1電源電壓VDD1高。
在圖1中所表示情況是，在第1電路組3中具有第1電源電壓VDD1的振幅的輸入信號(hào)IN，在第2電路組5中成為具有第2電源電壓VDD2的振幅的輸出信號(hào)OUT被輸出。此處，輸入信號(hào)IN是在第1電路組3中進(jìn)行了控制處理和運(yùn)算處理等后的結(jié)果信號(hào)。并且，輸出信號(hào)OUT除了照原樣被輸出到半導(dǎo)體裝置的外部，成為其他元件和裝置的驅(qū)動(dòng)信號(hào)和控制信號(hào)的情況以外，還可以用作供給第2電路組5的輸入信號(hào)。
第2電路組5的輸入部分具有PMOS晶體管PM51，作為高側(cè)開(kāi)關(guān)，源極端子與第2電源電壓VDD2連接；以及NMOS晶體管NM51，作為低側(cè)開(kāi)關(guān)，源極端子與基準(zhǔn)電壓VSS連接。信號(hào)從后述的電平轉(zhuǎn)換電路1被輸入到各自的柵極端子，進(jìn)行排他性切換控制。PMOS晶體管PM51和NMOS晶體管NM51的各自的漏極端子與作為輸出端子OUT的彼此漏極端子連接的PMOS/NMOS晶體管PM52/NM52的源極端子連接。PMOS/NMOS晶體管PM52/NM52的柵極端子與第1電源電壓VDD1連接。
PMOS/NMOS晶體管PM52/NM52各自在PMOS/NMOS晶體管PM51/NM51導(dǎo)通時(shí)導(dǎo)通。此時(shí)為非導(dǎo)通的NMOS/PMOS晶體管NM52/PM52，各自的漏極端子被施加有第2電源電壓VDD2/基準(zhǔn)電壓VSS而處于飽和特性的偏置狀態(tài)。因此，NMOS/PMOS晶體管NM51/PM51的漏極端子各自被施加有比第1電源電壓VDD1低出NMOS晶體管NM52的閾值電壓的電壓/比第1電源電壓VDD1高出PMOS晶體管PM52的閾值電壓的電壓。這樣，即使在相對(duì)于基準(zhǔn)電壓VSS被施加有第2電源電壓VDD2的第2電路組5中，PMOS/NMOS晶體管PM51、52/NM51、52也僅被施加有第2電源電壓VDD2和第1電源電壓VDD1的差電壓/第1電源電壓VDD1的電壓。
這樣，即使在被供給具有高電壓值的第2電源電壓VDD2的第2電路組5中，也能使用低耐壓晶體管構(gòu)成。
而且，在實(shí)施方式中，作為耐壓確保用晶體管，表示了使用1級(jí)PMOS/NMOS晶體管PM52/NM52構(gòu)成的情況，然而也可采用2級(jí)以上的多級(jí)構(gòu)成。在此情況下，優(yōu)選構(gòu)成為對(duì)施加給各MOS晶體管的柵極端子的電壓進(jìn)行合適調(diào)整，使施加電壓階段性偏移。通過(guò)采用多級(jí)構(gòu)成，即使在供給更高電壓的第2電源電壓VDD2的情況下，也能使用低耐壓晶體管構(gòu)成電路。
配置在第1電路組3和第2電路組5之間，用于進(jìn)行從第1電源電壓VDD1到第2電源電壓VDD2的信號(hào)電平轉(zhuǎn)換的電路是電平轉(zhuǎn)換電路1。
在電平轉(zhuǎn)換電路1中，對(duì)高側(cè)開(kāi)關(guān)的PMOS晶體管PM51的柵極端子進(jìn)行驅(qū)動(dòng)控制的電路，作為高側(cè)電平轉(zhuǎn)換部4由4個(gè)PMOS晶體管PM1至PM4構(gòu)成。PMOS晶體管PM1、PM3以及PM2、PM4的源極端子各自與第1電源電壓VDD1以及第2電源電壓VDD2連接。PMOS晶體管PM4的柵極端子與PMOS晶體管PM1和PM2的漏極端子連接，并與PMOS晶體管PM51的柵極端子連接(節(jié)點(diǎn)N3)。并且，PMOS晶體管PM2的柵極端子與PMOS晶體管PM3和PM4的漏極端子連接(節(jié)點(diǎn)N4)。并且，PMOS晶體管PM1的柵極端子(節(jié)點(diǎn)N1)與倒相器柵極I31的輸出節(jié)點(diǎn)N1連接，PMOS晶體管PM3的柵極端子(節(jié)點(diǎn)N2)與輸入信號(hào)IN連接。
而且，對(duì)低側(cè)開(kāi)關(guān)的NMOS晶體管PM51的柵極端子進(jìn)行驅(qū)動(dòng)控制的信號(hào)是對(duì)輸入信號(hào)IN進(jìn)行了電壓電平轉(zhuǎn)換的信號(hào)。它從后述(圖14)的低側(cè)電平轉(zhuǎn)換部6被輸出。
在輸入信號(hào)IN是具有第1電源電壓VDD1的電壓電平的高電平信號(hào)的情況下，節(jié)點(diǎn)N1通過(guò)倒相器柵極I31成為具有基準(zhǔn)電壓VSS的電壓電平的低電平。輸入信號(hào)IN被輸入到PMOS晶體管PM3的柵極端子(節(jié)點(diǎn)N2)，把第1電源電壓VDD1供給柵極端子。節(jié)點(diǎn)N1與PMOS晶體管PM1的柵極端子(節(jié)點(diǎn)N1)連接，把基準(zhǔn)電壓VSS供給柵極端子。由于PMOS晶體管PM1的源極端子與第1電源電壓VDD1連接，因而PMOS晶體管PM1導(dǎo)通。
通過(guò)PMOS晶體管PM1的導(dǎo)通，第1電源電壓VDD1被供給與其漏極端子連接的節(jié)點(diǎn)N3，并被供給PMOS晶體管PM4、PM51的柵極端子。由于PMOS晶體管PM4、PM51的源極端子與第2電源電壓VDD2連接，因而在PMOS晶體管PM4、PM51的柵極和源極端子間施加有第1和第2電源電壓VDD1、VDD2的電壓差。因此，以第1和第2電源電壓VDD1、VDD2的電壓差大于等于PMOS晶體管PM4、PM51的閾值電壓為條件，PMOS晶體管PM4、PM51導(dǎo)通。
通過(guò)PMOS晶體管PM4的導(dǎo)通，第2電源電壓VDD2被供給與其漏極端子連接的節(jié)點(diǎn)N4。這樣，PMOS晶體管PM2為非導(dǎo)通，通過(guò)PMOS晶體管PM1被供給第1電源電壓VDD1的節(jié)點(diǎn)N3不與第2電壓電平VDD2連接。并且，由于節(jié)點(diǎn)N4與PMOS晶體管PM3的漏極端子連接，因而在PMOS晶體管PM3，處于以下?tīng)顟B(tài)第1電源電壓VDD1被供給柵極端子(節(jié)點(diǎn)N2)，第2電源電壓VDD2被供給漏極端子。在柵極和漏極端子間施加有第1和第2電源電壓VDD1、VDD2的電壓差。因此，以第1和第2電源電壓VDD1、VDD2的電壓差小于PMOS晶體管PM3的閾值電壓為條件，PMOS晶體管PM3為非導(dǎo)通。通過(guò)PMOS晶體管PM4被供給第2電源電壓VDD2的節(jié)點(diǎn)N4不與第1電源電壓VDD1連接。
在輸入信號(hào)IN是具有基準(zhǔn)電壓VSS的電壓電平的低電平信號(hào)的情況下，所施加的電壓電平反轉(zhuǎn)而處于與上述相反的動(dòng)作狀態(tài)。
即，基準(zhǔn)電壓VSS被施加給柵極端子而使PMOS晶體管PM3為導(dǎo)通，這樣，第1電源電壓VDD1被施加給柵極端子而使PMOS晶體管PM2為導(dǎo)通。此處，假設(shè)第1和第2電源電壓VDD1、VDD2的電壓差大于等于PMOS晶體管PM2的閾值電壓。由于第2電源電壓VDD2被供給節(jié)點(diǎn)N3，因而PMOS晶體管PM4、PM51為非導(dǎo)通。這樣，第2電源電壓VDD2不被供給輸出端子OUT，通過(guò)PMOS晶體管PM3被供給有第1電源電壓VDD1的節(jié)點(diǎn)N4也不與第2電源電壓VDD2連接。
并且，在柵極和漏極端子間施加有第1和第2電源電壓VDD1、VDD2的電壓差的PMOS晶體管PM1以第1和第2電源電壓VDD1、VDD2的電壓差小于閾值電壓為條件而為非導(dǎo)通。這樣，通過(guò)PMOS晶體管PM2被供給有第2電源電壓VDD2的節(jié)點(diǎn)N3不與第1電源電壓VDD1連接。
另一方面，對(duì)于NMOS晶體管NM51，使用后述(圖14)的低側(cè)電平轉(zhuǎn)換部6把與輸入信號(hào)IN同相的信號(hào)供給柵極端子，從而與PMOS晶體管PM51排他性地受到導(dǎo)通控制。
隨著PMOS晶體管PM51導(dǎo)通，第2電源電壓VDD2被供給其漏極端子。如果PMOS晶體管PM52也具有相同閾值電壓，則導(dǎo)通，第2電源電壓VDD2被供給輸出端子OUT。此處，由于NMOS晶體管NM51是非導(dǎo)通，因而具有第2電源電壓VDD2的電壓電平的輸出信號(hào)OUT被輸出。
在PMOS晶體管PM51是非導(dǎo)通的情況下，NMOS晶體管NM51導(dǎo)通，基準(zhǔn)電壓VSS被供給其漏極端子。NMOS晶體管NM52也同樣導(dǎo)通，基準(zhǔn)電壓VSS被供給輸出端子OUT。具有基準(zhǔn)電壓VSS的電壓電平的輸出信號(hào)OUT被輸出。
根據(jù)實(shí)施方式所示的電平轉(zhuǎn)換電路1中的高側(cè)電平轉(zhuǎn)換部4，由于第1電源電壓VDD1和第2電源電壓VDD2的電壓差大于等于PMOS晶體管PM2、PM4、PM51、PM52的閾值電壓，因而如果使用第1和第2電源電壓VDD1、VDD2控制柵極端子，則可進(jìn)行導(dǎo)通和非導(dǎo)通?？墒褂肞MOS晶體管容易構(gòu)成電平轉(zhuǎn)換部4。
在為了對(duì)PMOS晶體管PM51進(jìn)行導(dǎo)通控制，而把在基準(zhǔn)電壓VSS和第1電源電壓VDD之間發(fā)生振幅的輸入信號(hào)IN電平轉(zhuǎn)換成在第1電源電壓VDD1和第2電源電壓VDD2之間發(fā)生振幅的信號(hào)時(shí)，不會(huì)形成從第2電源電壓VDD2到第1電源電壓VDD1的靜態(tài)電流通路。并且，不需要具有第1電源電壓VDD1和第2電源電壓VDD2之間的中間電壓電平的第3電源電壓，也沒(méi)有因第1和第2電源電壓VDD1、VDD2的分壓而造成的靜態(tài)電流消耗。
并且，由于不是與基準(zhǔn)電壓VSS，而是在第1電源電壓VDD1和第2電源電壓VDD2之間構(gòu)成回路，因而所施加的電壓差為第1與第2電源電壓VDD1、VDD2之間的電壓差。對(duì)于作為第1至第4PMOS晶體管的PMOS晶體管PM1至PM4，沒(méi)有必要確保第2電源電壓VDD2的耐壓，可使用低耐壓元件構(gòu)成。
并且，對(duì)于作為第2電路組5的輸入級(jí)的PMOS/NMOS晶體管PM51/NM51，配置有作為耐壓確保用晶體管的PMOS/NMOS晶體管PM52/NM52，各晶體管PM51、52/NM51、52僅被施加有第2電源電壓VDD2和第1電源電壓VDD1的差電壓/第1電源電壓VDD1的電壓，可使用低耐壓元件構(gòu)成。
對(duì)于這些低耐壓的MOS晶體管，柵極氧化膜厚度也薄，可實(shí)現(xiàn)電路動(dòng)作的高速化。
此處，當(dāng)PMOS晶體管PM2或PM4導(dǎo)通而把第2電源電壓VDD2供給節(jié)點(diǎn)N3或N4時(shí)，有必要使用PMOS晶體管PM1或PM3切斷從節(jié)點(diǎn)N3或N4到第1電源電壓VDD1的路徑。作為該方案，以下表示第1至第4方案。
圖2表示第1方案。PMOS晶體管PM1、PM3使用與PMOS晶體管PM2、PM4、PM51、PM52不同構(gòu)造的晶體管構(gòu)成。在PMOS晶體管PM1或PM3被控制成非導(dǎo)通的情況下，一般，第1電源電壓VDD1根據(jù)來(lái)自第1電路組3的信號(hào)被施加給柵極端子。為了切斷施加給漏極端子的第2電源電壓VDD2，PMOS晶體管PM1、PM3的閾值電壓有必要成為比第1和第2電源電壓VDD1、VDD2的電壓差低的閾值電壓。取代構(gòu)成PMOS晶體管PM2、PM4、PM51、PM52的晶體管，可以使用具有更低閾值電壓的晶體管構(gòu)成。
圖3表示第2方案。PMOS晶體管PM1、PM3使用與PMOS晶體管PM2、PM4、PM51、PM52相同的晶體管構(gòu)成。電壓電平轉(zhuǎn)換電路LS與PMOS晶體管PM1、PM3的柵極端子(節(jié)點(diǎn)N1、N2)連接。來(lái)自第1電路組3的信號(hào)通過(guò)轉(zhuǎn)換電路LS被輸入到柵極端子。在PMOS晶體管PM1、PM3被控制成非導(dǎo)通的情況下，具有比第1電源電壓VDD1高的電壓電平VH的信號(hào)被供給柵極端子。如果轉(zhuǎn)換電路LS被設(shè)定成使第2電源電壓VDD2和電壓電平VH的電壓差小于閾值電壓，則當(dāng)?shù)?電源電壓VDD2被施加給漏極端子時(shí)，可使PMOS晶體管PM1、PM3維持在非導(dǎo)通狀態(tài)。
圖4表示第3方案。在第3方案中，采用以下結(jié)構(gòu)在PMOS晶體管PM1和PM2之間/PM3和PM4之間配置有NMOS晶體管NM1/NM2。PMOS晶體管PM1/PM3的漏極端子與NMOS晶體管NM1/NM2的源極端子連接(節(jié)點(diǎn)3A/4A)，PMOS晶體管PM2/PM4的漏極端子與NMOS晶體管NM1/NM2的漏極端子連接(節(jié)點(diǎn)3/4)。向NMOS晶體管NM1、NM2的柵極端子供給相同的規(guī)定的偏置電壓VG。除了直接供給偏置電壓VB的情況以外，也可采用通過(guò)電壓降壓部7來(lái)供給的結(jié)構(gòu)。
電壓降壓部7例如采用圖5所示的結(jié)構(gòu)。在第2電源電壓VDD2和NMOS晶體管NM1、NM2的柵極端子之間配置有降壓部71，該降壓部71使二極管連接的NMOS晶體管以規(guī)定的級(jí)數(shù)連接。第2電源電壓VDD2按照降壓部71的降壓電壓VDN降壓而被供給柵極端子(VG＝VDD2-VDN)。除了降壓部71以外，只要是接合二極管和電阻元件等能進(jìn)行降壓和分壓的構(gòu)成，就可應(yīng)用，并且也可采用將它們合適組合的構(gòu)成。
回到圖4，對(duì)具體動(dòng)作進(jìn)行說(shuō)明。在PMOS晶體管PM1導(dǎo)通的情況下，第1電源電壓VDD1被供給節(jié)點(diǎn)3A。此時(shí)的NMOS晶體管NM1的柵極端子電壓VG有必要與第1電源電壓VDD1相加而成為大于等于NMOS晶體管NM1的閾值電壓的電壓(VG-VDD1≥VthN1)。這樣，NMOS晶體管NM1導(dǎo)通，第1電源電壓VDD1被供給節(jié)點(diǎn)N3。這樣，PMOS晶體管PM4、PM51導(dǎo)通。
在PMOS晶體管PM1是非導(dǎo)通的情況下，第2電源電壓VDD2通過(guò)PMOS晶體管PM2被供給節(jié)點(diǎn)3。此時(shí)，NMOS晶體管NM1在飽和區(qū)域動(dòng)作。從柵極端子電壓VG中減去閾值電壓VthN1后的電壓(VG-VthN1)被供給節(jié)點(diǎn)3A。為了把PMOS晶體管PM1維持在非導(dǎo)通，要求是，供給節(jié)點(diǎn)3A的電壓(VG-VthN1)和供給PMOS晶體管PM1的柵極端子(節(jié)點(diǎn)N1)的第1電源電壓VDD1的電壓差小于PMOS晶體管PM1的閾值電壓VthP1((VG-VthN1)-VDD1＜VthP1)。
PMOS晶體管PM3和NMOS晶體管NM2也進(jìn)行同樣動(dòng)作。
根據(jù)圖4的方案(3)，只要滿足以下條件VthN1≤VG-VDD1＜VthP1+VthN1...(1)(VthN2≤VG-VDD1＜VthP3+VthN2)便可控制PMOS晶體管PM1、PM3的導(dǎo)通、非導(dǎo)通。上述條件(1)是在偏置電壓VB是第2電源電壓VDD2，作為柵極端子電壓VG被直接施加的情況下(VG＝VDD2)，VthN1≤VDD2-VDD1＜VthP1+VthN1。
在第2電源電壓VDD2通過(guò)電壓降壓部71接收降壓電壓VDN的降壓而作為柵極端子電壓VG被施加的情況下(VG＝VDD2-VDN)，為VthN1+VDN≤VDD2-VDD1＜VthP1+VthN1+VDN。
并且，在具有第1和第2電源電壓VDD1、VDD2以外的其他電壓源的情況下，也可以使用該電壓源。
此處，只要可通過(guò)使用電壓降壓部71和其他電壓源把柵極端子電壓VG設(shè)定得較低，便可使用具有更低閾值電壓VthN1的NMOS晶體管。可擴(kuò)大能用作NMOS晶體管NM1、NM2的晶體管的種類。
當(dāng)PMOS晶體管PM1、PM3非導(dǎo)通時(shí)，從第1電源電壓VDD1降壓后的電壓被供給PMOS晶體管PM1或PM3。即使在具有與PMOS晶體管PM2、PM4、PM51相同的閾值電壓構(gòu)成PMOS晶體管PM1、PM3的情況下，也能把PMOS晶體管PM1、PM3控制成非導(dǎo)通。
并且，在第1至第3方案中的任何一種情況下，如果具有比PMOS晶體管PM2、PM4、PM51的閾值電壓低的閾值電壓構(gòu)成PMOS晶體管PM1、PM3，則可容易進(jìn)行PMOS晶體管PM1、PM3的非導(dǎo)通控制。特別是，在具有NMOS晶體管NM1、NM2的情況下，可進(jìn)一步擴(kuò)大偏置電壓VB的電壓范圍。
圖6表示第4方案。采用以下結(jié)構(gòu)即根據(jù)供給PMOS晶體管PM1、PM3的漏極端子的電壓，控制柵極端子電壓。此外，也進(jìn)行N阱電位的調(diào)整。PMOS晶體管PM1、PM3各自可具有同樣的電路構(gòu)成。以下，以PMOS晶體管PM1為例進(jìn)行說(shuō)明。
首先，對(duì)柵極電壓控制部11進(jìn)行說(shuō)明。在PMOS晶體管PM1的柵極端子(節(jié)點(diǎn)N1A)和漏極端子(節(jié)點(diǎn)N3)之間連接有使柵極端子與第1電源電壓VDD1連接的PMOS晶體管PM7。在第2電源電壓VDD2是比第1電源電壓VDD1高出大于等于閾值電壓的電壓的情況下，具有的功能是，把第2電源電壓VDD2供給PMOS晶體管PM1的柵極端子(節(jié)點(diǎn)N1A)來(lái)使PMOS晶體管PM1維持在非導(dǎo)通。
并且，來(lái)自第1電路組的信號(hào)通過(guò)PMOS/NMOS晶體管PM5/PM3被輸入到PMOS晶體管PM1的柵極端子(節(jié)點(diǎn)N1A)。NMOS晶體管NM3的柵極端子與第1電源電壓VDD1連接。PMOS晶體管PM5的柵極端子(節(jié)點(diǎn)N11)通過(guò)使柵極端子與第1電源電壓VDD1連接的PMOS晶體管PM6、以及使柵極端子(節(jié)點(diǎn)N13)被輸入有來(lái)自第1電路組的信號(hào)或者其同相信號(hào)的NMOS晶體管NM4，與PMOS晶體管PM1的漏極端子(節(jié)點(diǎn)N3)連接。
此處，除了把具有第1電源電壓VDD1的高電平信號(hào)作為第1電路組的信號(hào)輸入到NMOS晶體管NM4的柵極端子(節(jié)點(diǎn)N13)以外，還可考慮輸入通過(guò)降壓電路B11降壓后的信號(hào)。
并且，柵極端子(節(jié)點(diǎn)N11)通過(guò)NMOS晶體管NM5與基準(zhǔn)電壓VSS連接。來(lái)自第1電路組的信號(hào)由倒相器柵極I11反轉(zhuǎn)而被輸入到NMOS晶體管NM5的柵極端子。
在來(lái)自第1電路組的信號(hào)是低電平的情況下，有必要把信號(hào)通過(guò)PMOS/NMOS晶體管PM5/NM3供給PMOS晶體管PM1的柵極端子(節(jié)點(diǎn)N1A)。對(duì)于NMOS晶體管NM3，由于柵極端子與第1電源電壓VDD1連接，因而如果所輸入的信號(hào)是比第1電源電壓VDD1低出小于等于NMOS晶體管NM3的閾值電壓的電壓電平，則導(dǎo)通。
對(duì)于PMOS晶體管PM5，柵極端子通過(guò)PMOS/NMOS晶體管PM6/NM4與節(jié)點(diǎn)N3連接。對(duì)于NMOS晶體管NM4，由于低電平信號(hào)被輸入到柵極端子而為非導(dǎo)通。對(duì)于PMOS晶體管PM6，當(dāng)柵極端子與第1電源電壓VDD1連接時(shí)，節(jié)點(diǎn)N3伴隨PMOS晶體管PM1的導(dǎo)通而轉(zhuǎn)移到第1電源電壓VDD1，從而為非導(dǎo)通，來(lái)自節(jié)點(diǎn)N3的路徑被切斷。相對(duì)之下，在NMOS晶體管NM5，由于反轉(zhuǎn)的高電平信號(hào)被輸入到柵極端子而導(dǎo)通。這樣，PMOS晶體管PM5也導(dǎo)通。低電平信號(hào)被供給節(jié)點(diǎn)N1A，PMOS晶體管PM1導(dǎo)通。
在來(lái)自第1電路組的信號(hào)是高電平的情況下，節(jié)點(diǎn)N3的電壓電平隨著PMOS晶體管PM2的導(dǎo)通而上升到第2電源電壓VDD2。
圖7和圖8表示節(jié)點(diǎn)N1A、節(jié)點(diǎn)N11的電壓電平對(duì)供給節(jié)點(diǎn)N3的第2電源電壓VDD2的電壓電平的特性。此處，NMOS晶體管NM5由于低電平電壓被供給柵極端子而是非導(dǎo)通。并且，假設(shè)PMOS晶體管PM1、PM6、PM7具有相同的閾值電壓VthP。假設(shè)第1電源電壓VDD1的電壓電平被供給節(jié)點(diǎn)N13來(lái)進(jìn)行說(shuō)明。
在節(jié)點(diǎn)N3的電壓V(N3)小于把PMOS晶體管PM6的閾值電壓VthP與第1電源電壓VDD1相加后的電壓的情況下(V(N3)＜VDD+VthP)，當(dāng)PMOS晶體管PM6是非導(dǎo)通時(shí)，NMOS晶體管NM4在飽和區(qū)域?qū)āＲ虼?，從?電源電壓VDD1中減去NMOS晶體管NM4的閾值電壓VthN后的電壓被供給節(jié)點(diǎn)N11(V(N11)＝VDD1-VthN)(圖7的(I))。此處，如果NMOS晶體管NM4具有比PMOS晶體管PM5低的閾值電壓VthN，則PMOS晶體管PM5導(dǎo)通。
在上述說(shuō)明中，假設(shè)供給第1電源電壓VDD1作為節(jié)點(diǎn)N13的電壓V(N13)作了說(shuō)明，然而電壓V(N13)也可以是通過(guò)降壓電路B11降壓后的電壓。在此情況下，進(jìn)一步降壓后的電壓(V(N13)-VthN)被供給節(jié)點(diǎn)N11(圖7的(II))，即使在與PMOS晶體管PM5的閾值電壓相比，NMOS晶體管NM4的閾值電壓是相同或者淺的情況下，也能使PMOS晶體管PM5導(dǎo)通。
并且，PMOS晶體管PM7也是非導(dǎo)通，供給節(jié)點(diǎn)N3的第2電源電壓VDD2不被供給節(jié)點(diǎn)N1A。
因此，高電平信號(hào)通過(guò)PMOS晶體管PM5從第1電路組被供給PMOS晶體管PM1的柵極端子(節(jié)點(diǎn)N1A)。通常，該信號(hào)具有第1電源電壓VDD1的電壓電平(圖8)。對(duì)于PMOS晶體管PM1，在柵極和漏極端子之間施加的電壓差小于閾值電壓，被維持在非導(dǎo)通。不會(huì)形成從節(jié)點(diǎn)N3到第1電源電壓VDD1的電流通路。
在節(jié)點(diǎn)N3的電壓V(N3)大于等于把PMOS晶體管PM6的閾值電壓VthP與第1電源電壓VDD1相加后的電壓的情況下(V(N3)≥VDD+VthP)，PMOS晶體管PM6被施加有大于等于閾值電壓VthP的電壓而導(dǎo)通，節(jié)點(diǎn)N11與節(jié)點(diǎn)N3導(dǎo)通(V(N11)＝V(N3))(圖7)。電壓V(N11)為第2電源電壓VDD2，PMOS晶體管PM5為非導(dǎo)通。另一方面，具有相同的閾值電壓VthP的PMOS晶體管PM7導(dǎo)通，節(jié)點(diǎn)N1A與節(jié)點(diǎn)N3導(dǎo)通(V(N1A)＝V(N3))(圖8)。電壓V(N1A)為第2電源電壓VDD2。PMOS晶體管PM1，其柵極端子和漏極端子為同電位而被維持在非導(dǎo)通。不會(huì)形成從節(jié)點(diǎn)N3到第1電源電壓VDD1的電路路徑。
如以上說(shuō)明那樣，根據(jù)第4方案中的柵極電壓控制部11(圖6)，當(dāng)PMOS晶體管PM1(PM3)非導(dǎo)通時(shí)，即使第2電源電壓VDD2被直接施加給漏極端子(節(jié)點(diǎn)N3(N4))，也能根據(jù)第2電源電壓VDD2對(duì)第1電源電壓VDD1的電壓值切換施加給柵極端子(節(jié)點(diǎn)N1A)的電壓，PMOS晶體管PM1(PM3)被維持在非導(dǎo)通。從漏極端子(節(jié)點(diǎn)N3(N4))向第1電源電壓VDD1不會(huì)形成不需要的電流通路，可防止不需要的電流消耗。如果使PMOS晶體管PM1(PM3)和PMOS晶體管PM6、PM7的閾值電壓VthP相同，則施加給柵極端子(節(jié)點(diǎn)N1A)的電壓切換可使用以下電壓進(jìn)行切換，該電壓是PMOS晶體管PM1(PM3)由于漏極端子(節(jié)點(diǎn)N3(N4))的電壓而從漏極端子側(cè)開(kāi)始導(dǎo)通到第1電源電壓側(cè)的電壓。
并且，PMOS晶體管PM1(PM3)的非導(dǎo)通維持可靜態(tài)進(jìn)行，與PMOS晶體管PM1(PM3)和PMOS晶體管PM2、PM4、PM51的閾值電壓的異同無(wú)關(guān)。
信號(hào)從第1電路組向節(jié)點(diǎn)N1A的傳播控制可通過(guò)PMOS晶體管PM5的導(dǎo)通控制來(lái)進(jìn)行。供給節(jié)點(diǎn)N1A的第2電源電壓VDD2由于PMOS晶體管PM5為非導(dǎo)通而不被施加給第1電路組。并且，通過(guò)NMOS晶體管NM3的飽和區(qū)域動(dòng)作，施加給第1電路組的電壓被限制在從第1電源電壓VDD1中減去閾值電壓后的電壓，不會(huì)施加過(guò)電壓。
下面，對(duì)N阱電位控制部9進(jìn)行說(shuō)明。如圖6所示，在電平轉(zhuǎn)換電路1中的高側(cè)電平轉(zhuǎn)換部4和柵極電壓控制部11，電源電壓是第1電源電壓VDD1，并且一般，N阱電位也使第1電源電壓VDD1偏置。然而，對(duì)于PMOS晶體管PM1(PM3)、PM5至7，當(dāng)?shù)?電源電壓VDD2被供給節(jié)點(diǎn)N3、N1A時(shí)，由于第1電源電壓VDD1和第2電源電壓VDD2的電壓差，有時(shí)正向電流通過(guò)正偏置接合從P型漏極端子流向N阱NW。為了避免該動(dòng)作，有必要控制N阱電位。
在圖9所示的第1具體例的N阱電位控制部9A具有PMOS晶體管PM8A，源極端子與第1電源電壓VDD1連接，漏極端子和背面柵極端子與N阱NW連接；以及PMOS晶體管PM9A，源極端子與節(jié)點(diǎn)N3連接，漏極端子和背面柵極端子與N阱NW連接，并且柵極端子與第1電源電壓VDD1連接。
PMOS晶體管PM8A由與柵極端子(節(jié)點(diǎn)P1)連接的PMOS晶體管控制部來(lái)控制導(dǎo)通和非導(dǎo)通。
PMOS晶體管控制部具有NMOS晶體管NM6A和PMOS晶體管PM10A，并且根據(jù)必要，具有第1電壓降壓部91。對(duì)于NMOS晶體管NM6A，漏極端子與節(jié)點(diǎn)N3連接，源極端子通過(guò)第1電壓降壓部91與PMOS晶體管PM8A的柵極端子(節(jié)點(diǎn)P1)連接，柵極端子與第1電源電壓VDD1連接。對(duì)于PMOS晶體管PM10A，源極端子與節(jié)點(diǎn)N3連接，漏極端子與PMOS晶體管PM8A的柵極端子連接，背面柵極端子與N阱NW連接，柵極端子與第1電源電壓VDD1連接。
第1電壓降壓部91將來(lái)自NMOS晶體管NM6A的源極端子的電壓降壓，并供給PMOS晶體管PM8A的柵極端子(節(jié)點(diǎn)P1)。
圖9中還表示第1電壓降壓部91的具體例。具體例(A)是將規(guī)定的數(shù)量的二極管串聯(lián)連接來(lái)降壓。通過(guò)合適設(shè)定二極管的規(guī)定的數(shù)量，當(dāng)使PMOS晶體管PM8A導(dǎo)通時(shí)，小于等于從第1電源電壓VDD1中減去閾值電壓后的電壓的電壓被供給PMOS晶體管PM8A的柵極端子(節(jié)點(diǎn)P1)。具體例(B)使用電阻元件將NMOS晶體管NM6A的源極端子的電壓分壓。如果合適設(shè)定分壓比，則小于等于從第1電源電壓VDD1中減去閾值電壓后的電壓的電壓被供給PMOS晶體管PM8A的柵極端子(節(jié)點(diǎn)P1)。
圖10所示的第2具體例的N阱電位控制部9B針對(duì)PMOS晶體管控制部，具有第2電壓降壓部92，取代第1具體例9A(圖9)的第1電壓降壓部91。
在PMOS晶體管控制部，NMOS晶體管NM6B，其源極端子與PMOS晶體管PM8B的柵極端子(節(jié)點(diǎn)P1)直接連接，并且其柵極端子通過(guò)第2電壓降壓部92與第1電源電壓VDD1連接。
第2電壓降壓部92將第1電源電壓VDD1降壓來(lái)使NMOS晶體管NM6B的柵極端子偏置。這樣，可在NMOS晶體管NM6B的源極端子輸出合適降壓后的電壓來(lái)供給節(jié)點(diǎn)P1。
圖10所示的第2電壓降壓部92的具體例與第1電壓降壓部91的具體例相同。通過(guò)使規(guī)定的數(shù)量的二極管串聯(lián)連接(具體例(A))，并且通過(guò)使用電阻元件將第1電源電壓VDD1分壓(具體例(B))，可獲得降壓后的電壓。
圖11表示在N阱電位控制部9A、9B(圖9、圖10)，N阱NW的電位V(NW)相對(duì)于節(jié)點(diǎn)N3的電壓V(N3)的切換波形，以及PMOS晶體管PM8A的柵極端子電壓V(P1)。在圖11中，以NMOS/PMOS晶體管的閾值電壓大約相等的情況(VthNVthP)為例進(jìn)行圖示。
在電壓V(N3)大于等于把閾值電壓VthP與第1電源電壓VDD1相加后的電壓的情況下(V(N3)≥VDD1+VthP)，PMOS晶體管PM10A、PM10B導(dǎo)通，使電壓V(P1)偏置成電壓V(N3)而成為第2電源電壓VDD2，PMOS晶體管PM8A、PM8B為非導(dǎo)通。另一方面，PMOS晶體管PM9A、PM9B導(dǎo)通，N阱電位V(NW)為電壓V(N3)。即，為第2電源電壓VDD2。
當(dāng)電壓V(N3)降壓到小于把閾值電壓VthP與第1電源電壓VDD1相加后的電壓時(shí)(V(N3)＜VDD1+VthP)，PMOS晶體管PM9A、PM10A、PM9B、PM10B為非導(dǎo)通。另一方面，NMOS晶體管NM6A、NM6B導(dǎo)通。
由于NMOS晶體管NM6A、NM6B進(jìn)行飽和動(dòng)作直到電壓V(N3)降壓到從NMOS晶體管NM6A、NM6B的柵極端子的電壓中減去閾值電壓VthN后的電壓，因而源極端子電壓大約固定在從柵極端子的電壓中減去閾值電壓VthN后的電壓。當(dāng)降壓到大于等于該電壓時(shí)，NMOS晶體管NM6A、NM6B進(jìn)行線性動(dòng)作而導(dǎo)通，電壓V(N3)照原樣被輸出到NMOS晶體管NM6A、NM6B的源極端子。
此處，供給NMOS晶體管NM6A、NM6B的柵極端子的電壓是第1電源電壓VDD1(圖9)或者從第1電源電壓VDD1降壓后的電壓(圖10)。該電壓直接(圖10)或者進(jìn)行降壓(圖9)而被供給PMOS晶體管PM8A、PM8B的柵極端子(節(jié)點(diǎn)P1)。在沒(méi)有第1和第2電壓降壓部91、92的情況下，以從第1電源電壓VDD1中減去NMOS晶體管NM6A、NM6B的閾值電壓VthN后的電壓為上限，設(shè)定節(jié)點(diǎn)P1的電壓V(P1)。
在NMOS晶體管NM6A、NM6B和PMOS晶體管PM8A、PM8B的閾值電壓大約相等的情況下，PMOS晶體管PM8A、PM8B，其柵極和源極間的電位差被施加到大于等于閾值電壓VthP。導(dǎo)通后，第1電源電壓VDD1被供給N阱NW。
并且，即使在NMOS晶體管NM6A、NM6B和PMOS晶體管PM8A、PM8B的閾值電壓不同的情況下，通過(guò)具有第1或第2電壓降壓部91、92中的至少任何一方，也能將節(jié)點(diǎn)P1的電壓V(P1)充分降壓，使PMOS晶體管PM8A、PM8B導(dǎo)通。
在圖12所示的第3具體例的N阱電位控制部9C采用以下構(gòu)成在第1、第2具體例9A、9B(圖9、圖10)中，使用PMOS晶體管控制部控制PMOS晶體管PM8A、PM8B，使將PMOS晶體管PM9A、PM9B的柵極端子與第1電源電壓VDD1連接的連接關(guān)系反轉(zhuǎn)。即，在PMOS晶體管PM9C的柵極端子(節(jié)點(diǎn)P2)和第1電源電壓VDD1之間具有NMOS晶體管NM6C和PMOS晶體管PM10C，使NMOS晶體管NM6C的柵極端子與節(jié)點(diǎn)N3連接。并且，PMOS晶體管PM8C、PM10C的柵極端子與節(jié)點(diǎn)N3連接。在此情況下，對(duì)于第1電壓降壓部91、第2電壓降壓部92，可采用與第1、第2具體例9A、9B同樣的連接。即，第1電壓降壓部91可配置在NMOS晶體管NM6C和節(jié)點(diǎn)P2之間。第2電壓降壓部92可連接在NMOS晶體管NM6C的柵極端子和節(jié)點(diǎn)N3之間。
圖13表示關(guān)于第3具體例9C的表示N阱電位V(NW)和節(jié)點(diǎn)P2的電壓V(P2)對(duì)電壓V(N3)的關(guān)系的波形。在不具有第1、第2電壓降壓部91、92的情況下，電壓V(N3)小于把閾值電壓VthN與第1電源電壓VDD1相加后的電壓，NMOS晶體管NM6C進(jìn)行飽和動(dòng)作。PMOS晶體管PM9C的柵極端子(節(jié)點(diǎn)P2)的電壓V(P2)被供給有從電壓V(N3)中減去閾值電壓VthN后的電壓，在NMOS/PMOS的兩閾值電壓大約相等(VthNVthP)的條件下，PMOS晶體管PM9C導(dǎo)通，使N阱電位V(NW)成為電壓V(N3)。由于此時(shí)的電壓V(N3)是第2電源電壓VDD2，因而N阱電位V(NW)也為第2電源電壓VDD2。
當(dāng)電壓V(N3)大于等于把閾值電壓VthN與第1電源電壓VDD1相加后的電壓時(shí)，NMOS晶體管NM6C進(jìn)行線性動(dòng)作。第1電源電壓VDD1被供給PMOS晶體管PM9C的柵極端子(節(jié)點(diǎn)P2)。PMOS晶體管PM9C導(dǎo)通，電壓V(N3)，即第2電源電壓VDD2被供給N阱NW。
而且，對(duì)于在具有第1、第2電壓降壓部91、92的情況下的作用和效果，由于與第1、第2具體例9A、9B的情況相同，因此此處說(shuō)明省略。此處，根據(jù)第1電壓降壓部91的電壓降的效果，對(duì)于電壓V(N3)是大于等于把閾值電壓VthN與第1電源電壓VDD1相加后的電壓的電壓，電壓V(P2)被設(shè)定成由第1電壓降壓部91從第1電源電壓VDD1降壓后的電壓電平(圖13、(II))，根據(jù)第2電壓降壓部92的電壓降的效果，電壓V(P2)被設(shè)定成從第1電源電壓VDD1中減去由第2電壓降壓部92降壓后的電壓電平，并減去閾值電壓VthN后的電壓電平(圖13、(I))。
如以上說(shuō)明那樣，根據(jù)N阱電位控制部的第1、第2具體例(圖9、圖10)以及第3具體例(圖12)，只要具有第1電壓降壓部91，便可降低從NMOS晶體管NM6A至PM6C的源極端子輸出的電壓。
如果具有第2電壓降壓部92，則在NMOS晶體管NM6A至PM6C，可降低施加給柵極端子的規(guī)定的電壓從第1電源電壓VDD1，可降低進(jìn)行飽和動(dòng)作的源極端子的電壓值。
通過(guò)第1或第2電壓降壓部91、92，可使供給節(jié)點(diǎn)P1、P2的電壓降壓到從第1電源電壓VDD1中減去閾值電壓VthN和降壓電壓后的電壓。并且，由于第1電壓降壓部91的降壓為固定電壓值，因而即使在NMOS晶體管NM6A至NM6C進(jìn)行線性動(dòng)作的區(qū)域內(nèi)，也能進(jìn)行規(guī)定的電壓的降壓。
如果同時(shí)具有第1電壓降壓部91和第2電壓降壓部92，則可利用各個(gè)降壓之和，在PMOS晶體管PM8A、PM8B、PM9C導(dǎo)通時(shí)，對(duì)施加給柵極端子(節(jié)點(diǎn)P1、P2)的電壓V(P1)、V(P2)進(jìn)行有效的降壓。并且，無(wú)論是一同配置第1電壓降壓部91和第2電壓降壓部92，還是各自單獨(dú)配置，都能取得同樣的效果。
PMOS晶體管PM1(PM3)、PM5至PM7的N阱NW的電位V(NW)根據(jù)施加給節(jié)點(diǎn)N3(N4)的電壓V(N3)(V(N4))來(lái)控制。在V(N3)(V(N4))＜VDD1+VthP的情況下，無(wú)縫偏置到第1電源電壓VDD1，在V(N3)(V(N4))≥VDD1+VthP的情況下，無(wú)縫偏置到電壓V(N3)(V(N4))。這樣，N阱NW不會(huì)處于浮動(dòng)狀態(tài)。并且，在與漏極端子的接合之間也不會(huì)施加正偏置。因此，在從第1電路組3到第2電路組5的電平轉(zhuǎn)換時(shí)，能可靠設(shè)定N阱NW的電位V(NW)，并且沒(méi)有不需要的正偏置電流流動(dòng)。能夠以低消耗電流獲得穩(wěn)定的電路動(dòng)作。
圖14表示實(shí)施方式的電平轉(zhuǎn)換電路1中的低側(cè)電平轉(zhuǎn)換部6的具體例。把具有第1電源電壓VDD1的振幅的輸入信號(hào)IN電平轉(zhuǎn)換成具有偏置電壓VB的振幅的信號(hào)。
輸入信號(hào)IN被輸入到由PMOS晶體管PM62和NMOS晶體管NM62構(gòu)成的倒相器柵極、以及NMOS晶體管61的柵極端子。倒相器柵極的輸出端子與NMOS晶體管NM63的柵極端子連接。NMOS晶體管NM61、NM63，其源極端子與基準(zhǔn)電壓VSS連接，并且其漏極端子各自與PMOS晶體管PM61、PM63的漏極端子連接。PMOS晶體管PM61、PM63的柵極端子與其他晶體管的漏極端子相互連接，源極端子一起根據(jù)必要通過(guò)降壓部71與偏置電壓VB連接。從PMOS晶體管PM63和NMOS晶體管NM63的連接點(diǎn)輸出作了電平轉(zhuǎn)換的信號(hào)。
假設(shè)輸入了高電平的輸入信號(hào)IN。NMOS晶體管NM61導(dǎo)通而使PMOS晶體管PM63的柵極端子電壓成為基準(zhǔn)電壓VSS，從而使PMOS晶體管PM63導(dǎo)通。并且，由倒相器柵極反轉(zhuǎn)的低電平信號(hào)被輸入到NMOS晶體管NM63的柵極端子，NMOS晶體管NM63為非導(dǎo)通。因此，所輸出的信號(hào)通過(guò)PMOS晶體管PM63成為偏置電壓VB或者其降壓電壓。此處，所輸出的信號(hào)被輸入到PMOS晶體管PM61的柵極端子，使PMOS晶體管PM61非導(dǎo)通。
作為輸入信號(hào)IN，假設(shè)輸入了基準(zhǔn)電壓VSS的低電平信號(hào)。在此情況下，NMOS晶體管NM61為非導(dǎo)通，從PMOS晶體管PM63的柵極端子到基準(zhǔn)電壓VSS的路徑被切斷。另一方面，由于由倒相器柵極反轉(zhuǎn)的高電平信號(hào)被輸入到NMOS晶體管NM63的柵極端子，因而NMOS晶體管NM63導(dǎo)通。因此，所輸出的信號(hào)通過(guò)NMOS晶體管NM63成為基準(zhǔn)電壓VSS。所輸出的信號(hào)被輸入到PMOS晶體管PM61的柵極端子，PMOS晶體管PM61導(dǎo)通，使PMOS晶體管PM63維持在非導(dǎo)通。
所輸出的信號(hào)的高電平是偏置電壓VB或者其降壓電壓。通過(guò)使該電壓電平成為比第1電源電壓VDD1高的電壓電平，NMOS晶體管NM51，其柵極端子受到較低偏置，可期待伴隨驅(qū)動(dòng)能力提高的高速動(dòng)作。
根據(jù)本發(fā)明，可提供一種半導(dǎo)體裝置，該半導(dǎo)體裝置通過(guò)在以第1電源電壓動(dòng)作的第1電路組和電壓以比第1電源電壓高的第2電源電壓動(dòng)作的第2電路組之間設(shè)置以位于第1電源電壓和第2電源電壓之間的電源電壓動(dòng)作的電平轉(zhuǎn)換電路，在進(jìn)行信號(hào)轉(zhuǎn)換連接時(shí)，可進(jìn)行不產(chǎn)生靜態(tài)電流消耗的電平轉(zhuǎn)換。
權(quán)利要求
1.一種半導(dǎo)體裝置，具有第1電路組，作為電源在基準(zhǔn)電壓和第1電源電壓之間動(dòng)作；以及第2電路組，作為電源在基準(zhǔn)電壓和具有比上述第1電源電壓高的電壓電平的第2電源電壓之間動(dòng)作，其特征在于，包括第1導(dǎo)電型的電壓控制型高側(cè)元件，在上述第2電路組的輸入級(jí)進(jìn)行上述第2電源電壓的輸出控制；以及電平轉(zhuǎn)換電路，是從上述第1電路組到上述第2電路組的接口，作為電源在上述第1電源電壓和上述第2電源電壓之間動(dòng)作，對(duì)上述電壓控制型高側(cè)元件進(jìn)行導(dǎo)通控制；上述電平轉(zhuǎn)換電路具有第1導(dǎo)電型的電壓控制型第1元件，配置在上述電壓控制型高側(cè)元件與上述第1電源電壓之間，在使上述電壓控制型高側(cè)元件導(dǎo)通時(shí)，供給上述第1電源電壓；以及第1導(dǎo)電型的電壓控制型第2元件，配置在上述電壓控制型高側(cè)元件和上述第2電源電壓之間，在使上述電壓控制型高側(cè)元件非導(dǎo)通時(shí)，供給上述第2電源電壓。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，上述電平轉(zhuǎn)換電路在上述電壓控制型第1元件與上述第1電路組通過(guò)接口連接。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于，上述電平轉(zhuǎn)換電路還具有第1導(dǎo)電型的電壓控制型第3元件，配置在上述電壓控制型第2元件和上述第1電源電壓之間，在使上述電壓控制型第2元件導(dǎo)通時(shí)，供給上述第1電源電壓；以及第1導(dǎo)電型的電壓控制型第4元件，配置在上述電壓控制型第2元件和上述第2電源電壓之間，在使上述電壓控制型第2元件非導(dǎo)通時(shí)，供給上述第2電源電壓。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于，上述電壓控制型第4元件對(duì)應(yīng)上述電壓控制型第1元件供給上述第1電源電壓而導(dǎo)通，對(duì)應(yīng)上述電壓控制型第2元件供給上述第2電源電壓而非導(dǎo)通。
5.根據(jù)權(quán)利要求3或4所述的半導(dǎo)體裝置，其特征在于，上述電平轉(zhuǎn)換電路在上述電壓控制型第3元件中通過(guò)接口與上述第1電路組連接。
6.一種半導(dǎo)體裝置，具有第1電路組，作為電源在基準(zhǔn)電壓和第1電源電壓之間動(dòng)作；以及第2電路組，作為電源在基準(zhǔn)電壓和具有比上述第1電源電壓高的電壓電平的第2電源電壓之間動(dòng)作，其特征在于，包括輸出PMOS晶體管，被配置在上述第2電路組的輸入級(jí)，通過(guò)向柵極端子供給上述第1電源電壓而導(dǎo)通，并且進(jìn)行上述第2電源電壓的輸出；以及電平轉(zhuǎn)換電路，是從上述第1電路組到上述第2電路組的接口，作為電源在上述第1電源電壓和上述第2電源電壓之間動(dòng)作，對(duì)上述輸出PMOS晶體管進(jìn)行導(dǎo)通控制；上述電平轉(zhuǎn)換電路具有第1PMOS晶體管，配置在從上述第1電源電壓到上述輸出PMOS晶體管的柵極端子的路徑內(nèi)，通過(guò)從上述第1電路組向柵極端子供給第1信號(hào)而控制其導(dǎo)通；第2PMOS晶體管，配置在從上述第2電源電壓到上述輸出PMOS晶體管的柵極端子的路徑內(nèi)，通過(guò)向柵極端子供給上述第1電源電壓而導(dǎo)通；第3PMOS晶體管，配置在從上述第1電源電壓到上述第2PMOS晶體管的柵極端子的路徑內(nèi)，通過(guò)從上述第1電路組向柵極端子供給第2信號(hào)而控制其導(dǎo)通；以及第4PMOS晶體管，配置在從上述第2電源電壓到上述第2PMOS晶體管的柵極端子的路徑內(nèi)，通過(guò)經(jīng)由上述第1或第2PMOS晶體管向柵極端子供給上述第1或第2電源電壓而導(dǎo)通或非導(dǎo)通；上述第1和第3PMOS晶體管的任何一方被控制成導(dǎo)通。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，上述第1信號(hào)和上述第2信號(hào)是相互反轉(zhuǎn)的邏輯信號(hào)。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，具有第1NMOS晶體管，配置在從上述第1PMOS晶體管到上述第2PMOS晶體管的路徑中的至上述輸出PMOS晶體管的柵極端子或者通向該柵極端子的分支點(diǎn)的路徑內(nèi)；以及第2NMOS晶體管，配置在從上述第3PMOS晶體管到上述第4PMOS晶體管的路徑中的至上述第2PMOS晶體管的柵極端子或者通向該柵極端子的分支點(diǎn)的路徑內(nèi)；上述第1或第2NMOS晶體管，其柵極端子被施加靜態(tài)的規(guī)定的偏置電壓；在由上述第1或第2信號(hào)使上述第1或第3PMOS晶體管導(dǎo)通時(shí)導(dǎo)通；在由上述第1或第2信號(hào)把上述第1或第3PMOS晶體管控制為非導(dǎo)通時(shí)，降低上述第1或第2NMOS晶體管的漏極端子的電壓，并供給到上述第1或第3PMOS晶體管。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于，上述第1和第2NMOS晶體管的柵極端子與規(guī)定的偏置電壓源連接。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，在從規(guī)定的偏置電壓源到上述第1和第2NMOS晶體管的柵極端子的路徑內(nèi)具有電壓降壓部。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其特征在于，上述電壓降壓部是二極管元件或者二極管連接的晶體管、或者是它們的多級(jí)連接或組合連接。
12.根據(jù)權(quán)利要求9至11中任意一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，上述規(guī)定的偏置電壓源是上述第2電源電壓或從外部供給的電壓源。
13.根據(jù)權(quán)利要求6至12中任意一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，上述第1和第3PMOS晶體管與上述輸出PMOS晶體管、上述第2PMOS晶體管以及上述第4PMOS晶體管相比，具有低的閾值電壓。
14.根據(jù)權(quán)利要求6至13中任意一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，具有柵極電壓控制部，該柵極電壓控制部配置在上述第1和第3PMOS晶體管的各自的柵極端子處，在施加給上述第1或第3PMOS晶體管的漏極端子的上述第2電源電壓大于等于把第1規(guī)定的電壓與上述第1電源電壓相加后的電壓的情況下，把該柵極端子的電壓設(shè)定為上述第2電源電壓，在施加給上述第1或第3PMOS晶體管的漏極端子的上述第2電源電壓小于把第1規(guī)定的電壓與上述第1電源電壓相加后的電壓的情況下，把該柵極端子的電壓設(shè)定為上述第1電源電壓。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于，把第1規(guī)定的電壓與上述第1電源電壓相加后的電壓是上述第1或第3PMOS晶體管開(kāi)始導(dǎo)通從漏極端子側(cè)至上述第1電源電壓側(cè)時(shí)的電壓。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于，上述第1規(guī)定的電壓是相當(dāng)于上述第1或第3PMOS晶體管開(kāi)始導(dǎo)通從漏極端子側(cè)至上述第1電源電壓側(cè)時(shí)的上述第1或第3PMOS晶體管的閾值電壓的電壓。
17.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于，上述柵極電壓控制部具有第1柵極電壓控制部，該第1柵極電壓控制部，被配置在上述第1電路組和上述第1或第3PMOS晶體管的柵極端子之間，當(dāng)把上述第1或第3PMOS晶體管的柵極端子設(shè)定為上述第2電源電壓時(shí)，阻止從上述第1或第3PMOS晶體管的柵極端子向上述第1電路組施加上述第2電源電壓，當(dāng)把上述第1或第3PMOS晶體管的柵極端子設(shè)定為上述第1電源電壓時(shí)，使上述第1電路組與上述第1或第3PMOS晶體管的柵極端子導(dǎo)通。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體裝置，其特征在于，上述第1柵極電壓控制部具有第5PMOS晶體管，使漏極端子和源極端子與上述第1電路組側(cè)和上述第1或第3PMOS晶體管的柵極端子側(cè)分別連接。
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體裝置，其特征在于，上述第1柵極電壓控制部具有第3NMOS晶體管，漏極端子和源極端子與上述第1電路組側(cè)和上述第1或第3PMOS晶體管的柵極端子側(cè)分別連接，柵極端子與上述第1電源電壓連接。
20.根據(jù)權(quán)利要求18所述的半導(dǎo)體裝置，其特征在于，上述柵極電壓控制部具有第2柵極電壓控制部，當(dāng)上述第1或第3PMOS晶體管的柵極端子被設(shè)定為上述第2電源電壓時(shí)，把上述第5PMOS晶體管的柵極端子設(shè)定為上述第2電源電壓，當(dāng)上述第1或第3PMOS晶體管的柵極端子被設(shè)定為上述第1電源電壓時(shí)，把上述第5PMOS晶體管的柵極端子設(shè)定為小于等于上述第5PMOS晶體管開(kāi)始導(dǎo)通的電壓。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體裝置，其特征在于，上述開(kāi)始導(dǎo)通的電壓是從上述第1電源電壓中減去與上述第5PMOS晶體管的閾值電壓相當(dāng)?shù)碾妷汉蟮碾妷骸?br> 22.根據(jù)權(quán)利要求20所述的半導(dǎo)體裝置，其特征在于，上述第2柵極電壓控制部具有第6PMOS晶體管，其源極端子和漏極端子分別與上述第1或第3PMOS晶體管的漏極端子側(cè)和上述第5PMOS晶體管的柵極端子側(cè)連接，其柵極端子與上述第1電源電壓連接。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體裝置，其特征在于，上述第2柵極電壓控制部具有第4NMOS晶體管，其漏極端子和源極端子分別與上述第1或第3PMOS晶體管的漏極端子側(cè)和上述第5PMOS晶體管的柵極端子側(cè)連接，其柵極端子由上述第1或第2信號(hào)或者其同相信號(hào)控制。
24.根據(jù)權(quán)利要求23所述的半導(dǎo)體裝置，其特征在于，對(duì)上述第4NMOS晶體管的柵極端子施加上述第1電源電壓或者從上述第1電源電壓降壓后的電壓。
25.根據(jù)權(quán)利要求24所述的半導(dǎo)體裝置，其特征在于，具有電壓降壓部，其將上述第1或第2信號(hào)或者其同相信號(hào)的電壓電平降低，并把其作為上述降壓后的電壓來(lái)輸出。
26.根據(jù)權(quán)利要求20所述的半導(dǎo)體裝置，其特征在于，上述第2柵極電壓控制部具有第5NMOS晶體管，其漏極端子和源極端子分別與上述第5PMOS晶體管的柵極端子側(cè)和基準(zhǔn)電壓連接，其柵極端子由上述第1或第2信號(hào)的反轉(zhuǎn)信號(hào)控制。
27.根據(jù)權(quán)利要求6至26中任意一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，具有N阱電位控制部，該N阱電位控制部，在上述第2電源電壓大于等于把第2規(guī)定的電壓與上述第1電源電壓相加后的電壓的情況下，把上述第2電源電壓被施加給漏極端子時(shí)的上述第1、第3、第5至第7PMOS晶體管的N阱電位設(shè)定為上述第2電源電壓，在上述第2電源電壓小于把第2規(guī)定的電壓與上述第1電源電壓相加后的電壓的情況下，把上述第2電源電壓被施加給漏極端子時(shí)的上述第1、第3、第5至第7PMOS晶體管的N阱電位設(shè)定為上述第1電源電壓。
28.根據(jù)權(quán)利要求27所述的半導(dǎo)體裝置，其特征在于，上述N阱電位控制部具有第8PMOS晶體管，源極端子與上述第1電源電壓連接，漏極端子和背面柵極端子與上述N阱連接；第9PMOS晶體管，源極端子與上述第1或第3PMOS晶體管的漏極端子連接，漏極端子和背面柵極端子與上述N阱連接，并且柵極端子與上述第1電源電壓連接；以及PMOS晶體管控制部，與上述第8PMOS晶體管的柵極端子連接，對(duì)上述第8PMOS晶體管進(jìn)行導(dǎo)通控制。
29.根據(jù)權(quán)利要求28所述的半導(dǎo)體裝置，其特征在于，把第2規(guī)定的電壓與上述第1電源電壓相加后的電壓是上述第9PMOS晶體管開(kāi)始導(dǎo)通時(shí)的電壓。
30.根據(jù)權(quán)利要求28所述的半導(dǎo)體裝置，其特征在于，上述第2規(guī)定的電壓是與上述第9PMOS晶體管的閾值電壓相當(dāng)?shù)碾妷骸?br> 31.根據(jù)權(quán)利要求28所述的半導(dǎo)體裝置，其特征在于，上述PMOS晶體管控制部具有第6NMOS晶體管，源極端子與上述第8PMOS晶體管的柵極端子連接，漏極端子與上述第1或第3PMOS晶體管的漏極端子連接，柵極端子被施加上述第1電源電壓或低于上述第1電源電壓的規(guī)定的電壓；以及第10PMOS晶體管，源極端子與上述第1或第3PMOS晶體管的漏極端子連接，漏極端子與上述第8PMOS晶體管的柵極端子連接，柵極端子與上述第1電源電壓連接，背面柵極端子與上述N阱連接。
32.根據(jù)權(quán)利要求31所述的半導(dǎo)體裝置，其特征在于，上述PMOS晶體管控制部還具有第1電壓降壓部，該第1電壓降壓部與上述第6NMOS晶體管的源極端子連接，將來(lái)自該源極端子的電壓信號(hào)降壓并輸入到上述第8PMOS晶體管的柵極端子。
33.根據(jù)權(quán)利要求6至26中任意一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，具有N阱電位控制部，該N阱電位控制部把在漏極端子被施加上述第2電源電壓時(shí)的上述第1、第3、第5至第7PMOS晶體管的N阱電位設(shè)定為上述第2電源電壓。
34.根據(jù)權(quán)利要求33所述的半導(dǎo)體裝置，其特征在于，上述N阱電位控制部具有第8PMOS晶體管，源極端子與上述第1電源電壓連接，漏極端子和背面柵極端子與上述N阱連接，并且柵極端子與上述第1或第3PMOS晶體管的漏極端子連接；第9PMOS晶體管，源極端子與上述第1或第3PMOS晶體管的漏極端子連接，漏極端子和背面柵極端子與上述N阱連接；以及PMOS晶體管控制部，與上述第9PMOS晶體管的柵極端子連接，對(duì)上述第9PMOS晶體管進(jìn)行導(dǎo)通控制。
35.根據(jù)權(quán)利要求34所述的半導(dǎo)體裝置，其特征在于，上述PMOS晶體管控制部具有第6NMOS晶體管，源極端子與上述第9PMOS晶體管的柵極端子連接，漏極端子與上述第1電源電壓連接，柵極端子被施加有施加在上述第1或第3PMOS晶體管的漏極端子上的電壓或者低于該電壓的規(guī)定的電壓；以及第10PMOS晶體管，源極端子與上述第1電源電壓連接，漏極端子與上述第9PMOS晶體管的柵極端子連接，柵極端子與上述第1或第3PMOS晶體管的漏極端子連接，背面柵極端子與上述N阱連接。
36.根據(jù)權(quán)利要求35所述的半導(dǎo)體裝置，其特征在于，上述PMOS晶體管控制部還具有第1電壓降壓部，該第1電壓降壓部與上述第6NMOS晶體管的源極端子連接，將來(lái)自該源極端子的電壓信號(hào)降壓并輸入到上述第9PMOS晶體管的柵極端子。
37.根據(jù)權(quán)利要求31或35所述的半導(dǎo)體裝置，其特征在于，上述規(guī)定的電壓利用多個(gè)電源系統(tǒng)中的1個(gè)電源系統(tǒng)。
38.根據(jù)權(quán)利要求31或35所述的半導(dǎo)體裝置，其特征在于，具有第2電壓降壓部，該第2電壓降壓部被配置在上述第6NMOS晶體管的柵極端子和上述第1電源電壓或者上述第1或第3PMOS晶體管的漏極端子之間，將上述第1電源電壓或者施加給上述第1或第3PMOS晶體管的漏極端子的電壓電平降低，并輸出上述規(guī)定的電壓。
全文摘要
一種半導(dǎo)體裝置，當(dāng)把具有第1電源電壓(VDD1)的振幅的輸入信號(hào)(IN)輸入到以比第1電源電壓高的第2電源電壓(VDD2)而動(dòng)作的PMOS晶體管(PM51)的柵極端子時(shí)，在PMOS晶體管(PM1)至(PM4)進(jìn)行電平轉(zhuǎn)換。PMOS晶體管(PM1、PM3)以及(PM2、PM4)的源極端子與第1電源電壓和第2電源電壓連接，PMOS晶體管(PM4)的柵極端子與PMOS晶體管(PM1、PM2)的漏極端子連接。PMOS晶體管(PM2)的柵極端子與PMOS晶體管(PM3、PM4)的漏極端子連接。輸入信號(hào)(IN)的反轉(zhuǎn)信號(hào)和輸入信號(hào)(IN)被輸入到PMOS晶體管(PM1)和(PM2)的柵極端子。輸入信號(hào)(IN)的基準(zhǔn)電壓(VSS)和第1電源電壓(VDD1)之間的振幅被電平轉(zhuǎn)換成第1和第2電源電壓間的振幅，然后從PMOS晶體管(PM1、PM2)輸出，可對(duì)PMOS晶體管(PM51)進(jìn)行導(dǎo)通控制。
文檔編號(hào)H03K3/00GK1679236SQ0382055
公開(kāi)日2005年10月5日 申請(qǐng)日期2003年2月27日 優(yōu)先權(quán)日2003年2月27日
發(fā)明者伊藤邦洋 申請(qǐng)人:富士通株式會(huì)社