專利名稱：卷積交錯裝置、卷積解交錯裝置、卷積交錯方法和卷積解交錯方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在衛(wèi)星廣播·地面波廣播·有線電視廣播等電視傳輸和硬盤等存儲裝置的讀出·寫入中所需要的卷積交錯裝置、卷積解交錯裝置、卷積交錯方法和卷積解交錯方法。
背景技術(shù)：
卷積交錯方法作為對付突發(fā)錯誤的措施是有效的。
當(dāng)以衛(wèi)星廣播為例來說明其時，來自地面的電視臺的電波被發(fā)送給衛(wèi)星，由衛(wèi)星進(jìn)行中繼，由設(shè)在家庭中的衛(wèi)星廣播接收機(jī)進(jìn)行接收。
其中，從電視臺通過衛(wèi)星向家庭發(fā)送的電波當(dāng)在其傳輸線路中存在雷雨等時會受到妨害，在受到妨害期間內(nèi)，在數(shù)據(jù)中產(chǎn)生錯誤。把其稱為突發(fā)錯誤。
在數(shù)字傳輸中，在原來的數(shù)據(jù)中預(yù)先附加糾錯用的信息，因此，在各段中，如果存在一定范圍內(nèi)的比特錯誤，就能對其進(jìn)行糾正，但是，如果突發(fā)錯誤是超過一定范圍連續(xù)產(chǎn)生的錯誤，則不能對其進(jìn)行糾正。
因此，通過把將傳輸?shù)臄?shù)據(jù)預(yù)先在時間上進(jìn)行分散，即使在傳輸?shù)倪^程中產(chǎn)生突發(fā)錯誤，當(dāng)在接收側(cè)對預(yù)先分散的數(shù)據(jù)的時間上的位置進(jìn)行復(fù)原時，突發(fā)錯誤被分散，在各個數(shù)據(jù)單位中，能夠使錯誤容納在可糾錯的范圍的比特數(shù)內(nèi)。
這樣，把將傳輸?shù)臄?shù)據(jù)預(yù)先在時間上進(jìn)行分散的一種方法是卷積交錯方法，在接收側(cè)對預(yù)先分散的數(shù)據(jù)的時間上的位置進(jìn)行復(fù)原的一種方法是卷積解交錯方法。
作為在這樣的目的中所使用的卷積交錯裝置，在例如特開平7-170201號公報中揭示了現(xiàn)有的方案。
圖13表示了從該公報摘錄的卷積交錯裝置。在該圖13中，從輸入端子1000串行輸入的輸入數(shù)據(jù)根據(jù)從時鐘輸入端子2000所輸入的高速時鐘而被讀出串行/并行變換移位寄存器3000中，由該移位寄存器3000變換為N段的并行信號。
接著，串行/并行變換移位寄存器3000通過N分頻電路4000與被分頻為1/N的時鐘信號一起輸出N段的并行信號。該N段的并行信號被輸入對各數(shù)據(jù)提供延遲的移位寄存器5001、5002、5003、...、500(N-1)，并提供與作為各個移位寄存器的段數(shù)的M、2M、3M、...、(N-1)M段成比例的延遲時間。接著，由這些移位寄存器5001、5002、5003、...、500(N-1)所延遲的N段的并行信號被輸入并行/串行變換移位寄存器6000，在此，被變換為串行信號，作為對輸入端子1000的數(shù)據(jù)進(jìn)行過交錯的數(shù)據(jù)而從輸出端子7000被輸出。
圖14表示對由圖13的卷積交錯裝置進(jìn)行了交錯的數(shù)據(jù)進(jìn)行解交錯的現(xiàn)有的卷積解交錯裝置。在圖14中，從輸入端子11000所輸入的輸入數(shù)據(jù)根據(jù)從時鐘輸入端子12000所輸入的高速時鐘而被讀出串行/并行變換移位寄存器13000中，由該移位寄存器13000而變換為N段的并行信號。
接著，串行/并行變換移位寄存器13000輸出通過N分頻電路14000被分頻為1/N的時鐘信號并同時輸出N段的并行信號。該N段的并行信號被輸入對各自的數(shù)據(jù)提供延遲的移位寄存器900(N-1)、...、9003、9002、9001，并提供與作為各個移位寄存器的段數(shù)的(N-1)M、...、3M、2M、M段成比例的延遲時間。接著，由這些移位寄存器900(N-1)、...、9003、9002、9001所延遲的N段的并行信號被輸入并行/串行變換移位寄存器16000，在此，被變換為串行信號，作為對輸入端子11000的數(shù)據(jù)進(jìn)行過解交錯的數(shù)據(jù)而從輸出端子17000被輸出。
這樣的圖13的卷積交錯裝置和圖14的卷積解交錯裝置需要多個多段移位寄存器，作為解決這種問題的其他現(xiàn)有例子，有用RAM構(gòu)成的卷積交錯裝置，因而存在電路規(guī)模變大的問題。
下面使用圖15來對另一個現(xiàn)有例子的卷積交錯裝置的構(gòu)成進(jìn)行說明。
在該圖15的卷積交錯裝置中，13是向讀出裝置14輸出數(shù)據(jù)的單端口RAM，9是向輸入數(shù)據(jù)寫入裝置12、輸出信號選擇器15輸出本卷積交錯裝置的輸入數(shù)據(jù)的輸入數(shù)據(jù)控制裝置，10是向下位地址選擇器7和RAM控制裝置11輸出控制信號的選擇信號發(fā)生裝置，11是向上述RAM 13和輸出信號選擇器15輸出控制信號的RAM控制裝置，3是向上述RAM 13的寫入裝置12和讀出裝置14輸出地址的地址生成裝置，12是向上述RAM 13輸出地址和數(shù)據(jù)的寫入裝置，14是向上述RAM 13輸出地址和數(shù)據(jù)的讀出裝置，15是生成本卷積交錯裝置的輸出信號的輸出信號選擇器。
在地址生成裝置3中，4是向輸出定時調(diào)整裝置8和讀出裝置14輸出每個信道的上位地址的上位地址生成裝置，5是向輸出定時調(diào)整裝置8和讀出裝置14輸出每個信道的下位地址的下位地址生成裝置。
在下位地址生成裝置5中，6是向下位地址選擇器7輸出每個信道的下位地址的計(jì)數(shù)器群，60至6C分別是對應(yīng)于信道ch0至chC而設(shè)置的計(jì)數(shù)器，7是向輸出定時調(diào)整裝置8輸出下位地址的下位地址選擇器。
接著，該圖15中的選擇信號發(fā)生裝置10和地址生成裝置3兩者起到在圖16的操作原理說明中的輸入側(cè)選擇器的作用。并且，該圖15中的輸出信號選擇器15和地址生成裝置3兩者起到在圖16的操作原理說明中的輸出側(cè)選擇器的作用。
下面使用圖16來對該現(xiàn)有的卷積交錯裝置的操作原理進(jìn)行說明。
在卷積交錯裝置中，每個信道的比特寬度(b)、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度(m)×信道編號數(shù)(N)段(0≤N≤C)均存儲在與頻率f的時鐘同步的單端口RAM 102的存儲區(qū)域中，同時，在單端口RAM 102的輸入側(cè)和輸出側(cè)，存在與每個輸入數(shù)據(jù)相互同步并且循環(huán)切換的選擇器100/101。這些選擇器100/101重復(fù)進(jìn)行這樣的切換從ch0開始使信道編號依次遞增，當(dāng)?shù)竭_(dá)chC時，返回ch0而再次進(jìn)行相同的操作。
最初，選擇器100/101都選擇ch0，但是由于在ch0中不存在延遲條件，則ch0的信號不延遲地通過本卷積交錯裝置。
接著，選擇器100/101都選擇ch1，在該ch1中通過RAM 102-0來實(shí)現(xiàn)FIFO，并且輸出由該RAM 102-0所延遲的信號。
接著，選擇器100/101同樣都選擇ch2、ch3、...、chN-1，分別輸出由RAM102-1、RAM 102-2、...、RAM 102-(N-2)進(jìn)行ch1的2、3、...、(N-1)(＞1)倍延遲的信號。
接著，選擇器100/101同樣都選擇chN，在該ch N中，輸出由RAM 102-(N-1)進(jìn)行ch1的N(＞1)信延遲的信號。
接著，選擇器100/101同樣都選擇ch C，在該ch C中，分別輸出由RAM102-(C-1)進(jìn)行了ch1的C(＞N)倍延遲的信號。
在下一個時刻，選擇器100/101都返回ch0的選擇，接著重復(fù)上述操作。
這樣，卷積交錯裝置從與所選擇的信道相對應(yīng)的上述RAM的存儲區(qū)域內(nèi)讀出最老的數(shù)據(jù)，在讀出的地址中寫入本卷積交錯裝置的輸入數(shù)據(jù)，把讀出的數(shù)據(jù)作為本卷積交錯裝置的輸出數(shù)據(jù)。
通過重復(fù)進(jìn)行以上的處理，卷積交錯裝置進(jìn)行輸入數(shù)據(jù)的卷積交錯。
下面對另一個現(xiàn)有的卷積交錯裝置的操作進(jìn)行說明。
該現(xiàn)有的卷積交錯裝置通過輸入數(shù)據(jù)控制裝置9從輸入數(shù)據(jù)端子1取入將進(jìn)行交錯的輸入數(shù)據(jù)，通過寫入裝置12把其寫入RAM 13。此時，對于各ch的b比特數(shù)據(jù)，與下位地址生成裝置5的ch0至chC分別對應(yīng)的計(jì)數(shù)器60至6C對RAM 13的下位地址進(jìn)行計(jì)數(shù)，下位地址選擇器7選擇該下位地址。該所選擇的下位地址與從上位地址生成裝置4輸出的RAM 13的上位地址一起通過由輸出定時調(diào)整裝置8調(diào)整輸出定時而被輸出給寫入裝置12，提供RAM 13的寫入地址。
此時，與ch0相關(guān)，輸入數(shù)據(jù)控制裝置9不經(jīng)過RAM 13，直接向輸出信號選擇器15送出數(shù)據(jù)，RAM控制裝置11選擇從該輸入數(shù)據(jù)控制裝置9直接送給輸出信號選擇器15的未被延遲的數(shù)據(jù)，從輸出數(shù)據(jù)端子2輸出到外部。
與ch1至chN至chC的數(shù)據(jù)相關(guān)，與各個ch相對應(yīng)存儲區(qū)域依次變大的存儲區(qū)域由上位地址生成裝置4而設(shè)定在RAM 13中。各存儲區(qū)域的內(nèi)部的地址由下位地址生成裝置5的計(jì)數(shù)器群6所產(chǎn)生，它們由下位地址選擇器7依次選擇各ch而被選擇。接著，與b比特的數(shù)據(jù)依次到來的各信道相關(guān)，在各存儲區(qū)域內(nèi)的某個地址中寫入數(shù)據(jù)，在下一個時刻，讀出該數(shù)據(jù)，同時，把該數(shù)據(jù)寫入下一個地址中，在每個ch中，對各個存儲區(qū)域進(jìn)行這樣的操作。通過這些操作，就能給ch1至chN至chC的數(shù)據(jù)提供依次延長的延遲時間。
下面使用圖17來對現(xiàn)有的卷積解交錯裝置的構(gòu)成進(jìn)行說明，該卷積解交錯裝置對由圖15的卷積交錯裝置進(jìn)行了交錯的數(shù)據(jù)進(jìn)行解交錯。
在該現(xiàn)有的卷積解交錯裝置中，33是向讀出裝置34輸出數(shù)據(jù)的單端口RAM，29是向?qū)懭胙b置32和輸出信號選擇器35輸出本卷積解交錯裝置的輸入數(shù)據(jù)的輸入數(shù)據(jù)控制裝置，30是向下位地址選擇器27和RAM控制裝置31輸出控制信號的選擇信號發(fā)生裝置，31是向上述RAM 33和輸出信號選擇器35輸出控制信號的RAM控制裝置，23是向上述RAM 33的寫入裝置32和讀出裝置34輸出地址的地址生成裝置，32是向上述RAM 33輸出地址和數(shù)據(jù)的寫入裝置，34是向上述RAM 33輸出地址和數(shù)據(jù)的讀出裝置，35是生成本卷積解交錯裝置的輸出信號的輸出信號選擇器。
在地址生成裝置23中，24是向輸出定時調(diào)整裝置28和讀出裝置34輸出每個信道的上位地址的上位地址生成裝置，25是向輸出定時調(diào)整裝置28和讀出裝置34輸出每個信道的下位地址的下位地址生成裝置。
在下位地址生成裝置25中，26是向下位地址選擇器27輸出每個信道的下位地址的計(jì)數(shù)器群，260至26C分別是對應(yīng)于信道ch0至chC而設(shè)置的計(jì)數(shù)器，27是向輸出定時調(diào)整裝置28輸出下位地址的下位地址選擇器。
選擇信號發(fā)生裝置30和地址生成裝置23兩者起到在圖18的操作原理說明中的輸入側(cè)選擇器的作用。并且，輸出信號選擇器35和地址生成裝置23兩者起到在圖18的操作原理說明中的輸出側(cè)選擇器的作用。
下面使用圖18來對該現(xiàn)有的卷積解交錯裝置的操作原理進(jìn)行說明。在卷積解交錯裝置中，具有存儲每個信道的比特寬度(b)、深度(m)×(最大信道編號數(shù)(C)-信道編號數(shù)(N)-1)段(0≤N≤C)的與頻率f的時鐘同步的單端口RAM的存儲區(qū)域1112，同時，在單端口RAM 1112的輸入側(cè)和輸出側(cè)，存在相互同步并且循環(huán)切換的選擇器1110/1111。這些選擇器1110/1111重復(fù)進(jìn)行這樣的切換從ch0開始使信道編號依次遞增，當(dāng)?shù)竭_(dá)chC時，返回ch0而再次進(jìn)行相同的操作。
最初，選擇器1110/1111都選擇ch0，而在ch0中輸出由RAM 1112-0對卷積交錯裝置的ch1進(jìn)行C(＞N)倍延遲的信號。
接著，選擇器1110/1111都選擇ch1，而在ch1中輸出由RAM 1112-1對卷積交錯裝置的ch1進(jìn)行(C-1)倍延遲的信號。
以下，選擇器1110/1111同樣都選擇ch2、ch3、...、chN-1，分別輸出由RAM 1112-2、RAM 1112-3、...、RAM 1112-(N-1)進(jìn)行ch1的(C-2)、(C-3)、...、(C-(N-1))(＞1)倍延遲的信號。
接著，選擇器1110/1111同樣都選擇chN，而在該chN中輸出由RAM 1112-N對卷積交錯裝置的ch1進(jìn)行(C-N)倍延遲的信號。
接著，選擇器1110/1111同樣都選擇chC，但由于在該chC中不存在延遲部件，則chC的信號不延遲地通過本卷積解交錯裝置。
在下一個時刻，選擇器1110/1111都返回ch0的選擇，接著重復(fù)上述操作。
這樣，卷積解交錯裝置從與由選擇器所選擇的信道相對應(yīng)的上述RAM的存儲區(qū)域內(nèi)讀出最老的數(shù)據(jù)，在讀出的地址中寫入本卷積解交錯裝置的輸入數(shù)據(jù)，把讀出的數(shù)據(jù)作為本卷積解交錯裝置的輸出數(shù)據(jù)。
通過重復(fù)進(jìn)行以上的處理，輸入數(shù)據(jù)恢復(fù)為與卷積交錯進(jìn)行之前相同的數(shù)據(jù)形式。
下面對該現(xiàn)有的卷積解交錯裝置的操作進(jìn)行說明。
該現(xiàn)有的卷積解交錯裝置通過輸入數(shù)據(jù)控制裝置29從輸入數(shù)據(jù)端子21取入將進(jìn)行交錯的輸入數(shù)據(jù)，通過寫入裝置32把其寫入RAM 33。此時，對于各ch的b比特數(shù)據(jù)，與下位地址生成裝置25的ch0至chN至chC分別對應(yīng)的計(jì)數(shù)器260至26N至26C對RAM 33的下位地址進(jìn)行計(jì)數(shù)，下位地址選擇器27選擇其。該所選擇的下位地址與從上位地址生成裝置24輸出的RAM 33的上位地址一起通過由輸出定時調(diào)整裝置28調(diào)整輸出定時而通過寫入裝置32輸出給RAM 33，提供它的寫入地址。
此時，與chC相關(guān)，輸入數(shù)據(jù)控制裝置29不經(jīng)過RAM 33，直接向輸出信號選擇器35送出數(shù)據(jù)，RAM控制裝置31選擇從該輸入數(shù)據(jù)控制裝置29直接送給輸出信號選擇器35的未被延遲的數(shù)據(jù)，從輸出數(shù)據(jù)端子22輸出到外部。
與ch0至chN至chC-1的數(shù)據(jù)相關(guān)，與各個ch相對應(yīng)存儲區(qū)域依次變小的存儲區(qū)域由上位地址生成裝置24而設(shè)定在RAM 33中。各存儲區(qū)域的內(nèi)部的地址由下位地址生成裝置25的計(jì)數(shù)器群所生成，它們由下位地址選擇器27依次選擇各ch而被選擇。接著，與b比特的數(shù)據(jù)依次到來的各信道相關(guān)，在各存儲區(qū)域內(nèi)的某個地址中寫入數(shù)據(jù)，在下一個時刻，讀出該數(shù)據(jù)，同時，把該數(shù)據(jù)寫入下一個地址中，在每個ch中，對各個存儲區(qū)域進(jìn)行這樣的操作。通過這些操作，就能給ch0至chN至chC-1的數(shù)據(jù)提供依次縮短的延遲時間。
由此，通過圖15的卷積交錯裝置對各ch0至chN至chC提供依次延長的延遲時間，而通過圖16的卷積解交錯裝置對各ch0至chN至chC提供依次縮短的延遲時間，綜合地看，對全部ch提供了同一延遲時間，由圖15的卷積交錯裝置所排列的數(shù)據(jù)配置通過圖16的卷積解交錯裝置來進(jìn)行復(fù)原。
因此，在對數(shù)字系統(tǒng)進(jìn)行集成電路化時，更多的電路裝載在同一個集成電路上，而在包含該卷積交錯裝置/卷積解交錯裝置的系統(tǒng)中，也存在同樣的要求。由此，在這種系統(tǒng)中，對該卷積交錯裝置/卷積解交錯裝置，要求進(jìn)一步提高節(jié)省面積化、低耗電化。

發(fā)明內(nèi)容
本發(fā)明的目的是提供卷積交錯裝置、卷積解交錯裝置、卷積交錯方法和卷積解交錯方法，能夠通過優(yōu)化RAM控制方式來實(shí)現(xiàn)節(jié)省面積化、低耗電化的提高。
本申請的第一方面的發(fā)明所涉及的卷積交錯裝置，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積交錯，其特征在于，包括延遲裝置，該延遲裝置由具有比特寬度為b的2的整數(shù)倍的第一和第二延遲部組成，對第n信道的數(shù)據(jù)進(jìn)行nT(T是T＞0的預(yù)定延遲量)的延遲，上述第一延遲部對第I組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的，每組至多包括k個信道的第i組，分別進(jìn)行iS(S是0≤S≤T的預(yù)定延遲量)的延遲，上述第二延遲部對將提供給上述第n信道的數(shù)據(jù)的nT的延遲進(jìn)行延遲，以補(bǔ)足在上述第一延遲部的延遲中仍不夠的部分。
本申請的第二方面的發(fā)明所涉及的卷積交錯裝置，在第一方面記載的卷積交錯裝置中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
本申請的上述發(fā)明，通過上述那樣的構(gòu)成，由第一延遲部集中生成將在組內(nèi)的2個信道間共同發(fā)生的延遲，由第二延遲部僅對一方信道生成信道間的延遲量的差異，因此，能夠簡化延遲裝置的控制和構(gòu)成。
本申請的第三方面的發(fā)明所涉及的卷積交錯裝置，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積交錯，其特征在于，包括數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的第一存儲裝置；輸入數(shù)據(jù)控制裝置，把本卷積交錯裝置的輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；用于延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)的上述第二存儲裝置；上述比特聯(lián)結(jié)裝置，用于聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；地址生成裝置，生成上述第一存儲裝置的地址；比特分離裝置，把上述第一存儲裝置的輸出數(shù)據(jù)變換為本卷積交錯裝置的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；上述輸出數(shù)據(jù)控制裝置，把來自上述比特分離裝置的輸出數(shù)據(jù)輸出到本卷積交錯裝置的外部。
本申請的第四方面的發(fā)明所涉及的卷積交錯裝置，在第三方面記載的卷積交錯裝置中，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于每組至多包括k個信道的第i組，分別進(jìn)行iS(S是0≤S的預(yù)定延遲量)的延遲，第2組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o上述第n信道的數(shù)據(jù)的nT的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，包括切換裝置，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
本申請的第五方面的發(fā)明所涉及的卷積交錯裝置，在第四方面記載的卷積交錯裝置中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二存儲裝置對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
本申請的第六方面的發(fā)明所涉及的卷積交錯裝置，在第三方面記載的卷積交錯裝置中，上述第二存儲裝置和上述第一存儲裝置由同一種類的存儲裝置所構(gòu)成。
本申請的第七方面的發(fā)明所涉及的卷積交錯裝置，在第三方面記載的卷積交錯裝置中，上述第一存儲裝置由RAM構(gòu)成。
本申請的第八方面的發(fā)明所涉及的卷積交錯裝置，在第七方面記載的卷積交錯裝置中，上述RAM具有j個(j是2以上的自然數(shù))輸入輸出端口。
本申請的上述發(fā)明，通過上述那樣的構(gòu)成，優(yōu)化RAM地址生成裝置，通過最小限度的地址生成電路面積和RAM存取次數(shù)的降低，能夠用最小限度的消耗功率來進(jìn)行卷積交錯，同時，能夠用以低工作頻率而工作的RAM來執(zhí)行。
本申請的第九方面的發(fā)明所涉及的卷積解交錯裝置，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積解交錯，其特征在于，包括延遲裝置，該延遲裝置由具有比特寬度為b的2的整數(shù)倍的第一和第二延遲部組成，對第n信道的數(shù)據(jù)進(jìn)行(C-n)T(T是T＞0的預(yù)定延遲量)的延遲，上述第一延遲部對每組至多包括k個信道的第i組，分別進(jìn)行(C-i)S(S是0≤S≤T的預(yù)定延遲量)的延遲，I組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的，上述第二延遲部對將提供給上述第n信道的數(shù)據(jù)的(C-n)T的延遲進(jìn)行延遲，以補(bǔ)足在上述第一延遲部的延遲中仍不夠的部分。
本申請的第十方面的發(fā)明所涉及的卷積解交錯裝置，在第九方面記載的卷積解交錯裝置中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
本申請的上述發(fā)明，通過上述那樣的構(gòu)成，由第一延遲部集中生成將在組內(nèi)的2個信道間共同生成的延遲，由第二延遲部僅對一方信道生成信道間的延遲量的差異，因此，能夠簡化延遲裝置的控制和構(gòu)成。
本申請的第十一方面的發(fā)明所涉及的卷積解交錯裝置，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積解交錯，其特征在于，包括數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的第一存儲裝置；輸入數(shù)據(jù)控制裝置，把本卷積解交錯裝置的輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；用于延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)的上述第二存儲裝置；上述比特聯(lián)結(jié)裝置，用于聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；地址生成裝置，生成上述第一存儲裝置的地址；比特分離裝置，把上述第一存儲裝置的輸出數(shù)據(jù)變換為本卷積解交錯裝置的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；上述輸出數(shù)據(jù)控制裝置，把來自上述比特分離裝置的輸出數(shù)據(jù)輸出到本卷積解交錯裝置的外部。
本申請的第十二方面的發(fā)明所涉及的卷積解交錯裝置，在第十一方面記載的卷積解交錯裝置中，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于每組至多包括k個信道的第i組，分別進(jìn)行(C-i)S(S是0≤S的預(yù)定延遲量)的延遲，第2組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的，上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o上述第n信道的數(shù)據(jù)的(C-n)T的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，包括切換裝置，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
本申請的第十三方面的發(fā)明所涉及的卷積解交錯裝置，在第十二方面記載的卷積解交錯裝置中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二存儲裝置對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
本申請的第十四方面的發(fā)明所涉及的卷積解交錯裝置，在第十一方面記載的卷積解交錯裝置中，上述第二存儲裝置和上述第-存儲裝置由同一種類的存儲裝置所構(gòu)成。
本申請的第十五方面的發(fā)明所涉及的卷積交錯裝置，在第十一方面記載的卷積解交錯裝置中，上述第一存儲裝置由RAM構(gòu)成。
本申請的第十六方面的發(fā)明所涉及的卷積解交錯裝置，在第十五方面記載的卷積解交錯裝置中，上述RAM具有j個(j是2以上的自然數(shù))輸入輸出端口。
本申請的上述發(fā)明，通過上述那樣的構(gòu)成，優(yōu)化RAM地址生成裝置，通過最小限度的地址生成電路面積和RAM存取次數(shù)的降低，能夠用最小限度的消耗功率來進(jìn)行卷積解交錯，同時，能夠用以低工作頻率而工作的RAM來執(zhí)行。
本申請的第十七方面的發(fā)明所涉及的卷積交錯方法，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積交錯，其特征在于，由具有比特寬度為b的2的整數(shù)倍的第一和第二延遲部來構(gòu)成對第n信道的數(shù)據(jù)進(jìn)行nT(T是T＞0的預(yù)定延遲量)的延遲的延遲裝置，由上述第一延遲部來對每組至多包括k個信道的第i組，分別進(jìn)行iS(S是0≤S≤T的預(yù)定延遲量)的延遲，第I組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的，由上述第二延遲部來對將提供給上述第n信道的數(shù)據(jù)的nT的延遲進(jìn)行延遲，以補(bǔ)足在上述第一延遲部的延遲中仍不夠的部分。
本申請的第十八方面的發(fā)明所涉及的卷積交錯方法，在第十七方面記載的卷積交錯方法中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
本申請的上述發(fā)明，通過上述那樣的構(gòu)成，由第一延遲部集中生成將在組內(nèi)的2個信道間共同發(fā)生的延遲，由第二延遲部僅對一方信道生成信道間的延遲量的差異，因此，能夠簡化延遲裝置的控制和構(gòu)成。
本申請的第十九方面的發(fā)明所涉及的卷積交錯方法，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積交錯，其特征在于，第一存儲裝置進(jìn)行數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的存儲；通過輸入數(shù)據(jù)控制裝置，把輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；通過第二存儲裝置，來延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)；通過上述比特聯(lián)結(jié)裝置，來聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；通過地址生成裝置，來生成上述第一存儲裝置的地址；通過比特分離裝置，來把上述第一存儲裝置的輸出數(shù)據(jù)變換為進(jìn)行了卷積交錯的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；通過上述輸出數(shù)據(jù)控制裝置，來輸出來自上述比特分離裝置的輸出數(shù)據(jù)。
本申請的第二十方面的發(fā)明所涉及的卷積交錯方法，在第十九方面記載的卷積交錯方法中，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于每組至多包括k個信道的第i組，分別進(jìn)行iS(S是0≤S的預(yù)定延遲量)的延遲，第i組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的，上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o上述第n信道的數(shù)據(jù)的nT的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
本申請的第二十一方面的發(fā)明所涉及的卷積交錯方法，在第二十方面記載的卷積交錯方法中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二存儲裝置對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
本申請的上述發(fā)明，通過上述那樣的構(gòu)成，優(yōu)化RAM地址生成裝置，通過最小限度的地址生成電路面積和RAM存取次數(shù)的降低，能夠用最小限度的消耗功率來進(jìn)行卷積交錯，同時，能夠用以低工作頻率而工作的RAM來執(zhí)行。
本申請的第二十二方面的發(fā)明所涉及的卷積解交錯方法，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積解交錯，其特征在于，由具有比特寬度為b的2的整數(shù)倍的第一和第二延遲部組成對第n信道的數(shù)據(jù)進(jìn)行(C-n)T(T是T＞0的預(yù)定延遲量)的延遲的延遲裝置，通過上述第一延遲部，對每組至多包括k個信道的第i組，分別進(jìn)行(C-i)S(S是0≤S≤T的預(yù)定延遲量)的延遲，第i組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的，通過上述第二延遲部，對將提供給上述第n信道的數(shù)據(jù)的(C-n)T的延遲進(jìn)行延遲，以補(bǔ)足在上述第一延遲部的延遲中仍不夠的部分。
本申請的第二十三方面的發(fā)明所涉及的卷積解交錯方法，在第二十二方面記載的卷積解交錯方法中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第2h信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第(2h+1)信道不進(jìn)行延遲。
本申請的上述發(fā)明，通過上述那樣的構(gòu)成，由第一延遲部集中生成將在組內(nèi)的2個信道間共同發(fā)生的延遲，由第二延遲部僅對一方信道生成信道間的延遲量的差異，因此，能夠簡化延遲裝置的控制和構(gòu)成。
本申請的第二十四方面的發(fā)明所涉及的卷積解交錯方法，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然然)的數(shù)據(jù)群進(jìn)行卷積解交錯，其特征在于，第一存儲裝置進(jìn)行數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的存儲；通過輸入數(shù)據(jù)控制裝置，來把輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；通過第二存儲裝置，來延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)；通過上述比特聯(lián)結(jié)裝置，來聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；通過地址生成裝置，來生成上述第一存儲裝置的地址；通過比特分離裝置，來把上述第一存儲裝置的輸出數(shù)據(jù)變換為本卷積解交錯裝置的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；通過上述輸出數(shù)據(jù)控制裝置，輸出來自上述比特分離裝置的輸出數(shù)據(jù)。
本申請的第二十五方面的發(fā)明所涉及的卷積解交錯方法，在第二十四方面記載的卷積解交錯方法中，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于每組至多包括k個信道的第i組，分別進(jìn)行(C-i)S(S是0≤S的預(yù)定延遲量)的延遲，第i組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的，上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o上述第n信道的數(shù)據(jù)的(C-n)T的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
本申請的第二十六方面的發(fā)明所涉及的卷積解交錯方法，在第二十五方面記載的卷積解交錯方法中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二存儲裝置對第2h信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第(2h+1)信道不進(jìn)行延遲。
本申請的上述發(fā)明，通過上述那樣的構(gòu)成，優(yōu)化RAM地址生成裝置，通過最小限度的地址生成電路面積和RAM存取次數(shù)的降低，能夠用最小限度的消耗功率來進(jìn)行卷積解交錯，同時，能夠用以低工作頻率而工作的RAM來執(zhí)行。


本發(fā)明的這些和其他的目的、優(yōu)點(diǎn)及特征將通過結(jié)合附圖對本發(fā)明的實(shí)施例的描述而得到進(jìn)一步說明。在這些附圖中圖1是表示實(shí)施例1的卷積交錯裝置的構(gòu)成的圖；圖2是表示實(shí)施例1的卷積交錯裝置的操作的圖；圖3是表示實(shí)施例1的卷積交錯裝置的時序圖的圖；圖4是表示實(shí)施例2的卷積解交錯裝置的構(gòu)成的圖；圖5是表示實(shí)施例2的卷積解交錯裝置的操作的圖；圖6是表示實(shí)施例2的卷積解交錯裝置的時序圖的圖；圖7是表示實(shí)施例3的卷積交錯裝置的構(gòu)成的圖；圖8是表示實(shí)施例3的卷積交錯裝置的操作的圖；圖9是表示實(shí)施例3的卷積交錯裝置的時序圖的圖；圖10是表示實(shí)施例4的卷積解交錯裝置的構(gòu)成的圖；圖11是表示實(shí)施例4的卷積解交錯裝置的操作的圖；圖12是表示實(shí)施例4的卷積解交錯裝置的時序圖的圖；圖13是表示日本專利公開公報特開平7-170201號公報中揭示了現(xiàn)有卷積交錯裝置的構(gòu)成的圖；圖14是表示從圖13的現(xiàn)有卷積交錯裝置所類推的現(xiàn)有卷積解交錯裝置的構(gòu)成的圖；圖15是表示現(xiàn)有的另一個實(shí)施例的卷積交錯裝置的構(gòu)成的圖；圖16是表示現(xiàn)有的另一個實(shí)施例的卷積交錯裝置的操作的圖；圖17是表示現(xiàn)有的又一個實(shí)施例的卷積解交錯裝置的構(gòu)成的圖；圖18是表示現(xiàn)有的又一個實(shí)施例的卷積解交錯裝置的操作的圖；圖19是表示實(shí)施例5的卷積交錯裝置的構(gòu)成的圖；圖20是表示實(shí)施例6的卷積解交錯裝置的構(gòu)成的圖。
具體實(shí)施例方式
下面，用圖1-12說明本發(fā)明的實(shí)施例。
(實(shí)施例1)本實(shí)施例1的卷積交錯裝置通過以2信道為1個單位來集中RAM的地址計(jì)數(shù)器，可抑制RAM外圍電路的電路規(guī)模及其消耗功率的增大。
用圖1說明本實(shí)施例1的卷積交錯裝置的構(gòu)成。
在本實(shí)施例1的卷積交錯裝置中，53是將數(shù)據(jù)輸出給讀出裝置54的單端口RAM(第三方面的第1存儲裝置)，46是將卷積交錯裝置的輸入數(shù)據(jù)61輸出給寄存器49和輸出信號選擇器55以及移位寄存器59的輸入數(shù)據(jù)控制裝置，50是將控制信號輸出給輸入數(shù)據(jù)控制裝置46、上位地址生成裝置41、下位地址選擇器44、移位寄存器選擇器59和60以及RAM控制裝置61的選擇信號發(fā)生裝置，59是將數(shù)據(jù)輸出給移位寄存器群48的移位寄存器選擇器，48是將以2個信道為1組的各組移位寄存器的輸出輸出給移位寄存器選擇器60的移位寄存器群(第三方面的第2存儲裝置)，481、483至48C-2、48C分別是對應(yīng)信道ch1、ch3至chC-2、chC設(shè)置的移位寄存器，60是將數(shù)據(jù)輸出給比特聯(lián)結(jié)裝置的移位寄存器選擇器，49是將數(shù)據(jù)輸出給比特聯(lián)結(jié)裝置47的寄存器，491是保存輸入數(shù)據(jù)控制裝置46的輸出數(shù)據(jù)并輸出給輸出信號選擇器55的寄存器，47是將數(shù)據(jù)輸出給所述RAM53的寫入裝置52的比特聯(lián)結(jié)裝置，41是通過輸出定時調(diào)整裝置45將所述RAM53的上位地址輸出給所述寫入裝置52的上位地址生成裝置，42是通過輸出定時調(diào)整裝置45將所述RAM53的下位地址輸出給所述寫入裝置52的下位地址生成裝置，45是將地址和控制信號輸出給所述RAM53的寫入裝置52的輸出定時調(diào)整裝置，52是將數(shù)據(jù)/地址/控制信號輸出給所述RAM53的寫入裝置，54是將地址/控制信號輸出給所述RAM53并將數(shù)據(jù)輸出給輸出信號選擇器55的讀出裝置，55是將數(shù)據(jù)輸出給比特分離裝置56的輸出信號選擇器，56是將數(shù)據(jù)輸出給輸出數(shù)據(jù)控制裝置58和寄存器57的比特分離裝置，57是將數(shù)據(jù)輸出給輸出數(shù)據(jù)控制裝置58的寄存器，58是將本卷積交錯裝置的輸出62向外部輸出的輸出數(shù)據(jù)控制裝置，61是控制所述RAM53和輸出信號選擇器55的RAM控制裝置。
此外，在下位地址生成裝置42中，43是將以2個信道作為1組的各組的下位地址輸出給下位地址選擇器44的計(jì)數(shù)器群，432、434至43N至43C-1分別是對應(yīng)信道ch2/ch3、ch4/ch5至chN/chN+1至chC-1/chC設(shè)置的計(jì)數(shù)器，44是將下位地址輸出給輸出定時調(diào)整裝置45的下位地址選擇器。
再有，在后述工作原理的說明中，選擇信號發(fā)生裝置50和地址生成裝置40起輸入側(cè)選擇器的作用。此外，在后述工作原理的說明中，輸出信號選擇器55和地址生成裝置40起輸出側(cè)選擇器的作用。
用圖2和表示時序圖的圖3說明本實(shí)施例1的卷積裝置的工作原理。
實(shí)施例1的卷積交錯裝置通過把圖16的102-0、...、122-(C-1)替換為圖2的移位寄存器(第一方面的第二延遲部)102-0、...、122-(C-1)/2和比特寬度2b的單端口RAM內(nèi)的區(qū)域(第一方面的第一延遲部)...、123-(N/2-1)、...、123-((C-1)/2-1)，用進(jìn)行循環(huán)切換的選擇器120/121來實(shí)現(xiàn)。這些選擇器120/121反復(fù)進(jìn)行這樣的切換即從ch0開始使信道編號依次遞增，當(dāng)?shù)竭_(dá)chC時，返回chC再次進(jìn)行相同的工作。
首先，選擇器120/121都選擇ch0，但因在該ch0不存在原來的延遲部件，因而ch0的信號沒有進(jìn)行原來的延遲地通過本卷積交錯裝置。
接著，選擇器120/121又都選擇ch1，在該ch1中，由移位寄存器122-0實(shí)現(xiàn)FIFO，輸出由該移位寄存器122-0完成原來的延遲的信號。
然后，選擇器120/121同樣都選擇chN，由圖中未示出的寄存器保持該chN的數(shù)據(jù)，直到下面的chN+1被選擇為止，該數(shù)據(jù)與下一個chN+1一起被輸入RAM123-(N/2-1)中，chN的數(shù)據(jù)由該RAM123-(N/2-1)延遲ch1的N(＞1)倍后輸出。
此外，在chN+1中，由移位寄存器122-N/2進(jìn)行與ch1的移位寄存器122-0相同的延遲，其中因由RAM123-(N/2-1)附加了ch1的N(＞1)倍延遲，結(jié)果，輸出ch1的被(N+1)倍延遲的信號。
下面，選擇器120/121同樣都選擇chC，在該chC中，由移位寄存器122-(C-1)/2進(jìn)行與ch1的移位寄存器122-0相同的延遲，其中因由RAM123-((C-1)/2-1)附加了ch1的C-1(＞N)倍的延遲，結(jié)果，輸出ch1的被C倍延遲的信號。
然后，在下一個時刻，選擇器120/121重新選擇ch0，接著重復(fù)上述工作。
如果更詳細(xì)地說明，則在時刻t，所述選擇器120/121選擇編號N的信道時，將本卷積交錯裝置的輸入數(shù)據(jù)輸入給圖1的輸入數(shù)據(jù)控制裝置46，并由寄存器49保持該數(shù)據(jù)。在1時刻(所述選擇器120/121選擇編號N+1的信道)后，將本卷積交錯裝置的輸入數(shù)據(jù)輸入給移位寄存器122-N/2，然后由移位寄存器122-N/2進(jìn)行移位工作，由比特聯(lián)結(jié)裝置47將移位寄存器選擇器69的輸出作為下位b比特，將寄存器49的輸出作為上位b比特同時寫入單端口RAM123-(N/2-1)中，在t+N×m×(C+1)時刻，同時讀出，由比特分離裝置56和輸出數(shù)據(jù)控制裝置58將上位b比特作為本卷積交錯裝置的輸出，將下位b比特存儲在寄存器57中。在t+1+N×m×(C+1)時刻，由輸出數(shù)據(jù)控制裝置58將寄存器57的輸出作為本卷積交錯裝置的輸出。通過反復(fù)進(jìn)行以上的處理，使就能完成卷積交錯。
下面用圖1說明本實(shí)施例1的卷積交錯裝置的工作。
本實(shí)施例1的卷積交錯裝置，由輸入數(shù)據(jù)控制裝置46從輸入數(shù)據(jù)端子61取入將進(jìn)行交錯的輸入數(shù)據(jù)，由寫入裝置52將其寫入RAM53中。此時，給各ch的b比特數(shù)據(jù)2ch部分的數(shù)據(jù)分配1個地址計(jì)數(shù)器。然后，分別對應(yīng)下位地址生成裝置42的ch2和ch3(以下記為ch2/ch3)至chN-1和chN(以下記為chN-1/chN)至chC-1和chC(以下記為chC-1/chC)的計(jì)數(shù)器432至43N至43C-1計(jì)數(shù)RAM53的下位地址。根據(jù)選擇信號發(fā)生裝置50產(chǎn)生的控制信號，下位地址選擇器44選擇構(gòu)成其下位地址生成裝置42的計(jì)數(shù)器群43的計(jì)數(shù)器，與從上位地址生成裝置41輸出的RAM53的上位地址一起，通過由輸出定時調(diào)整裝置45調(diào)整輸出定時，由寫入裝置52向RAM53提供寫入地址。
此時，首先輸入ch0的數(shù)據(jù)，在下一個時刻輸入ch1的數(shù)據(jù)，但與ch0的數(shù)據(jù)有關(guān)，選擇器信號發(fā)生裝置50進(jìn)行控制，以便輸入數(shù)據(jù)控制裝置46不經(jīng)由RAM53，而是通過寄存器491將ch0的數(shù)據(jù)直接傳送給輸出信號選擇器55。此外，由選擇信號發(fā)生裝置50控制的RAM控制裝置61進(jìn)行控制，以便輸出信號選擇器55選擇被直接從輸入數(shù)據(jù)控制裝置46傳送給輸出信號選擇器55且未被RAM53延遲的數(shù)據(jù)，并從輸出數(shù)據(jù)端子62向外部輸出。
此外，與ch1的數(shù)據(jù)有關(guān)，由移位寄存器選擇器59、60選擇的ch1的移位寄存器481把來自輸入數(shù)據(jù)控制裝置46的數(shù)據(jù)延遲對應(yīng)其容量的預(yù)定延遲時間T(＞0)，并輸入寄存器492中。由選擇信號發(fā)生裝置50控制的RAM控制裝置61進(jìn)行控制，以便輸出信號選擇器55選擇從該寄存器492輸入且由ch1的移位寄存器481延遲的數(shù)據(jù)，并從輸出數(shù)據(jù)端子62向外部輸出。
此外，與ch2至chN至chC的數(shù)據(jù)有關(guān)，由上位地址生成裝置41和下位地址生成裝置42的計(jì)數(shù)器群在RAM53中設(shè)定對應(yīng)各ch以2ch為1個單位且與延遲時間2T相當(dāng)?shù)母鞑糠值拇鎯^(qū)域依次變大的存儲區(qū)域，它們由圖中未示出的上位地址選擇器和下位地址選擇器44每當(dāng)以2ch為1個單位依次選擇各ch時被選擇，與b比特數(shù)據(jù)的2ch部分依次到來的信道有關(guān)，在各存儲區(qū)域的某一地址中寫入數(shù)據(jù)，在下一個時刻，在讀出該數(shù)據(jù)同時將該數(shù)據(jù)寫入下一個地址中，在每個2ch中對各個存儲區(qū)域進(jìn)行這樣的工作。
此外，相對于ch1、ch3至chN+1、chN+3至chC的奇數(shù)信道，通過選擇信號發(fā)生裝置50的控制，移位寄存器選擇器59、60從移位寄存器群48中每隔2ch依次選擇相應(yīng)的ch的移位寄存器。對于這些移位寄存器，預(yù)先設(shè)定其容量，以便具有與來自ch0、ch2至chN-1至chC-1的偶數(shù)信道的延遲時間T的增大部分相當(dāng)?shù)娜萘?，用比特?lián)結(jié)裝置47使從移位寄存器選擇器60輸出的數(shù)據(jù)通過寄存器49與ch0.ch2至chN-1至chC-1的偶數(shù)信道的數(shù)據(jù)聯(lián)結(jié)，從而可提供相對于ch0至chN至chC的數(shù)據(jù)的依次變長的延遲時間。
因此，輸入ch1的數(shù)據(jù)之后，輸入ch2的數(shù)據(jù)，并在下一個時刻輸入ch3的數(shù)據(jù)，但與ch2的數(shù)據(jù)有關(guān)，選擇信號發(fā)生裝置50進(jìn)行控制，以便輸入數(shù)據(jù)控制裝置46將其輸入寄存器49中，并由寄存器49相對于ch2的數(shù)據(jù)進(jìn)行補(bǔ)償，以便于與由移位寄存器483延遲的ch3的數(shù)據(jù)同時達(dá)到，同時由比特聯(lián)結(jié)裝置47聯(lián)結(jié)這些ch2的數(shù)據(jù)和ch3的數(shù)據(jù)，該聯(lián)結(jié)的ch2的數(shù)據(jù)和ch3的數(shù)據(jù)被輸入RAM53。
并且，在此時，選擇信號發(fā)生裝置50控制上位地址生成裝置41，產(chǎn)生與RAM53的ch2相當(dāng)?shù)拇鎯^(qū)域的地址，同時控制下位地址選擇器44，選擇下位地址生成裝置42的計(jì)數(shù)器群43的計(jì)數(shù)器432的輸出，輸出與ch3相當(dāng)?shù)拇鎯^(qū)域的地址。輸出定時調(diào)整裝置45調(diào)整輸出與這些ch2/ch3相當(dāng)?shù)拇鎯^(qū)域的地址的定時，輸出給RAM53的寫入裝置52中。
由此，將ch2/ch3的數(shù)據(jù)寫入與RAM53的ch2/ch3相當(dāng)?shù)拇鎯^(qū)域中。
此外，由選擇信號發(fā)生裝置50控制的RAM控制裝置61選擇與2T相當(dāng)部分的延遲的數(shù)據(jù)，并且該數(shù)據(jù)由輸出信號選擇器55通過讀出裝置54從RAM53送入輸出信號選擇器55中。
比特分離裝置56分離從該輸出信號選擇器55同時輸出的ch2、Ch3的數(shù)據(jù)，與ch2的數(shù)據(jù)有關(guān)，通過輸出數(shù)據(jù)控制裝置58將其原封不動地從輸出數(shù)據(jù)端子62向外部輸出。
再有，與ch3的數(shù)據(jù)有關(guān)，將其輸入寄存器57中，其中僅延遲預(yù)定的延遲時間T(＞0)。然后，通過輸出數(shù)據(jù)控制裝置58將寄存器57的數(shù)據(jù)從輸出數(shù)據(jù)端子62向外部輸出。
由此，給ch3的數(shù)據(jù)提供的延遲比提供給ch2的數(shù)據(jù)的預(yù)定的延遲時間T(＞0)部分的延遲變大并向外部輸出。
以下，通過同樣的工作，對偶數(shù)信道，由RAM53提供T的偶數(shù)倍延遲時間，對奇數(shù)信道，由移位寄存器和RAM53提供T的奇數(shù)倍延遲時間。
按以上構(gòu)成，以往在1個信道中需要1個地址生成電路，但由于本發(fā)明的上述構(gòu)成可以在2個信道中用1個地址生成電路，因此把地址生成電路的規(guī)模削減了1/2，可大幅度地節(jié)省面積。再有，以往在單端口RAM中相對1個信道的輸入數(shù)據(jù)，必需進(jìn)行1次讀出/寫入處理，而在本發(fā)明的上述構(gòu)成中可以相對2個信道的輸入數(shù)據(jù)進(jìn)行1次讀出/寫入處理，因而可降低消耗功率。并且，由于可減少RAM的存取電路，因而也可采用以低工作頻率工作的RAM。再有，通過兼用移位寄存器122，可簡化單端口RAM的地址生成部，能夠容易地實(shí)現(xiàn)RAM的地址生成。
此外，在上述實(shí)施例1中以2個信道作為1組，對1組分配1個地址生成電路，但也可以給3個以上的多個信道分配1個地址生成電路。
更一般地說，可以是輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))。
特別是，適用于DVB規(guī)格的情況，C＝11，即信道數(shù)為12，深度為17。此外，適于美國地面波標(biāo)準(zhǔn)的情況，C＝51，即信道數(shù)為52，深度為4。
此外，在上述實(shí)施例1中，由移位寄存器提供與相鄰2個信道間的延遲量之差相當(dāng)?shù)难舆t，也可以用移位寄存器提供大于該差的延遲。
并且，在上述實(shí)施例1中，用單端口RAM作為RAM，但也可用多端口RAM作為RAM，來更高速地進(jìn)行輸入輸出。
(實(shí)施例2)本實(shí)施例2的卷積解交錯裝置通過以2信道為1個單位集中RAM的地址計(jì)數(shù)器，可抑制RAM外圍電路的電路規(guī)模及其消耗功率的增大。
用圖4說明本實(shí)施例2的卷積解交錯裝置的構(gòu)成。
在本實(shí)施例2的卷積解交錯裝置中，83是將數(shù)據(jù)輸出給讀出裝置84的單端口RAM(第十一方面的第一存儲裝置)，76是將卷積解交錯裝置的輸入數(shù)據(jù)91輸出給比特聯(lián)結(jié)裝置77、寄存器791和移位寄存器選擇器89的輸入數(shù)據(jù)控制裝置，80是將控制信號輸出給上位地址生成裝置71、下位地址選擇器74、輸入數(shù)據(jù)控制裝置76、移位寄存器選擇器89、90以及RAM控制裝置81的選擇信號發(fā)生裝置，89是將數(shù)據(jù)輸出給移位寄存器群78的移位寄存器選擇器，78是將以2個信道為1組的各組的移位寄存器的輸出輸出給移位寄存器選擇器90的移位寄存器群(第十一方面的第二存儲裝置)，780、782至78N、78N+2至78C-3、78C-1分別是對應(yīng)信道ch0、Ch2至chN、chN+2至chC-3、ChC-1設(shè)置的移位寄存器，90是將數(shù)據(jù)輸出給寄存器79和寄存器792的移位寄存器選擇器，79是將數(shù)據(jù)輸出給比特聯(lián)結(jié)裝置77的寄存器，791是保存輸入數(shù)據(jù)控制裝置76的輸出數(shù)據(jù)并輸出給輸出信號選擇器85的寄存器，792是保存移位寄存器選擇器90的輸出數(shù)據(jù)并輸出給輸出信號選擇器85的寄存器，77是將數(shù)據(jù)輸出給所述RAM83的寫入裝置82的比特聯(lián)結(jié)裝置，71是通過輸出定時調(diào)整裝置75將所述RAM83的上位地址輸出給所述寫入裝置82的上位地址生成裝置，72是通過輸出定時調(diào)整裝置75將所述RAM83的下位地址輸出給所述寫入裝置82的下位地址生成裝置，75是將地址和控制信號輸出給所述RAM83的寫入裝置82的輸出定時調(diào)整裝置，82是將數(shù)據(jù)/地址/控制信號輸出給所述RAM83的寫入裝置，84是將地址/控制信號輸出給所述RAM83并將數(shù)據(jù)輸出給輸出信號選擇器85的讀出裝置，85是將數(shù)據(jù)輸出給比特分離裝置86的輸出信號選擇器，86是將數(shù)據(jù)輸出給輸出數(shù)據(jù)控制裝置88和寄存器87的比特分離裝置，87是將數(shù)據(jù)輸出給輸出數(shù)據(jù)控制裝置88的寄存器，88是將本卷積解交錯裝置的輸出92向外部輸出的輸出數(shù)據(jù)控制裝置，81是控制RAM83和輸出信號選擇器85的RAM控制裝置。
此外，在下位地址生成裝置72中，73是將以2個信道為1組的各組的下位地址輸出給下位地址選擇器74的計(jì)數(shù)器群，730、732至73N至73C-3分別是對應(yīng)信道ch0/ch2、ChN/chN+1至chC-3/chC-2設(shè)置的計(jì)數(shù)器，74是將下位地址輸出給輸出定時調(diào)整裝置75的下位地址選擇器。
再有，在后述工作原理的說明中，選擇信號發(fā)生裝置80和地址生成裝置70起輸入側(cè)選擇器的作用。此外，在后述工作原理的說明中，輸出信號選擇器85和地址生成裝置70起輸出側(cè)選擇器的作用。
用圖5和表示時序圖的圖6說明本實(shí)施例2的卷積解交錯裝置的工作原理。
實(shí)施例2的卷積解交錯裝置通過把圖18的1112-0、...、1112-(C-1)替換為圖5的移位寄存器(第九方面的第二延遲部)的132-0、...、132-(C-1)/2和比特寬度2b的單端口RAM內(nèi)的區(qū)域(第九方面的第一延遲部)133-0...、133-N/2，用進(jìn)行循環(huán)切換的選擇器130/131來實(shí)現(xiàn)。這些選擇器130/131重復(fù)進(jìn)行這樣的切換從ch0開始依次使信道編號遞增，當(dāng)?shù)竭_(dá)chC時再返回ch0進(jìn)行相同的工作。
首先，選擇器130/131選擇ch0，但在該ch0中，移位寄存器132-0不進(jìn)行與后述的chC-1的移位寄存器132-(C-1)/2相同的延遲，因而保持其直到由圖中未示出的寄存器選擇下一個ch1為止，該數(shù)據(jù)連同下一個ch1被輸入RAM133-0中，進(jìn)行后述的chC-1的C-1(＞N)倍的延遲。
為此，在存在移位寄存器132-0的ch0中，輸出chC-1的被C倍延遲的信號，在ch1中，由于不存在移位寄存器132-0，因而輸出chC-1的被C-1倍延遲的信號。
然后，選擇器130/132同樣選擇chN，在該chN中，輸出由移位寄存器132-N/2和RAM133-N/2把所選擇的數(shù)據(jù)延遲ch1的C-N(＞1)倍后的信號。
此外，在chN+1中所選擇的數(shù)據(jù)連同在chN中所選擇的數(shù)據(jù)被輸入RAM133-N/2中，但在該chN+1中，由于不存在移位寄存器132-N/2，因而輸出由RAM133-N/2延遲ch1的C-(N+1)(＞1)倍的信號。
并且，在chC-1中，僅由移位寄存器132-(C-1)/2進(jìn)行延遲，其由寄存器792所保持并補(bǔ)償寄存器79的延遲部分。
以下，選擇器130/131同樣選擇chC，但在該chC中，由于不存在除補(bǔ)償寄存器79的延遲部分的寄存器791以外的延遲部件，因而chC的信號不進(jìn)行原來延遲地通過本卷積解交錯裝置。
然后，在下一個時刻，選擇器130/131重新選擇ch0，接著重復(fù)上述工作。
如果更詳細(xì)地說明，則在時刻t，所述選擇器130/131選擇編號N的信道時，將本卷積解交錯裝置的輸入數(shù)據(jù)輸入給信道編號數(shù)為N的移位寄存器132-N/2，然后移位寄存器132-N/2進(jìn)行移位，在寄存器中存儲移位寄存器132-N/2的輸出。在1個時刻后(所述選擇器選擇編號數(shù)為N+1的信道)，將寄存器79的輸出作為上位b比特，本解交錯裝置的輸入數(shù)據(jù)作為下位b比特，同時在寫入單端口RAM133的t+(C-(N+1))×m×(C+1)時刻，同時讀出，將上位b比特作為本卷積解交錯裝置的輸出，將下位b比特存儲在寄存器87中。在t+1+(C-(N+1)×m×(C+1)時刻，將寄存器87的輸出作為本卷積解交錯裝置的輸出。通過反復(fù)進(jìn)行以上的處理，使卷積解交錯成為可能。
下面用圖4說明本實(shí)施例2的卷積解交錯裝置的工作。
本實(shí)施例2的卷積解交錯裝置，由輸入數(shù)據(jù)控制裝置76從輸入數(shù)據(jù)端子91取入將進(jìn)行解交錯的輸入數(shù)據(jù)，由寫入裝置82將其寫入RAM83中。此時，給各ch的b比特數(shù)據(jù)2ch部分的數(shù)據(jù)分配1個地址計(jì)數(shù)器。然后，分別對應(yīng)下位地址生成裝置72的ch0和ch1(以下記為ch0/ch1)至chN-1和chN(以下記為chN-1/chN)至chC-3和chC-2(以下記為chC-3/chC-2)的計(jì)數(shù)器730至73N至73C-3計(jì)數(shù)RAM83的下位地址。在下位地址選擇器74選擇其的同時，連同從上位地址生成裝置71輸出的RAM83的上位地址，通過由輸出定時調(diào)整裝置75調(diào)整輸出定時，由寫入裝置82給RAM83提供寫入地址。
此時，首先輸入ch0的數(shù)據(jù)，在下一個時刻輸入ch1的數(shù)據(jù)，但與ch0至chN至chC-2的數(shù)據(jù)有關(guān)，由上位地址生成裝置71和下位地址生成裝置72的計(jì)數(shù)器群在RAM83中設(shè)定對應(yīng)各ch以2ch為1個單位且與延遲時間2T(＞0)相當(dāng)?shù)母鞑糠值囊来巫兇蟠鎯^(qū)域的存儲區(qū)域，它們由圖中未示出的上位地址選擇器和下位地址選擇器74每當(dāng)以2ch為1個單位依次選擇各ch時被選擇，b比特的數(shù)據(jù)2ch部分與依次到來的信道有關(guān)，在各存儲區(qū)域的某一地址中寫入數(shù)據(jù)，在下一個時刻，讀出該數(shù)據(jù)同時將該數(shù)據(jù)寫入下一個地址中，在每個2ch中對各個存儲區(qū)域進(jìn)行這樣的工作。
此外，對于ch1、ch3至chN+1、chN+3至chC的奇數(shù)信道，通過選擇信號發(fā)生裝置80的控制，移位寄存器選擇器89、90從移位寄存器群78中每隔2ch依次選擇該ch的移位寄存器。對于這些移位寄存器，預(yù)先設(shè)定其容量，以便具有與來自ch0、ch2至chN-1至chC-3的偶數(shù)信道的延遲時間T的增大部分相當(dāng)?shù)娜萘?，用比特?lián)結(jié)裝置77通過寄存器79把從移位寄存器選擇器90輸出的數(shù)據(jù)與ch0、ch2至chN-1至chC-3的偶數(shù)信道的數(shù)據(jù)進(jìn)行聯(lián)結(jié)，從而可提供相對于ch0至chN至chC-2的數(shù)據(jù)的依次變長的延遲時間。
因此，與ch0的數(shù)據(jù)有關(guān)，選擇信號發(fā)生裝置80進(jìn)行控制，以便由移位寄存器選擇器89、90所選擇的ch0的移位寄存器780把來自輸入數(shù)據(jù)控制裝置76的數(shù)據(jù)延遲對應(yīng)其容量的預(yù)定延遲時間T(＞0)，并輸入寄存器79中。
這樣進(jìn)行控制，以便寄存器79通過輸入數(shù)據(jù)控制裝置76保持該ch0的數(shù)據(jù)直到ch1的數(shù)據(jù)來到為止，比特聯(lián)結(jié)裝置77聯(lián)結(jié)來自該寄存器79的ch0的數(shù)據(jù)和來自輸入數(shù)據(jù)控制裝置76的ch1的數(shù)據(jù)，輸出給RAM83的寫入裝置82中。
并且，此時，選擇信號發(fā)生裝置80控制上位地址生成裝置71，產(chǎn)生與RAM83的ch0相當(dāng)?shù)拇鎯^(qū)域的地址，同時控制下位地址選擇器74，選擇下位地址生成裝置72的計(jì)數(shù)器群73的計(jì)數(shù)器730的輸出，輸出與ch1相當(dāng)?shù)拇鎯^(qū)域的地址。輸出定時調(diào)整裝置75調(diào)整用于輸出與這些ch0/ch1相當(dāng)?shù)拇鎯^(qū)域的地址的定時，并輸出給RAM83的寫入裝置82。
由此，將ch0/ch1的數(shù)據(jù)寫入與RAM83的ch0/ch1相應(yīng)的存儲區(qū)域中。
此外，由選擇信號發(fā)生裝置80控制的RAM控制裝置81選擇這樣的數(shù)據(jù)通過讀出裝置84從RAM83送入輸出信號選擇器85中并且進(jìn)行了與(C-1)T相當(dāng)程度延遲。
比特分離裝置86分離從該輸出信號選擇器85同時輸出的ch0、Ch1的數(shù)據(jù)，與ch0的數(shù)據(jù)有關(guān)，將其輸入寄存器87中，在此僅延遲預(yù)定的延遲時間T(＞0)。并且，通過輸出數(shù)據(jù)控制裝置88將寄存器87的數(shù)據(jù)從輸出數(shù)據(jù)端子92向外部輸出。
此外，與Ch1的數(shù)據(jù)有關(guān)，通過輸出數(shù)據(jù)控制裝置88將其原封不動地從輸出數(shù)據(jù)端子92向外部輸出。
由此，從輸出數(shù)據(jù)端子92將由移位寄存器780和RAM83延遲了預(yù)定延遲時間CT的數(shù)據(jù)向外部輸出。
以下，通過同樣的工作，相對偶數(shù)信道，由RAM83提供T的奇數(shù)倍延遲時間，相對奇數(shù)信道，由移位寄存器和RAM83提供T的偶數(shù)倍延遲時間。
并且，與chC-1的數(shù)據(jù)有關(guān)，由移位寄存器選擇器89、90選擇的chC-1的移位寄存器780-1把來自輸入數(shù)據(jù)控制裝置76的數(shù)據(jù)延遲對應(yīng)其容量的預(yù)定延遲時間T(＞0)，并輸入寄存器792中。由選擇信號發(fā)生裝置80控制的RAM控制裝置81進(jìn)行控制，以便輸出信號選擇器85選擇從該寄存器792輸入且由chC-1的移位寄存器78C-1延遲的數(shù)據(jù)，并從輸出數(shù)據(jù)端子92向外部輸出。
與chC的數(shù)據(jù)有關(guān)，選擇信號發(fā)生裝置50進(jìn)行這樣的控制，以便輸入數(shù)據(jù)控制裝置76不經(jīng)由RAM83，而是通過寄存器791直接向輸出信號選擇器85傳送chC的數(shù)據(jù)。此外，由選擇信號發(fā)生裝置80控制的RAM控制裝置81進(jìn)行這樣的控制，以便輸出信號選擇器85選擇從該輸入數(shù)據(jù)控制裝置76直接傳送給輸出信號選擇器85且不進(jìn)行原來的延遲的數(shù)據(jù)，并從輸出數(shù)據(jù)端子92向外部輸出。
由此，由圖1的卷積交錯裝置提供相對各ch0至chN至chC的依次變長的延遲時間，由該圖4的卷積解交錯裝置提供相對各ch0至chC的依次變短的延遲時間。因此，綜上所述，給各ch0至chN至chC提供相同的延遲時間，由圖1的卷積交錯裝置排列的數(shù)據(jù)配置由圖4的卷積解交錯裝置進(jìn)行復(fù)原。
按以上構(gòu)成，以往在1個信道中需要1個地址生成電路，而在本發(fā)明的上述構(gòu)成中，由于可以在2個信道中用1個地址生成電路，因此地址生成電路削減了1/2，可大幅度地節(jié)省面積。再有，以往在單端口RAM中相對1個輸入數(shù)據(jù)，需要進(jìn)行1次讀出/寫入處理，而在本發(fā)明的上述構(gòu)成中，可以相對2個輸入數(shù)據(jù)進(jìn)行1次讀出/寫入處理，因而可降低消耗功率。并且，由于可減少RAM的存取電路，因而也可采用以低工作頻率工作的RAM。再有，通過兼用移位寄存器132，可簡化單端口RAM的地址生成部，能夠容易地實(shí)現(xiàn)RAM的地址生成。
此外，在上述實(shí)施例2中以2個信道作為1組，對1組分配1個地址生成電路，但也可以給3個以上的多個信道分配1個地址生成電路。
更一般地說，可以是輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))。
特別是，適用于DVB規(guī)格的情況，C＝11，即信道數(shù)為12，深度為17。此外，適于美國地面波標(biāo)準(zhǔn)的情況，C＝51，即信道數(shù)為52，深度為4。
此外，在上述實(shí)施例2中，移位寄存器提供與相鄰2個信道間的延遲量之差相當(dāng)?shù)难舆t，也可以用移位寄存器提供大于該差的延遲。
并且，在上述實(shí)施例2中，用單端口RAM作為RAM，但也可用多端口RAM作為RAM，以更高速地進(jìn)行輸入輸出。
(實(shí)施例3)本實(shí)施例3的卷積交錯裝置通過以2信道為1個單位集中RAM的地址計(jì)數(shù)器，可抑制RAM外圍電路的電路規(guī)模及其消耗功率的增大。此外，通過僅用RAM實(shí)現(xiàn)將進(jìn)行的延遲，從而構(gòu)成不混雜種類不同的存儲電路的裝置。
用圖7說明本實(shí)施例3的卷積交錯裝置的構(gòu)成。
在本實(shí)施例3的卷積交錯裝置中，213是將數(shù)據(jù)輸出給讀出裝置214的單端口RAM(第六方面的存儲裝置)，206是將卷積交錯裝置的輸入數(shù)據(jù)221輸出給比特聯(lián)結(jié)裝置207和輸出信號選擇器215的輸入數(shù)據(jù)控制裝置，208是將數(shù)據(jù)輸出給比特聯(lián)結(jié)裝置207的寄存器，207是將數(shù)據(jù)輸出給寫入裝置212的比特聯(lián)結(jié)裝置，210是將控制信號輸出給地址生成裝置200。地址生成裝置223、RAM控制裝置211和輸出信號選擇器215的選擇信號發(fā)生裝置，211是將控制信號輸出給RAM213的RAM控制裝置，200是將地址輸出給寫入裝置212和讀出裝置214的地址生成裝置，212是將RAM地址和數(shù)據(jù)輸出給RAM213的寫入裝置，214是將RAM地址輸出給RAM213并將數(shù)據(jù)輸出給輸出信號選擇器215的讀出裝置，215是將數(shù)據(jù)輸出給寄存器208和比特分離裝置216的輸出信號選擇器，216是將數(shù)據(jù)輸出給輸出數(shù)據(jù)控制裝置218和寄存器217的比特分離裝置，217是將數(shù)據(jù)輸出給輸出數(shù)據(jù)控制裝置218的寄存器，218是輸出解交錯輸出數(shù)據(jù)222的輸出數(shù)據(jù)控制裝置。
此外，在地址生成裝置200中，201是根據(jù)地址信號發(fā)生裝置210產(chǎn)生的地址信號生成RAM213的上位地址并輸出給輸出定時調(diào)整裝置205的上位地址生成裝置，202是根據(jù)選擇信號發(fā)生裝置210產(chǎn)生的選擇信號生成RAM213的下位地址并輸出給輸出定時調(diào)整裝置205的下位地址生成裝置，205是將RAM地址輸出給寫入裝置212和讀出裝置214的輸出定時調(diào)整裝置。
此外，在下位地址生成裝置202中，203是將每2個信道的下位地址輸出給下位地址選擇器204的計(jì)數(shù)器群，2032、2034至203N至203C-1是對應(yīng)各信道ch2/ch3、Ch4/ch5至ChN/chN+1至chC-1、chC設(shè)置的計(jì)數(shù)器，204是將下位地址輸出給輸出定時調(diào)整裝置205的下位地址選擇器。
此外，在地址生成裝置223中，224是將RAM的上位地址向輸出定時調(diào)整裝置221輸出的上位地址生成裝置，225是將RAM的下位地址向輸出定時調(diào)整裝置221輸出的下位地址生成裝置，221是向?qū)懭胙b置212和讀出裝置214輸出RAM地址的輸出定時調(diào)整裝置。
并且，在后述工作原理的說明中，選擇信號發(fā)生裝置210和地址生成裝置200和地址生成裝置232起輸入側(cè)選擇器的作用。此外，在后述工作原理的說明中，輸出信號選擇器215和地址生成裝置200和地址生成裝置232起輸出側(cè)選擇器的作用。
用圖8和表示時序圖的圖9說明本實(shí)施例3的卷積交錯裝置的工作原理。
實(shí)施例3的卷積交錯裝置通過把圖16的102-0、...、122-(C-1)替換為圖8的比特寬度b的單端口RAM內(nèi)的區(qū)域142-0、...、142-C/2和比特寬度b的單端口RAM內(nèi)的區(qū)域...、143-(N/2-1)、...、143-((C-1)/2-1)，用進(jìn)行循環(huán)切換的選擇器140/141來實(shí)現(xiàn)。這些選擇器140/141反復(fù)進(jìn)行這樣的切換，從ch0開始信道編號依次遞增，當(dāng)?shù)竭_(dá)chC時返回ch0再進(jìn)行相同的工作。
再有，142-0、...、142-C/2...、和143-(N/2-1)、...、143-((C-1)/2-1)也可以存儲在其它RAM中，通過使142-0、...、142-C/2每2個地集中，使與143-(N/2-1)、...、143-((C-1)/2-1)的比特寬度一致，也可存儲在與143-(N/2-1)、...、143-((C-1)/2-1)相同的RAM中。
首先，選擇器140/141選擇ch0，但因在該ch0中不存在原來的延遲部件，因而ch0的信號沒有進(jìn)行原來的延遲地通過本卷積交錯裝置。
接著，選擇器140/141選擇ch1，在該ch1中由RAM213內(nèi)的區(qū)域142-0實(shí)現(xiàn)FIFO，輸出由該RAM213內(nèi)的區(qū)域142-0延遲的信號。
然后，選擇器140/141同樣選擇chN，由圖中未示出的寄存器保持該chN的數(shù)據(jù)，直到選擇下面的chN+1，輸出該chN的數(shù)據(jù)由RAM213內(nèi)的區(qū)域143-(N/2-1)延遲ch1的N(＞1)倍的信號。
此外，在chN+1中，由RAM213內(nèi)的區(qū)域142-N/2進(jìn)行與ch1的RAM213內(nèi)的區(qū)域142-0相同的延遲，在其上附加由RAM213內(nèi)的區(qū)域143-(N/2-1)延遲ch1的N(＞1)倍延遲，結(jié)果，輸出ch1的(N+1)倍延遲的信號。
下面，選擇器140/141同樣選擇chC，在該chC中，由RAM213內(nèi)的區(qū)域142-C/2進(jìn)行與ch1的RAM213內(nèi)的區(qū)域142-0相同的延遲，由RAM213內(nèi)的區(qū)域143-((C-1)/2-1)進(jìn)行ch1的C-1(＞N)倍的延遲，結(jié)果，輸出ch1的C倍延遲的信號。
然后，在下一個時刻，選擇器140/141重新選擇ch0，接著重復(fù)上述工作。
如果更詳細(xì)地說明，則在時刻t，所述選擇器140/141選擇編號N的信道時，輸入數(shù)據(jù)控制裝置206通過輸出信號選擇器215將本卷積交錯裝置的輸入數(shù)據(jù)221存儲于圖7的寄存器208。在1個時刻后(所述選擇器選擇編號N+1的信道)從RAM213內(nèi)的區(qū)域142-N/2內(nèi)讀出最老的數(shù)據(jù)，在讀出的地址上寫入本卷積交錯裝置的輸入數(shù)據(jù)，并且將讀出的數(shù)據(jù)作為下位b比特，將移位寄208的輸出作為上位b比特，同時寫入所述RAM213內(nèi)的區(qū)域143-(N/2-1)中。在t+N×m×(C+1)時刻，同時讀出這些數(shù)據(jù)，將上位b比特作為本卷積交錯裝置的輸出，將下位b比特存儲在寄存器217中。在t+1+N×m×(C+1)時刻，將寄存器217的輸出作為本卷積交錯裝置的輸出。通過反復(fù)進(jìn)行以上的處理，可完成卷積交錯。
下面說明其工作。本實(shí)施例3的卷積交錯裝置，由輸入數(shù)據(jù)控制裝置206從輸入數(shù)據(jù)端子221取入要將進(jìn)行交錯的輸入數(shù)據(jù)，由寫入裝置212將其寫入RAM213中。此時，對各ch的b比特數(shù)據(jù)2ch部分的數(shù)據(jù)分配1個地址計(jì)數(shù)器。然后，分別對應(yīng)下位地址生成裝置202的ch2和ch3(以下記為ch2/ch3)至chN-1和chN(以下記為chN-1/chN)至chC-1和chN(以下記為chC-1/chC)的計(jì)數(shù)器2032至203N至203C-1計(jì)數(shù)RAM213的下位地址。下位地址選擇器202選擇這些計(jì)數(shù)器，連同從上位地址生成裝置201輸出的RAM213的上位地址，通過由輸出定時調(diào)整裝置205調(diào)整輸出定時，從而由寫入裝置212向RAM213提供寫入地址。
此時，首先輸入ch0的數(shù)據(jù)，在下一個時刻輸入ch1的數(shù)據(jù)，與ch0的數(shù)據(jù)有關(guān)，選擇器信號發(fā)生裝置210進(jìn)行控制，以便輸入數(shù)據(jù)控制裝置206不經(jīng)由RAM213，而是將ch0的數(shù)據(jù)直接送給輸出信號選擇器215。此外，由選擇信號發(fā)生裝置210控制的RAM控制裝置211進(jìn)行控制，以便輸出信號選擇器215選擇被直接從輸入數(shù)據(jù)控制裝置216輸送給輸出信號選擇器215且未被延遲的數(shù)據(jù)。
此外，與ch1的數(shù)據(jù)有關(guān)，由比特聯(lián)結(jié)裝置207聯(lián)結(jié)從輸出信號選擇器215傳送給選擇器208的ch0的數(shù)據(jù)和來自輸入數(shù)據(jù)控制裝置206的ch1的數(shù)據(jù)。由選擇信號發(fā)生裝置210控制的RAM控制裝置211進(jìn)行控制，以便通過寫入裝置212將該聯(lián)結(jié)的ch0和ch1的數(shù)據(jù)同時寫入RAM213中。此時，選擇信號發(fā)生裝置210和RAM控制裝置211進(jìn)行控制，以便使用由地址生成裝置223生成的上位地址和下位地址作為RAM213的地址，與由該地址生成裝置223生成的地址有關(guān)，將數(shù)據(jù)寫入各存儲區(qū)域的某一地址中，在下一個時刻，讀出該數(shù)據(jù)同時將該數(shù)據(jù)寫入下一個地址中，通過在各2ch中相對各個存儲區(qū)域進(jìn)行這樣的工作，與ch0和ch1的數(shù)據(jù)有關(guān)，RAM213作為FIFO進(jìn)行工作，從而進(jìn)行預(yù)定時間的延遲。
接著，通過選擇信號發(fā)生裝置210的控制，從RAM213同時讀出的ch0和ch1的數(shù)據(jù)通過輸出信號選擇器215被輸入比特分離裝置216中，與ch0的數(shù)據(jù)有關(guān)，被原封不動地輸出給輸出數(shù)據(jù)控制裝置218，與ch1的數(shù)據(jù)有關(guān)，通過寄存器217從輸出數(shù)據(jù)端子222向外部輸出。由此，與ch1的數(shù)據(jù)有關(guān)，實(shí)現(xiàn)與圖1的移位寄存器群相當(dāng)?shù)难舆t。
此外，與ch2至chN至chC的數(shù)據(jù)有關(guān)，通過選擇信號發(fā)生裝置210的控制，由上位地址生成裝置201和下位地址生成裝置202的計(jì)數(shù)器群在RAM53中設(shè)定對應(yīng)各ch以2ch為1個單位且存儲區(qū)域依次變大的存儲區(qū)域，它們由圖中未示出的上位地址選擇器和下位地址選擇器204每當(dāng)以2ch為1個單位依次進(jìn)行選擇時被選擇，b比特的數(shù)據(jù)2ch部分與依次到來的信道有關(guān)，在各存儲區(qū)域的某一地址中寫入數(shù)據(jù)，在下一個時刻，讀出該數(shù)據(jù)同時將該數(shù)據(jù)寫入下一個地址中，在各2ch中相對各個存儲區(qū)域進(jìn)行這樣的工作。
此外，相對于ch1.ch3至ch C的奇數(shù)信道，通過選擇信號發(fā)生裝置210的控制，地址生成裝置223進(jìn)行RAM213的地址生成，以便用RAM213的區(qū)域生成具有奇數(shù)信道和與其鄰接的偶數(shù)信道的延遲時間之差相當(dāng)?shù)难舆t時間。
由此，分別相對ch2/ch3提供2T/3T的延遲時間、...、相對于chC-3/chC-2提供(C-3)T/(C-2)T延遲時間。
用RAM213進(jìn)行這樣的工作，可實(shí)現(xiàn)與通過圖1的移位寄存器提供的延遲相同的延遲。
由此，分別相對ch1、ch3、...、chC-2、chC提供T延遲時間。
為此，地址生成裝置223從圖1的移位寄存器群48中每隔2ch依次選擇相應(yīng)的ch的移位寄存器，這些移位寄存器提供延遲時間，該延遲時間與被設(shè)定為具有與來自ch0、Ch2至chN-1至chC-1的偶數(shù)信道的延遲時間的增大部分相當(dāng)?shù)娜萘康难舆t相等，由此能夠?qū)AM213ch0至chN至chC的數(shù)據(jù)提供依次變長的延遲時間。
即，chN的數(shù)據(jù)與ch0同樣，一旦被輸入便由輸出信號選擇器215輸入寄存器208中，在比特聯(lián)結(jié)裝置207中與chN+1的數(shù)據(jù)聯(lián)結(jié)并輸入RAM213中。
RAM213通過地址生成裝置223和地址生成裝置200分別設(shè)定對應(yīng)chN和chN+1的存儲區(qū)域，由它們提供分別與chN和chN+1的數(shù)據(jù)相當(dāng)?shù)难舆t時間。
從RAM213同時讀出該chN和chN+1的數(shù)據(jù)，由輸出信號器215輸入比特分離裝置216中。
比特分離裝置216通過輸出數(shù)據(jù)控制裝置218由輸出端子222直接輸出chN的數(shù)據(jù)。此外，chN+1的數(shù)據(jù)一旦由寄存器217保存，便通過輸出數(shù)據(jù)控制裝置218由輸出端子222輸出。
因此，通過選擇信號發(fā)生裝置210進(jìn)行控制，以便相對ch0到chC依次改變其信道，從而在各個信道中可提供相應(yīng)于信道編號的增加而延長各T的延遲。
按以上構(gòu)成，以往在1個信道中需要1個地址生成電路，但由于可以在2個信道中用1個地址生成電路，因此削減地址生成電路1/2，可大幅度地節(jié)省面積。此外，由于不用移位寄存器，僅用RAM就可實(shí)現(xiàn)，因而與實(shí)施列1相比，可進(jìn)一步提高集成度，能夠更高地集成化。
此外，在上述實(shí)施例3中以2個信道作為1組，對1組分配1個地址生成電路，但也可以相對3個以上的多個信道分配1個地址生成電路。
更一般地說，可以是輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))。
特別是，適用于DYB規(guī)格的情況，C＝11，即信道數(shù)為12，深度為17。此外，適于美國地面波標(biāo)準(zhǔn)的情況，C＝51，即信道數(shù)為52，深度為4。
此外，在上述實(shí)施例3中，不是在移位寄存器中而是在RAM的區(qū)域中提供與相鄰2個信道間的延遲量之差相當(dāng)?shù)难舆t，也可以用該專用的RAM區(qū)域提供大于該差的延遲。
并且，在上述實(shí)施例3中，用單端口RAM作為RAM，但也可用多端口RAM，以更高速地進(jìn)行輸入輸出。
(實(shí)施例4)本實(shí)施例4的卷積解交錯裝置通過以2信道為1個單位集中RAM的地址計(jì)數(shù)器，可抑制RAM外圍電路的電路規(guī)模及其消耗功率的增大。此外，通過僅用RAM實(shí)現(xiàn)將進(jìn)行的延遲，從而構(gòu)成不混入種類不同的存儲電路的裝置。
用圖10說明本實(shí)施例4的卷積解交錯裝置的構(gòu)成。
在本實(shí)施例4的卷積解交錯裝置中，243是將數(shù)據(jù)輸出給讀出裝置244的單端口RAM(第十四方面的存儲裝置)，236是將本卷積解交錯裝置的輸入數(shù)據(jù)251輸出給比特聯(lián)結(jié)裝置237和輸出信號選擇器245的輸入數(shù)據(jù)控制裝置，238是將數(shù)據(jù)輸出給比特聯(lián)結(jié)裝置237的寄存器，237是將數(shù)據(jù)輸出給寫入裝置242的比特聯(lián)結(jié)裝置，240是將控制信號輸出給地址生成裝置230。地址生成裝置253。RAM控制裝置241和輸出信號選擇器245的選擇信號發(fā)生裝置，241是將控制信號輸出給RAM243的RAM控制裝置，231是將RAM地址輸出給寫入裝置242和讀出裝置244的地址生成裝置，253是將RAM地址輸出給寫入裝置242和讀出裝置244的地址生成裝置，242是將RAM地址和數(shù)據(jù)輸出給RAM243的寫入裝置，244是將RAM地址輸出給RAM243。將數(shù)據(jù)輸出給輸出信號選擇器245的讀出裝置，245是將數(shù)據(jù)輸出給寄存器238和比特分離裝置246的輸出信號選擇器，246是將數(shù)據(jù)輸出給輸出數(shù)據(jù)控制裝置248和寄存器247的比特分離裝置，247是將數(shù)據(jù)輸出給輸出數(shù)據(jù)控制裝置248的寄存器，248是輸出本解交錯的輸出數(shù)據(jù)252的輸出數(shù)據(jù)控制裝置。
此外，在地址生成裝置230中，231是根據(jù)地址信號發(fā)生裝置240的選擇信號生成RAM243的上位地址并輸出給輸出定時調(diào)整裝置235的上位地址生成裝置，232是生成RAM243的下位地址。并輸出給輸出定時調(diào)整裝置235的下位地址生成裝置，235是將RAM地址輸出給寫入裝置242和讀出裝置244的輸出定時調(diào)整裝置。
此外，在下位地址生成裝置232中，233是將每2個信道的下位地址輸出給下位地址選擇器234的計(jì)數(shù)器群，2330、2332至233N至233C-3分別是對應(yīng)信道ch0和ch1、Ch2和ch3至Ch3至chN和chN+1至chC-3、chC-2設(shè)置的計(jì)數(shù)器，234是將下位地址輸出給輸出定時調(diào)整裝置235的下位地址選擇器。
此外，在地址生成裝置253中，254是將RAM243的上位地址輸出給輸出定時調(diào)整裝置251的上位地址生成裝置，255是將RAM243的下位地址輸出給輸出定時調(diào)整裝置251的下位地址生成裝置，251是將RAM243的地址輸出給寫入裝置242和讀出裝置244的輸出定時調(diào)整裝置。
而且，通過選擇信號發(fā)生裝置240和地址生成裝置230和地址生成裝置253，起到在下述的動作原理說明中的輸入側(cè)選擇器的作用。并且，通過輸出信號選擇器245和地址生成裝置230和地址生成裝置253，起到在下述的動作原理說明中的輸出側(cè)選擇器的作用。
用圖11和表示時序圖的圖12說明本實(shí)施例4的卷積解交錯裝置的工作原理。
本實(shí)施例4的卷積解交錯裝置通過把圖18的112-0、...、112-(C-1)替換為圖11的比特寬度b的單端口RAM內(nèi)的區(qū)域152-0、...、152-((C-1)/2)和比特寬度b的單端口RAM內(nèi)的區(qū)域153-0、...、153-(N/2)、...，用進(jìn)行循環(huán)切換的選擇器150/151來實(shí)現(xiàn)。這些選擇器150/151從ch0開始使信道編號依次遞增，當(dāng)?shù)竭_(dá)chC時便返回ch0，再進(jìn)行相同的工作，反復(fù)進(jìn)行這樣的切換。
再有，152-0、...、152-((C-1)/2)和153-0、153-(N/2)、...也可以存儲在其它RAM中，通過使152-0、...、152-((C-1)/2)每2個地集中，使與153-0、153-(N/2)、...的比特寬度一致，也可存儲在與153-0、153-(N/2)、...相同的RAM中。
首先，選擇器150/151選擇ch0，但在該ch0中，RAM243內(nèi)的區(qū)域152-0不進(jìn)行與后述的chC-1的RAM243內(nèi)的區(qū)域152-(C-1)/2相同的延遲，由RAM243內(nèi)的區(qū)域153-0進(jìn)行后述的chC-1的C-1(＞N)倍延遲，結(jié)果輸出chC-1的被C倍延遲的信號。
接著，選擇器150/151選擇ch1，但在ch1中，由于不存在RAM243內(nèi)的區(qū)域152-0，因而輸出chC-1的被C-1倍延遲的信號。
然后，選擇器150/151同樣選擇chN，保持該chN的數(shù)據(jù)直到由圖中未示出的寄存器選擇下一個chN+1，并輸出該chN的數(shù)據(jù)由RAM243內(nèi)的區(qū)域152-N/2和RAM243內(nèi)的區(qū)域153-N/2延遲chC-1的C-N(＞1)倍后的信號。
此外，在chN+1中，由于不存在RAM243內(nèi)的區(qū)域152-N/2，因而輸出由RAM243內(nèi)的區(qū)域153-N/2延遲chC-1的C-(N+1)(＞1)倍后的信號。
并且，在chC-1中，僅由RAM243內(nèi)的區(qū)域152-((C-1)/2)進(jìn)行原來的延遲。
以下，選擇器150/151同樣選擇chC，但在該chC中，由于不存在原來的延遲部分，因而chC的信號不進(jìn)行原來的延遲地通過本卷積解交錯裝置。
然后，在下一個時刻，選擇器150/151重新選擇ch0，接著重復(fù)上述工作。
由此，圖7的卷積交錯裝置提供相對各ch0至chC的依次變長的延遲時間，由該圖10的卷積解交錯裝置提供相對各ch0至chN至chC的依次變短的延遲時間，因此，綜合來說，相對各ch0至chN至chC提供相同的延遲時間，由圖7的卷積交錯裝置排列的數(shù)據(jù)配置由圖10的卷積解交錯裝置進(jìn)行復(fù)原。
如果更詳細(xì)地說明，則在時刻t，所述選擇器150/151選擇編號N的信道時，將本卷積解交錯裝置的輸入數(shù)據(jù)從信道編號數(shù)為N的RAM243內(nèi)的區(qū)域152-N/2內(nèi)讀出最老的數(shù)據(jù)，在讀出的地址中，寫入本卷積解交錯裝置的輸入數(shù)據(jù)，并且將讀出的數(shù)據(jù)存儲在圖10的寄存器238中。在1個時刻后(所述選擇器選擇編號數(shù)為N+1的信道)，將本卷積解交錯裝置的輸入數(shù)據(jù)作為上位b比特，寄存器238的輸出作為下位b比特，同時寫入RAM243內(nèi)的區(qū)域153-N/2中。在t+(C-(N+1))×m×(C+1)時刻，同時讀出，將上位b比特作為本卷積解交錯裝置的輸出，將下位b比特存儲在寄存器247中。在t+1+(C-(N+1)×m×(C+1)時刻，將寄存器247的輸出作為本卷積解交錯裝置的輸出。通過反復(fù)進(jìn)行以上的處理，使卷積解交錯成為可能。
下面說明其工作。本實(shí)施例4的卷積解交錯裝置，由輸入數(shù)據(jù)控制裝置236從輸入數(shù)據(jù)端子251取入將進(jìn)行解交錯的輸入數(shù)據(jù)，由寫入裝置242將其寫入RAM243中。此時，對應(yīng)各ch的b比特數(shù)據(jù)2ch部分的數(shù)據(jù)分配1個地址計(jì)數(shù)器。然后，分別對應(yīng)下位地址生成裝置232的ch0和ch1(以下記為ch0/ch1)至chN-1和chN(以下記為chN-1/chN)至chC-3和chC-2(以下記為chC-3/chC-2)的計(jì)數(shù)器2330至233C-3計(jì)數(shù)RAM243的下位地址。在下位地址選擇器232選擇該計(jì)數(shù)器的同時，連同從上位地址生成裝置231輸出的RAM243的上位地址，通過由輸出定時調(diào)整裝置235調(diào)整輸出定時，從而提供由寫入裝置242寫入RAM243中的地址。
此時，當(dāng)由輸出信號選擇器245將ch0的數(shù)據(jù)輸入寄存器238中時，在比特聯(lián)結(jié)裝置237中聯(lián)結(jié)ch1的數(shù)據(jù)，并輸入RAM243中。
RAM243通過地址生成裝置253和地址生成裝置230的計(jì)數(shù)器群在83分別設(shè)定對應(yīng)ch0和ch1的存儲區(qū)域，由此提供分別與ch0和ch1的數(shù)據(jù)在CT上相當(dāng)?shù)难舆t時間。
從RAM243同時讀出該ch0和ch1的數(shù)據(jù)，并由輸出信號選擇器245輸入比特分離裝置246中。
比特分離裝置246通過輸出數(shù)據(jù)控制裝置248將有關(guān)ch0的數(shù)據(jù)直接從輸出端子252輸出。并且一旦有關(guān)ch1的數(shù)據(jù)由寄存器247保存，則通過輸出數(shù)據(jù)控制裝置248將其從輸出端子252輸出。
此外，與ch2至chN至chC-2的數(shù)據(jù)有關(guān)，通過選擇信號發(fā)生裝置240的控制，由上位地址生成裝置231和下位地址生成裝置232的計(jì)數(shù)器群233在RAM243中設(shè)定分別對應(yīng)ch以2ch為1個單位且存儲區(qū)依次變小的存儲區(qū)域，它們由圖中未示出的上位地址選擇器和下位地址選擇器234以各ch.2ch為1個單位依次進(jìn)行的各選擇而被選擇，b比特的數(shù)據(jù)2ch部分與依次到來的信道有關(guān)，在各存儲區(qū)域的某一地址中寫入數(shù)據(jù)，在下一個時刻，讀出該數(shù)據(jù)同時將該數(shù)據(jù)寫入下一個地址中，在每個2ch中對各個存儲區(qū)域進(jìn)行這樣的工作。
此外，對于ch2至chN-1至chC-1偶數(shù)信道，通過選擇信號發(fā)生裝置240的控制，地址生成裝置253進(jìn)行RAM243的地址生成，以便利用RAM243的區(qū)域產(chǎn)生與具有奇數(shù)信道和與其鄰接的偶數(shù)信道的將進(jìn)行延遲的時間之差相當(dāng)?shù)难舆t時間。
由此，分別對ch0/ch1提供CT/(C-1)T的延遲時間，對ch2/ch3提供(C-2)T/(C-3)T的延遲時間，...。相對chC-3/chC-2的3T/2T的延遲時間。
該工作用RAM243進(jìn)行與圖4的移位寄存器的延遲相等的延遲。
由此，分別提供相對ch0.ch2....。chC-3的T延遲時間。
即，地址生成裝置253從圖4的移位寄存器群78中每隔2ch依次選擇相應(yīng)ch的移位寄存器，這些移位寄存器提供延遲時間，該延遲時間與被設(shè)定為具有與來自ch1.Ch3至chN至chC-2的奇數(shù)信道的延遲時間的增大部分相當(dāng)?shù)娜萘康难舆t相等，由此能夠?qū)h0至chN至chC-2的數(shù)據(jù)提供依次變短的延遲時間。
因此，選擇信號發(fā)生裝置240進(jìn)行控制以便相對ch0至chC-2依次改變信道，能夠提供各相對于信道編號的增加而變短的延遲。
并且，chC-1的數(shù)據(jù)被輸入，最后，chC的數(shù)據(jù)被輸入，但與chC-1的數(shù)據(jù)有關(guān)，由比特聯(lián)結(jié)裝置237聯(lián)結(jié)從輸出信號選擇器245傳送給寄存器238的chC的數(shù)據(jù)和來自輸入數(shù)據(jù)控制裝置236的chC-1的數(shù)據(jù)。由選擇信號發(fā)生裝置240控制的RAM控制裝置241進(jìn)行控制，以便通過寫入裝置242在RAM243中寫入該被聯(lián)結(jié)的數(shù)據(jù)。此時，選擇信號發(fā)生裝置240和RAM控制裝置241使用由地址生成裝置253生成的上位地址和下位地址作為RAM243的地址，與該地址生成裝置253所生成的地址有關(guān)，在各存儲區(qū)域的某一地址中寫入數(shù)據(jù)，在下一個時刻，讀出該數(shù)據(jù)同時將該數(shù)據(jù)寫入下一個地址中，在每一個2ch中相對各個存儲區(qū)域進(jìn)行這樣的工作，與chC有關(guān)，不進(jìn)行延遲，并且與chC-1有關(guān)，RAM243作為FIFO進(jìn)行工作，并進(jìn)行控制，以便進(jìn)行預(yù)定時間的延遲。
此外，與chC的數(shù)據(jù)有關(guān)，選擇信號發(fā)生裝置240進(jìn)行控制，以便輸入數(shù)據(jù)控制裝置236不經(jīng)由輸入數(shù)據(jù)控制裝置236，向輸出信號選擇器245直接送出數(shù)據(jù)。此外，由選擇信號發(fā)生裝置240控制的RAM控制裝置241選擇由輸出信號選擇器245從該輸入數(shù)據(jù)控制裝置236直接送入輸出信號選擇器245中且不被延遲的數(shù)據(jù)。
并且，從RAM243中讀出的chC和chC-1的數(shù)據(jù)通過選擇輸出信號選擇器245輸入比特分離裝置246中，與原來的chC的數(shù)據(jù)有關(guān)，與chC-1的數(shù)據(jù)有關(guān)，通過寄存器247從輸出數(shù)據(jù)端子252向外部輸出。由此，實(shí)現(xiàn)與圖4的移位寄存器群相當(dāng)?shù)难舆t。
按以上構(gòu)成，以往在1個信道中需要1個地址生成電路，但由于可以在2個信道中用1個地址生成電路，因此削減地址生成電路1/2，可大幅度地節(jié)省面積。再有，由于不用移位寄存器就可實(shí)現(xiàn)，因而與實(shí)施例2相比，可進(jìn)一步提高集成化率，進(jìn)一步節(jié)省面積。
再有，在上述實(shí)施例4中以2個信道作為1組，對1組分配1個地址生成電路，但也可以相對3個以上的多個信道分配1個地址生成電路。
更一般地說，可以是輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))。
特別是，適用于DVB規(guī)格的情況，C＝11，即信道數(shù)為12，深度為17。此外，適于美國地面波標(biāo)準(zhǔn)的情況，C＝51，即信道數(shù)為52，深度為4。
此外，在上述實(shí)施例4中，不用移位寄存器而用RAM的區(qū)域提供與相鄰2個信道間的延遲量之差相當(dāng)?shù)难舆t，也可以用該專用的RAM區(qū)域提供大于該信道間的延遲量之差的延遲。
并且，在上述實(shí)施例4中，用單端口RAM作為RAM，但也可用多端口RAM，以更高速地進(jìn)行輸入輸出。
實(shí)施例5本實(shí)施例5的卷積交錯裝置，象實(shí)施例3那樣，把2個信道作為1個單位來集中RAM的地址計(jì)數(shù)器，在此情況下，用加法器和寄存器群來構(gòu)成地址計(jì)數(shù)器，由此，來進(jìn)一步抑制RAM的外圍電路的電路規(guī)模的增大。
下面使用圖19來對本實(shí)施例5的卷積交錯裝置的構(gòu)成進(jìn)行說明。
在本實(shí)施例5的卷積交錯裝置中，313是向讀出裝置314輸出數(shù)據(jù)的單端口RAM(第六方面的存儲裝置)，306是把本卷積交錯裝置的輸入數(shù)據(jù)321輸出給比特聯(lián)結(jié)裝置307和輸出信號選擇器315的輸入數(shù)據(jù)控制裝置，308是向比特聯(lián)結(jié)裝置307輸出數(shù)據(jù)的寄存器，307是向?qū)懭胙b置312輸出數(shù)據(jù)的比特聯(lián)結(jié)裝置，310是向地址生成裝置300、RAM控制裝置311和輸出信號選擇器315輸出控制信號的選擇信號發(fā)生裝置，311是向RAM3 13輸出控制信號的RAM控制裝置，300是向?qū)懭胙b置312和讀出裝置314輸出RAM地址的地址生成裝置，312是向RAM 313輸出RAM地址和數(shù)據(jù)的寫入裝置，314是向RAM 313輸出RAM地址并向輸出信號選擇器315輸出數(shù)據(jù)的讀出裝置，315是向寄存器308和比特分離裝置316輸出數(shù)據(jù)的輸出信號選擇器，316是向輸出數(shù)據(jù)控制裝置318和寄存器317輸出數(shù)據(jù)的比特分離裝置，317是向輸出數(shù)據(jù)控制裝置318輸出數(shù)據(jù)的寄存器，318是輸出解交錯輸出數(shù)據(jù)322的輸出數(shù)據(jù)控制裝置。
在地址生成裝置300中，301是根據(jù)選擇信號發(fā)生裝置310的選擇信號而生成RAM 313的上位地址并輸出給輸出定時調(diào)整裝置305的上位地址生成裝置，302是根據(jù)來自選擇信號發(fā)生裝置310的選擇信號而生成RAM 313的下位地址并輸出給輸出定時調(diào)整裝置305的下位地址生成裝置，305是向?qū)懭胙b置312和讀出裝置314輸出RAM地址的輸出定時調(diào)整裝置。
在下位地址生成裝置302中，331是保持每兩個信道的閾值的寄存器，330是把下位地址選擇器3042的輸出與該寄存器331的輸出相加的加法器，3041是向寄存器群303輸出該加法器330的輸出的下位地址選擇器，303-0至303-(C-1)/2-1分別是對應(yīng)于信道ch2和ch3至ch C-1和chC而設(shè)置的寄存器，303-(C-1)/2是對應(yīng)于ch1，ch3，...chC-2而設(shè)置的寄存器，305是向?qū)懭胙b置312輸出下位地址選擇器3042的輸出地址的輸出定時調(diào)整裝置。
而且，通過選擇信號發(fā)生裝置310和地址生成裝置300來起到在下述的操作原理說明中的輸入側(cè)選擇器的作用。并且，通過輸出信號選擇器315和地址生成裝置300來在下述的操作原理說明中的輸出側(cè)選擇器的作用。
本實(shí)施例5的卷積交錯裝置通過加法器330和寄存器群303來實(shí)現(xiàn)與圖7所示的實(shí)施例3的下位地址生成裝置202和下位地址生成裝置225內(nèi)的計(jì)數(shù)器相當(dāng)?shù)难b置，由此，合并計(jì)數(shù)器，使卷積交錯裝置進(jìn)一步節(jié)省面積。
這樣，對于該下位地址生成裝置的操作，在下面表示了下位地址選擇器304選擇的每個信道的處理。對于與實(shí)施例3相同的操作，省略其說明。
首先，在下位地址選擇器3041、3042選擇ch0的情況下，下位地址不生成其。這是因?yàn)樵诮诲e裝置的ch0中不存在數(shù)據(jù)的延遲部件。
接著，當(dāng)下位地址選擇器3041選擇奇數(shù)編號的信道即ch1，ch3，ch5，...等時，寄存器303-(C-1)/2被選擇，下位地址選擇器3042向輸出定時調(diào)整裝置305和加法器330輸出數(shù)據(jù)。
加法器330把輸入數(shù)據(jù)加“1”，如果其結(jié)果超過在寄存器331中所存儲的閾值，則向下位地址選擇器3041輸出“0”，否則，向下位地址選擇器3041輸出相加結(jié)果。
下位地址選擇器3041把該值輸出給寄存器303-(C-1)/2。此時，如果下位地址選擇器3041選擇奇數(shù)編號中最大信道，則把寄存器303-(C-1)/2更新為輸入數(shù)據(jù)值。
當(dāng)下位地址選擇器3041選擇信道2時，寄存器303-0被選擇，下位地址選擇器3042向輸出定時調(diào)整裝置305和加法器330輸出該輸出。
作為每個信道的閾值，寄存器331向加法器330輸出與寄存器303-0相對應(yīng)的閾值。加法器330把輸入數(shù)據(jù)加“1”，如果其結(jié)果超過閾值，則向下位地址選擇器3041輸出“0”，否則，向下位地址選擇器3041輸出相加結(jié)果。
下位地址選擇器3041向寄存器303-0輸出該“0”或者相加結(jié)果中的任一個，把寄存器303-0更新為輸入數(shù)據(jù)值。
當(dāng)下位地址選擇器3041選擇信道4時，寄存器303-1被選擇，下位地址選擇器3042向輸出定時調(diào)整裝置305和加法器330輸出該輸出。
作為每個信道的閾值，寄存器331向加法器330輸出與寄存器303-1相對應(yīng)的閾值。加法器330把輸入數(shù)據(jù)加“1”，如果其結(jié)果超過閾值，則向下位地址選擇器3041輸出“0”，否則，向下位地址選擇器3041輸出相加結(jié)果。
下位地址選擇器3041向寄存器303-1輸出該“0”或者相加結(jié)果，把寄存器303-1更新為輸入數(shù)據(jù)值。
同樣，當(dāng)下位地址選擇器3041選擇信道N時，寄存器303-(N/2-1)被選擇，下位地址選擇器3042向輸出定時調(diào)整裝置305和加法器330輸出該輸出。
作為每個信道的閾值，寄存器331向加法器330輸出與寄存器303-(N/2-1)相對應(yīng)的閾值。
加法器330把輸入數(shù)據(jù)加“1”，如果其結(jié)果超過閾值，則向下位地址選擇器3041輸出“0”，否則，向下位地址選擇器3041輸出相加結(jié)果。
下位地址選擇器3041向寄存器303-(N/2-1)輸出該“0”或者相加結(jié)果，把寄存器303-(N/2-1)更新為輸入數(shù)據(jù)值。
通過重復(fù)以上操作，能夠通過加法器和寄存器來實(shí)現(xiàn)RAM的下位地址計(jì)數(shù)器，與使用地址計(jì)數(shù)器的實(shí)施例3相比，能夠縮小電路規(guī)模。
實(shí)施例6本實(shí)施例6的卷積解交錯裝置，象實(shí)施例4那樣，把2個信道作為1個單位來集中RAM的地址計(jì)數(shù)器，在此情況下，用加法器和寄存器群來構(gòu)成地址計(jì)數(shù)器，由此，來進(jìn)一步抑制RAM的外圍電路的電路規(guī)模的增大。
下面使用圖20來對本實(shí)施例6的卷積解交錯裝置的構(gòu)成進(jìn)行說明。
在本實(shí)施例6的卷積解交錯裝置中，413是向讀出裝置414輸出數(shù)據(jù)的單端口RAM(第十四方面的存儲裝置)，406是把本卷積解交錯裝置的輸入數(shù)據(jù)421輸出給比特聯(lián)結(jié)裝置407和輸出信號選擇器415的輸入數(shù)據(jù)控制裝置，408是向比特聯(lián)結(jié)裝置407輸出數(shù)據(jù)的寄存器，407是向?qū)懭胙b置412輸出數(shù)據(jù)的比特聯(lián)結(jié)裝置，410是向地址生成裝置400、RAM控制裝置411和輸出信號選擇器415輸出控制信號的選擇信號發(fā)生裝置，411是向RAM 413輸出控制信號的RAM控制裝置，400是向?qū)懭胙b置412和讀出裝置414輸出RAM地址的地址生成裝置，412是向RAM 413輸出RAM地址和數(shù)據(jù)的寫入裝置，414是向RAM 413輸出RAM地址并向輸出信號選擇器415輸出數(shù)據(jù)的讀出裝置，415是向寄存器408和比特分離裝置416輸出數(shù)據(jù)的輸出信號選擇器，416是向輸出數(shù)據(jù)控制裝置418和寄存器417輸出數(shù)據(jù)的比特分離裝置，417是向輸出數(shù)據(jù)控制裝置418輸出數(shù)據(jù)的寄存器，418是輸出解交錯輸出數(shù)據(jù)422的輸出數(shù)據(jù)控制裝置。
在地址生成裝置400中，401是從選擇信號發(fā)生裝置410生成RAM 413的上位地址并輸出給輸出定時調(diào)整裝置405的上位地址生成裝置，402是從選擇信號發(fā)生裝置410生成RAM 413的下位地址并輸出給輸出定時調(diào)整裝置405的下位地址生成裝置，405是向?qū)懭胙b置412和讀出裝置414輸出RAM地址的輸出定時調(diào)整裝置。
在下位地址生成裝置402中，431是保持每兩個信道的閾值的寄存器，430是把下位地址選擇器4042的輸出與該寄存器431的輸出相加的加法器，4041是向寄存器群403輸出該加法器430的輸出的下位地址選擇器，403-0至403-(C-1)/2-1分別是對應(yīng)于信道ch0和ch1至ch C-3和chC-2而設(shè)置的寄存器，403-(C-3)/2+1是對應(yīng)于ch0，ch2，...chC-1而設(shè)置的寄存器，405是向?qū)懭胙b置412輸出下位地址選擇器的輸出地址的輸出定時調(diào)整裝置。
而且，通過選擇信號發(fā)生裝置410和地址生成裝置400來起到在下述的操作原理說明中的輸入側(cè)選擇器的作用。并且，通過輸出信號選擇器415和地址生成裝置400來在下述的操作原理說明中的輸出側(cè)選擇器的作用。
本實(shí)施例6的卷積解交錯裝置通過加法器340和寄存器群403來實(shí)現(xiàn)與圖10所示的實(shí)施例4的下位地址生成裝置202和下位地址生成裝置225內(nèi)的計(jì)數(shù)器的裝置，由此，合并計(jì)數(shù)器，使卷積解交錯裝置進(jìn)一步節(jié)省面積。
這樣，對于該下位地址生成裝置的操作，在下面表示了下位地址選擇器404選擇的每個信道的處理。對于與實(shí)施例4相同的操作，省略其說明。
首先，在下位地址選擇器4041、4042選擇chC的情況下，下位地址不生成其。這是因?yàn)樵诮诲e裝置的chC中不存在數(shù)據(jù)的延遲部件。
接著，當(dāng)下位地址選擇器4041選擇偶數(shù)編號的信道即ch0，ch2，ch6，...等時，寄存器403-(C-3)/2+1被選擇，下位地址選擇器4042向輸出定時調(diào)整裝置405和加法器430輸出數(shù)據(jù)。
加法器430把輸入數(shù)據(jù)加“1”，如果其結(jié)果超過在寄存器431中所存儲的閾值，則向下位地址選擇器4041輸出“0”，否則，向下位地址選擇器4041輸出相加結(jié)果。
下位地址選擇器4041把該值輸出給寄存器403-(C-3)/2+1。此時，如果下位地址選擇器4041選擇偶數(shù)編號中最大信道，則把寄存器403-(C-3)/2+1更新為輸入數(shù)據(jù)值。
當(dāng)下位地址選擇器4041選擇信道2時，寄存器403-0被選擇，下位地址選擇器4042向輸出定時調(diào)整裝置405和加法器430輸出數(shù)據(jù)。
作為每個信道的閾值，寄存器431向加法器430輸出寄存器403-0的閾值。加法器430把輸入數(shù)據(jù)加“1”，如果其結(jié)果超過閾值，則向下位地址選擇器4041輸出“0”，否則，向下位地址選擇器4041輸出相加結(jié)果。
下位地址選擇器4041向寄存器403-0輸出該“0”或者相加結(jié)果，把寄存器403-0更新為輸入數(shù)據(jù)值。
當(dāng)下位地址選擇器4041選擇信道4時，寄存器403-1被選擇，下位地址選擇器4042向輸出定時調(diào)整裝置405和加法器430輸出該輸出。
作為每個信道的閾值，寄存器431向加法器430輸出與寄存器403-1相對應(yīng)的閾值。加法器430把輸入數(shù)據(jù)加“1”，如果其結(jié)果超過閾值，則向下位地址選擇器4041輸出“0”，否則，向下位地址選擇器4041輸出相加結(jié)果。
下位地址選擇器4041向寄存器403-1輸出該“0”或者相加結(jié)果，把寄存器403-1更新為輸入數(shù)據(jù)值。
同樣，當(dāng)下位地址選擇器4041選擇信道N時，寄存器403-N/2被選擇，下位地址選擇器4042向輸出定時調(diào)整裝置405和加法器430輸出該輸出。
作為每個信道的閾值，寄存器431向加法器430輸出與寄存器403-N/2相對應(yīng)的閾值。
加法器430把輸入數(shù)據(jù)加“1”，如果其結(jié)果超過閾值，則向下位地址選擇器4041輸出“0”，否則，向下位地址選擇器4041輸出相加結(jié)果。
下位地址選擇器4041向寄存器403-N/2輸出該“0”或者相加結(jié)果，把寄存器403-N/2更新為輸入數(shù)據(jù)值。
通過重復(fù)以上操作，能夠通過加法器和寄存器來實(shí)現(xiàn)RAM的下位地址計(jì)數(shù)器，與使用地址計(jì)數(shù)器的實(shí)施例3相比，能夠縮小電路規(guī)模。
發(fā)明的效果如上述那樣，根據(jù)本申請的第一方面的發(fā)明所涉及的卷積交錯裝置，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積交錯，其中包括延遲裝置，該延遲裝置由具有比特寬度為b的2的整數(shù)倍的第一和第二延遲部組成，對第n信道的數(shù)據(jù)進(jìn)行nT(T是T＞0的預(yù)定延遲量)的延遲，上述第一延遲部對把由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的每組至多包括k個信道的第i組，分別進(jìn)行iS(S是0≤S≤T的預(yù)定延遲量)的延遲，上述第二延遲部對將提供給上述第n信道的數(shù)據(jù)的nT的延遲進(jìn)行延遲，以補(bǔ)足在上述第一延遲部的延遲中仍不夠的部分。
根據(jù)本申請的第二方面的發(fā)明所涉及的卷積交錯裝置，在第一方面記載的卷積交錯裝置中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲，由此，具有這樣的效果由第一延遲部集中發(fā)生將在組內(nèi)的2個信道間共同發(fā)生的延遲，由第二延遲部僅對一方信道發(fā)生信道間的延遲量的差異，因此，能夠簡化延遲裝置的控制和構(gòu)成。
根據(jù)本申請的第三方面的發(fā)明所涉及的卷積交錯裝置，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積交錯，其特征在于，包括數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的第一存儲裝置；輸入數(shù)據(jù)控制裝置，把本卷積交錯裝置的輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；用于延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)的上述第二存儲裝置；上述比特聯(lián)結(jié)裝置，用于聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；地址生成裝置，生成上述第一存儲裝置的地址；比特分離裝置，把上述第一存儲裝置的輸出數(shù)據(jù)變換為本卷積交錯裝置的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；上述輸出數(shù)據(jù)控制裝置，把來自上述比特分離裝置的輸出數(shù)據(jù)輸出到本卷積交錯裝置的外部。
根據(jù)本申請的第四方面的發(fā)明所涉及的卷積交錯裝置，在第三方面記載的卷積交錯裝置中，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于把由作為滿足第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的每組至多包括k個信道的第i組，分別進(jìn)行iS(S是0≤S的預(yù)定延遲量)的延遲，上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o上述第n信道的數(shù)據(jù)的nT的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，包括切換裝置，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
根據(jù)本申請的第五方面的發(fā)明所涉及的卷積交錯裝置，在第四方面記載的卷積交錯裝置中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
根據(jù)本申請的第六方面的發(fā)明所涉及的卷積交錯裝置，在第三方面記載的卷積交錯裝置中，上述第二存儲裝置和上述第一存儲裝置由同一種類的存儲裝置所構(gòu)成，根據(jù)本申請的第七方面的發(fā)明所涉及的卷積交錯裝置，在第三方面記載的卷積交錯裝置中，上述第一存儲裝置由RAM構(gòu)成，根據(jù)本申請的第八方面的發(fā)明所涉及的卷積交錯裝置，在第七方面記載的卷積交錯裝置中，上述RAM具有j個(j是2以上的自然數(shù))輸入輸出端口。
由此，具有這樣的效果能夠優(yōu)化RAM地址生成裝置，通過最小限度的地址生成電路面積和RAM存取次數(shù)的降低，能夠用最小限度的消耗功率來進(jìn)行卷積交錯，同時，能夠用以低工作頻率而工作的RAM來執(zhí)行。
根據(jù)本申請的第九方面的發(fā)明所涉及的卷積解交錯裝置，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積解交錯，其特征在于，包括延遲裝置，該延遲裝置由具有比特寬度為b的2的整數(shù)倍的第一和第二延遲部組成，對第n信道的數(shù)據(jù)進(jìn)行(C-n)T(T是T＞0的預(yù)定延遲量)的延遲，上述第一延遲部對把由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的每組至多包括k個信道的第i組，分別進(jìn)行(C-i)S(S是0≤S≤T的預(yù)定延遲量)的延遲，上述第二延遲部對將提供給上述第n信道的數(shù)據(jù)的(C-n)T的延遲進(jìn)行延遲，以補(bǔ)足在上述第一延遲部的延遲中仍不夠的部分。
根據(jù)本申請的第十方面的發(fā)明所涉及的卷積解交錯裝置，在第九方面記載的卷積解交錯裝置中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
由此，具有這樣的效果由第一延遲部集中發(fā)生將在組內(nèi)的2個信道間共同發(fā)生的延遲，由第二延遲部僅對一方信道發(fā)生信道間的延遲量的差異，因此，能夠簡化延遲裝置的控制和構(gòu)成。
根據(jù)本申請的第十一方面的發(fā)明所涉及的卷積解交錯裝置，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積解交錯，其特征在于，包括數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的第一存儲裝置；輸入數(shù)據(jù)控制裝置，把本卷積解交錯裝置的輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；用于延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)的上述第二存儲裝置；上述比特聯(lián)結(jié)裝置，用于聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；地址生成裝置，生成上述第一存儲裝置的地址；比特分離裝置，把上述第一存儲裝置的輸出數(shù)據(jù)變換為本卷積解交錯裝置的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；上述輸出數(shù)據(jù)控制裝置，把來自上述比特分離裝置的輸出數(shù)據(jù)輸出到本卷積解交錯裝置的外部。
根據(jù)本申請的第十二方面的發(fā)明所涉及的卷積解交錯裝置，在第十一方面記載的卷積解交錯裝置中，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于把由作為滿足第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的每組至多包括k個信道的第i組，分別進(jìn)行(C-i)S(S是0＜S的預(yù)定延遲量)的延遲，上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o上述第n信道的數(shù)據(jù)的(C-n)T的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，包括切換裝置，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
根據(jù)本申請的第十三方面的發(fā)明所涉及的卷積解交錯裝置，在第十二方面記載的卷積解交錯裝置中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
根據(jù)本申請的第十四方面的發(fā)明所涉及的卷積解交錯裝置，在第十一方面記載的卷積解交錯裝置中，上述第二存儲裝置和上述第一存儲裝置由同一種類的存儲裝置所構(gòu)成，根據(jù)本申請的第十五方面的發(fā)明所涉及的卷積交錯裝置，在第十一方面記載的卷積解交錯裝置中，上述第一存儲裝置由RAM構(gòu)成。
根據(jù)本申請的第十六方面的發(fā)明所涉及的卷積解交錯裝置，在第十五方面記載的卷積解交錯裝置中，上述RAM具有j個(j是2以上的自然數(shù))輸入輸出端口。
根據(jù)本申請的第十七方面的發(fā)明所涉及的卷積交錯方法，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積交錯，其特征在于，由具有比特寬度為b的2的整數(shù)倍的第一和第二延遲部來構(gòu)成對第n信道的數(shù)據(jù)進(jìn)行nT(T是T＞0的預(yù)定延遲量)的延遲的延遲裝置，由上述第一延遲部來對把由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的每組至多包括k個信道的第i組，分別進(jìn)行iS(S是0≤S≤T的預(yù)定延遲量)的延遲，由上述第二延遲部來對將提供給上述第n信道的數(shù)據(jù)的nT的延遲進(jìn)行延遲，以補(bǔ)足在上述第一延遲部的延遲中仍不夠的部分。
根據(jù)本申請的第十八方面的發(fā)明所涉及的卷積交錯方法，在第十七方面記載的卷積交錯方法中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
由此，具有這樣的效果由第一延遲部集中發(fā)生將在組內(nèi)的2 個信道間共同發(fā)生的延遲，由第二延遲部僅對一方信道發(fā)生信道間的延遲量的差異，因此，能夠簡化延遲裝置的控制和構(gòu)成。
根據(jù)本申請的第十九方面的發(fā)明所涉及的卷積交錯方法，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積交錯，其特征在于，第一存儲裝置進(jìn)行數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的存儲；通過輸入數(shù)據(jù)控制裝置，把輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；通過第二存儲裝置，來延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)；通過上述比特聯(lián)結(jié)裝置，來聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；通過地址生成裝置，來生成上述第一存儲裝置的地址；通過比特分離裝置，來把上述第一存儲裝置的輸出數(shù)據(jù)變換為進(jìn)行了卷積交錯的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；通過上述輸出數(shù)據(jù)控制裝置，來輸出來自上述比特分離裝置的輸出數(shù)據(jù)。
根據(jù)本申請的第二十方面的發(fā)明所涉及的卷積交錯方法，在第十九方面記載的卷積交錯方法中，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于把由作為滿足第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的每組至多包括k個信道的第i組，分別進(jìn)行iS(S是0≤S的預(yù)定延遲量)的延遲，上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o上述第n信道的數(shù)據(jù)的nT的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
根據(jù)本申請的第二十一方面的發(fā)明所涉及的卷積交錯方法，在第二十方面記載的卷積交錯方法中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
由此，具有這樣的效果能夠優(yōu)化RAM地址生成裝置，通過最小限度的地址生成電路面積和RAM存取次數(shù)的降低，能夠用最小限度的消耗功率來進(jìn)行卷積交錯，同時，能夠用以低工作頻率而工作的RAM來執(zhí)行。
根據(jù)本申請的第二十二方面的發(fā)明所涉及的卷積解交錯方法，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積解交錯，其特征在于，由具有具有比特寬度為b的2的整數(shù)倍的第一和第二延遲部組成對第n信道的數(shù)據(jù)進(jìn)行(C-n)T(T是T＞0的預(yù)定延遲量)的延遲的延遲裝置，通過上述第一延遲部，對把由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的每組至多包括k個信道的第i組，分別進(jìn)行(C-i)S(S是0≤S≤T的預(yù)定延遲量)的延遲，通過上述第二延遲部，對將提供給上述第n信道的數(shù)據(jù)的(C-n)T的延遲進(jìn)行延遲，以補(bǔ)足在上述第一延遲部的延遲中仍不夠的部分。
根據(jù)本申請的第二十三方面的發(fā)明所涉及的卷積解交錯方法，在第二十二方面記載的卷積解交錯方法中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第2h信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第(2h+1)信道不進(jìn)行延遲。
由此，具有這樣的效果由第一延遲部集中發(fā)生將在組內(nèi)的2個信道間共同發(fā)生的延遲，由第二延遲部僅對一方信道發(fā)生信道間的延遲量的差異，因此，能夠簡化延遲裝置的控制和構(gòu)成。
根據(jù)本申請的第二十四方面的發(fā)明所涉及的卷積解交錯方法，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積解交錯，其特征在于，第一存儲裝置進(jìn)進(jìn)數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的存儲；通過輸入數(shù)據(jù)控制裝置，來把輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；通過第二存儲裝置，來延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)；通過上述比特聯(lián)結(jié)裝置，來聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；通過地址生成裝置，來生成上述第一存儲裝置的地址；通過比特分離裝置，來把上述第一存儲裝置的輸出數(shù)據(jù)變換為本卷積解交錯裝置的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；通過上述輸出數(shù)據(jù)控制裝置，輸出來自上述比特分離裝置的輸出數(shù)據(jù)。
根據(jù)本申請的第二十五方面的發(fā)明所涉及的卷積解交錯方法，在第二十四方面記載的卷積解交錯方法中，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于把由作為滿足第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的每組至多包括k個信道的第i組，分別進(jìn)行(C-i)S(S是0≤S的預(yù)定延遲量)的延遲，上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o上述第n信道的數(shù)據(jù)的(C-n)T的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
根據(jù)本申請的第二十六方面的發(fā)明所涉及的卷積解交錯方法，在第二十五方面記載的卷積解交錯方法中，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二延遲部對第2h信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第(2h+1)信道不進(jìn)行延遲。
由此，具有這樣的效果能夠優(yōu)化RAM地址生成裝置，通過最小限度的地址生成電路面積和RAM存取次數(shù)的降低，能夠用最小限度的消耗功率來進(jìn)行卷積解交錯，同時，能夠用以低工作頻率而工作的RAM來執(zhí)行。
權(quán)利要求
1.一種卷積交錯裝置，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積交錯，其特征在于，包括數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的第一存儲裝置；輸入數(shù)據(jù)控制裝置，把本卷積交錯裝置的輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；用于延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)的上述第二存儲裝置；上述比特聯(lián)結(jié)裝置，用于聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；地址生成裝置，生成上述第一存儲裝置的地址；比特分離裝置，用于把上述第一存儲裝置的輸出數(shù)據(jù)變換為本卷積交錯裝置的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；上述輸出數(shù)據(jù)控制裝置，把來自上述比特分離裝置的輸出數(shù)據(jù)輸出到本卷積交錯裝置的外部。
2.根據(jù)權(quán)利要求1所述的卷積交錯裝置，其特征在于，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于每組至多包括k個信道的第i組，分別進(jìn)行iS(S是0≤S的預(yù)定延遲量)的延遲，第i組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的。上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o第n信道的數(shù)據(jù)的nT的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，包括切換裝置，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
3.根據(jù)權(quán)利要求2所述的卷積交錯裝置，其特征在于，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二存儲裝置對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
4.根據(jù)權(quán)利要求2所述的卷積交錯裝置，其特征在于，上述第二存儲裝置和上述第一存儲裝置由同一種類的存儲裝置所構(gòu)成。
5.根據(jù)權(quán)利要求2所述的卷積交錯裝置，其特征在于，上述第一存儲裝置由RAM構(gòu)成。
6.根據(jù)權(quán)利要求5所述的卷積交錯裝置，其特征在于，上述RAM具有j個(j是2以上的自然數(shù))輸入輸出端口。
7.一種卷積解交錯裝置，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積解交錯，其特征在于，包括數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的第一存儲裝置；輸入數(shù)據(jù)控制裝置，把本卷積解交錯裝置的輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；用于延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)的上述第二存儲裝置；上述比特聯(lián)結(jié)裝置，用于聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；地址生成裝置，生成上述第一存儲裝置的地址；比特分離裝置，把上述第一存儲裝置的輸出數(shù)據(jù)變換為本卷積解交錯裝置的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；上述輸出數(shù)據(jù)控制裝置，把來自上述比特分離裝置的輸出數(shù)據(jù)輸出到本卷積解交錯裝置的外部。
8.根據(jù)權(quán)利要求7所述的卷積解交錯裝置，其特征在于，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于每組至多包括k個信道的第i組，分別進(jìn)行(C-i)S(S是0≤S的預(yù)定延遲量)的延遲，第i組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的，上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o上述第n信道的數(shù)據(jù)的(C-n)T的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，包括切換裝置，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
9.根據(jù)權(quán)利要求8所述的卷積解交錯裝置，其特征在于，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二存儲裝置對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
10.根據(jù)權(quán)利要求7所述的卷積解交錯裝置，其特征在于，上述第二存儲裝置和上述第一存儲裝置由同一種類的存儲裝置所構(gòu)成。
11.根據(jù)權(quán)利要求7所述的卷積解交錯裝置，其特征在于，上述第一存儲裝置由RAM構(gòu)成。
12.根據(jù)權(quán)利要求11所述的卷積解交錯裝置，其特征在于，上述RAM具有j個(j是2以上的自然數(shù))輸入輸出端口。
13.一種卷積交錯方法，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷積交錯，其特征在于，第一存儲裝置進(jìn)行數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的存儲；通過輸入數(shù)據(jù)控制裝置，把輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；通過第二存儲裝置，來延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)；通過上述比特聯(lián)結(jié)裝置，來聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；通過地址生成裝置，來生成上述第一存儲裝置的地址；通過比特分離裝置，來把上述第一存儲裝置的輸出數(shù)據(jù)變換為進(jìn)行了卷積交錯的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；通過上述輸出數(shù)據(jù)控制裝置，來輸出來自上述比特分離裝置的輸出數(shù)據(jù)。
14.根據(jù)權(quán)利要求13所述的卷積交錯方法，其特征在于，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于每組至多包括k個信道的第i組，分別進(jìn)行iS(S是0＜S的預(yù)定延遲量)的延遲，第i組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的，上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o上述第n信道的數(shù)據(jù)的nT的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
15.根據(jù)權(quán)利要求14所述的卷積交錯方法，其特征在于，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二存儲裝置對第(2h+1)信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第2h信道不進(jìn)行延遲。
16.一種卷積解交錯方法，對于輸入輸出數(shù)據(jù)寬度為b比特、作為比特寬度單位的數(shù)據(jù)的個數(shù)的深度為m、信道編號數(shù)為n、最大信道編號數(shù)為C(n是滿足0≤n≤C的關(guān)系的整數(shù)，b、m、C是自然數(shù))的數(shù)據(jù)群進(jìn)行卷織解交錯，其特征在于，第一存儲裝置進(jìn)行數(shù)據(jù)寬度j×b(j為2以上的自然數(shù))比特的存儲；通過輸入數(shù)據(jù)控制裝置，來把輸入數(shù)據(jù)分配給比特聯(lián)結(jié)裝置或者第二存儲裝置或者輸出數(shù)據(jù)控制裝置；通過第二存儲裝置，來延遲來自上述輸入數(shù)據(jù)控制裝置的輸入數(shù)據(jù)；通過上述比特聯(lián)結(jié)裝置，來聯(lián)結(jié)來自上述輸入數(shù)據(jù)控制裝置和上述第二存儲裝置的輸入數(shù)據(jù)并生成數(shù)據(jù)寬度為j×b比特的上述第一存儲裝置的輸入數(shù)據(jù)；通過地址生成裝置，來生成上述第一存儲裝置的地址；通過比特分離裝置，來把上述第一存儲裝置的輸出數(shù)據(jù)變換為本卷積解交錯裝置的數(shù)據(jù)寬度b比特的輸出數(shù)據(jù)；通過上述輸出數(shù)據(jù)控制裝置，輸出來自上述比特分離裝置的輸出數(shù)據(jù)。
17.根據(jù)權(quán)利要求16所述的卷積解交錯方法，其特征在于，上述地址生成裝置進(jìn)行地址生成，以便于上述第一存儲裝置對于每組至多包括k個信道的第i組，分別進(jìn)行(C-i)S(S是0≤S的預(yù)定延遲量)的延遲，第i組是由第ik至第((i+1)k-1)信道(k是C以下的自然數(shù)，i是滿足0≤i≤((C/k)的整數(shù)部分)的關(guān)系的整數(shù)，為(i+1)k-1≤C)組成的，上述第二存儲裝置具有存儲容量，能夠?qū)⑻峁┙o上述第n信道的數(shù)據(jù)的(C-n)T的延遲(T是S≤T的預(yù)定延遲量)進(jìn)行延遲，以補(bǔ)足在由上述第一存儲裝置所產(chǎn)生的延遲中仍不夠的部分，同時，每當(dāng)上述b比特和深度m的數(shù)據(jù)被輸入時，依次進(jìn)行切換，以使輸入上述第一存儲裝置、第二存儲裝置的數(shù)據(jù)的信道和上述第一存儲裝置輸出的數(shù)據(jù)的信道成為同一信道編號的信道。
18.根據(jù)權(quán)利要求17所述的卷積解交錯方法，其特征在于，上述C是奇數(shù)，上述k為2，上述S和T滿足S＝T的關(guān)系，上述第二存儲裝置對第2h信道(h是滿足0≤2h+1≤C的關(guān)系的整數(shù))進(jìn)行T的延遲，對第(2h+1)信道不進(jìn)行延遲。
全文摘要
本發(fā)明的目的是得到謀求集成度提高和消耗功率降低的卷積交錯裝置、卷積解交錯裝置、卷積交錯方法和卷積解交錯方法。設(shè)置用于進(jìn)行數(shù)據(jù)延遲的RAM區(qū)域…，123－(N/2－1)，…，123－((C－1)/2－1)和移位寄存器122－0，…，122－((C－1)/2)，對于RAM區(qū)域。在兩個信道中共用地址計(jì)數(shù)器，通過選擇器120來進(jìn)行輸入數(shù)據(jù)的選擇，在RAM區(qū)域…，123－(N/2－1)，…，123－((C－1)/2－1)和移位寄存器122－0，…，122－((C－1)/2)中依次寫入數(shù)據(jù)，通過選擇器121與其同步地取出數(shù)據(jù)。
文檔編號H03M13/27GK1503483SQ0214311
公開日2004年6月9日 申請日期1999年4月27日 優(yōu)先權(quán)日1998年4月27日
發(fā)明者古谷專一, 中倉康浩, 浩 申請人:松下電器產(chǎn)業(yè)株式會社