專利名稱：延遲鎖相回路裝置與時鐘信號產生方法
技術領域：
本發(fā)明為一種延遲鎖相回路裝置與時鐘信號產生方法，尤指應用于核心邏輯電路芯片中的延遲鎖相回路裝置與時鐘信號產生方法。
由于形成上述并列數(shù)據信號(TX_D)通常需要四個相位兩兩相差90度的輸出時鐘信號(見圖2(a)所示的P0、P1、P2、P3)，因此通常要利用如圖2(b)所示的延遲鎖相回路裝置(Delay-Locked Loop，DLL)來產生出所需的四個輸出時鐘信號，其主要是接收一參考時鐘信號CLK并送入一受控延遲電路21中進行相位延遲處理。該受控延遲電路21是由四個受控延遲線(delayline)211、212、213、214所連接而成，而每個受控延遲線主要分別由數(shù)個延遲單元(delay unit)(圖中未示出)所構成。而參考時鐘信號CLK經過四個受控延遲線211、212、213、214的作用后，便可產生P0、P1、P2、P3等四個相位兩兩相差90度的輸出時鐘信號，而為能保持與參考時鐘信號CLK同相(inphase)的狀態(tài)，輸出時鐘信號P0與參考時鐘信號CLK同時被輸入至一相位監(jiān)測器22(phase detector)進行監(jiān)測，當該相位監(jiān)測器22監(jiān)測到該參考時鐘信號CLK的相位早于該輸出時鐘信號P0時便輸出一向下計數(shù)調整信號，而當該參考時鐘信號CLK的相位晚于該輸出時鐘信號P0時則輸出一向上計數(shù)調整信號。而該調整信號被傳送至控制電路23，該控制電路23便可對應該調整信號而發(fā)出一計數(shù)值CNT至每個受控延遲線211、212、213、214，而該計數(shù)值CNT代表這些受控延遲線中延遲單元被運用的數(shù)目n。換言之，計數(shù)值CNT控制每個受控延遲線的延遲時間長短，因此，當相位監(jiān)測器22監(jiān)測到該參考時鐘信號CLK的相位早于該輸出時鐘信號P0時，便代表該受控延遲電路21所提供的延遲時間過長，因此相位監(jiān)測器22便發(fā)出該向下計數(shù)調整信號，從而將控制電路23所發(fā)出的計數(shù)值CNT＝n調整為CNT＝n-1，如此一來，每個受控延遲線的延遲時間將被同時縮短，進而達到調整輸出時鐘信號相位的功能。
由于該受控延遲電路21中的每個受控延遲線所接收到的計數(shù)值都相同，因此可確保四個輸出時鐘信號的相位可平均分布并兩兩相差90度，但是此方式與每次調整動作都會進行總數(shù)為4個的延遲單元變動，因此，信號延遲的精度不足將造成往后當傳輸速率向上提升時的嚴重問題。另外，常用手段僅能確保所形成的并列數(shù)據信號(TX_D)在產生源101為理想狀態(tài)，因為這些信號由產生源101發(fā)出后，需要經過不同的傳輸路徑才能到達輸出入墊組(I/OPad)102。而由于不同的傳輸路徑將對這些信號所產生不同程度的延遲效應(skew)與干擾，因此由輸出入墊組(I/O Pad)102所輸出的選通信號(strobe)與并列數(shù)據信號將可能產生如圖2(c)所示的波形，例如選通信號的上升沿與下降沿可能不會產生在并列數(shù)據信號(TX_D)的中間位置。如此將可能造成位于該內存模塊11的接收端發(fā)生數(shù)據接收的錯誤，而且此情況在傳輸速率向上提升時也將越發(fā)嚴重，而如何改善此缺陷，為本發(fā)明的主要目的。
本發(fā)明的目的是這樣實現(xiàn)的本發(fā)明公開了一種延遲鎖相回路裝置，其為接收一參考時鐘信號而產生數(shù)個相位互異的輸出時鐘信號，該裝置該包括一受控延遲電路，由數(shù)個受控延遲線串接而成，其中各受控延遲線分別輸出這些輸出時鐘信號；一相位監(jiān)測器，其為接收該參考時鐘信號源以及電連接于該受控延遲電路的輸出端，其為對應該參考時鐘信號以及這些輸出時鐘信號中的一輸出時鐘信號間的相位關系而輸出一調整信號；以及一控制電路，電連接于該相位監(jiān)測器與這些受控延遲線，其為對應該相位監(jiān)測器所輸出該調整信號的變化而分別發(fā)出相對應的數(shù)個控制信號至這些受控延遲線，而各受控延遲線分別對應相對應控制信號所造成程度不同的延遲時間，進而輸出這些相位互異的輸出時鐘信號。
根據上述構想，本發(fā)明所述的延遲鎖相回路裝置，其中這些受控延遲線分別由數(shù)個延遲單元所串接而成。
根據上述構想，本發(fā)明所述的延遲鎖相回路裝置，其中該相位監(jiān)測器當該參考時鐘信號的相位早于該輸出時鐘信號時輸出一延遲減少調整信號，而當該參考時鐘信號的相位晚于該輸出時鐘信號時則輸出一延遲增加調整信號。
根據上述構想，本發(fā)明所述的延遲鎖相回路裝置，其中當該控制電路接收到該調整信號時，每次僅對這些受控延遲線中的部份受控延遲線進行延遲時間的長短變化。
根據上述構想，本發(fā)明所述的延遲鎖相回路裝置，其中每個受控延遲線包括有數(shù)個延遲單元。
本發(fā)明還公開一種時鐘信號產生方法，其包括下列步驟接收一參考時鐘信號；對該參考時鐘信號進行一相位延遲處理，進而分別輸出數(shù)個相位互異的輸出時鐘信號；對應該參考時鐘信號以及這些輸出時鐘信號中的一輸出時鐘信號間的相位關系而輸出一調整信號；以及對應該調整信號的變化而分別對這些相位互異的輸出時鐘信號進行程度不同的延遲時間長短變化。
根據上述構想，本發(fā)明所述的時鐘信號產生方法，其中這些相位互異的輸出時鐘信號為四個相位互異的輸出時鐘信號。
根據上述構想，本發(fā)明所述的時鐘信號產生方法，其中當該參考時鐘信號的相位早于該輸出時鐘信號時便輸出一延遲減少調整信號，而當該參考時鐘信號的相位晚于該輸出時鐘信號時則輸出一延遲增加調整信號。
根據上述構想，本發(fā)明所述的時鐘信號產生方法，其中對應該調整信號的變化而每次僅對這些輸出時鐘信號中的部份輸出時鐘信號進行程度不同的延遲時間長短變化。


圖1(a)為一核心邏輯芯片與一內存模塊相連接的功能方塊示意圖；圖1(b)為在雙倍數(shù)據傳送速率(DDR)的規(guī)格下，選通信號(strobe)與并列數(shù)據信號(TX_D)的理想波形示意圖；圖2(a)為四個相位兩兩相差90度的輸出時鐘信號的理想波形示意圖；圖2(b)為常用的延遲鎖相回路裝置功能方塊示意圖；圖2(c)為在雙倍數(shù)據傳送速率(DDR)的規(guī)格下，利用公知手段所產生的選通信號(strobe)與并列數(shù)據信號(TX_D)的實際波形示意圖；圖3為本發(fā)明為改善常用缺陷所發(fā)展出的較佳實施例方塊示意圖；圖4為本發(fā)明實施例中關于計數(shù)值的分配表；圖5(a)為本發(fā)明用以產生SEL-data信號與SEL-strobe信號的邏輯電路示意圖；圖5(b)為本發(fā)明裝置所產生信號的波形示意圖；圖6(a)(b)(c)為分別為三種由本發(fā)明較佳實施例裝置根據參考時鐘信號(CLK)所產生的信號波形示例圖。
本發(fā)明附圖中所包括的各組件列示如下

具體實施方式
請參見圖3，其為本發(fā)明為改善常用缺陷所發(fā)展出的較佳實施例方塊示意圖，經改良后的延遲鎖相回路裝置(Delay-Locked Loop，DLL)也接收一參考時鐘信號CLK并送入一受控延遲電路31中進行相位延遲處理。該受控延遲電路31也由四個受控延遲線(delay line)311、312、313、314所連接而成，而每個受控延遲線主要也分別由數(shù)個延遲單元(delay unit)(圖中未示出)所構成。而參考時鐘信號CLK經過四個受控延遲線311、312、313、314的作用后，基本上也可產生P1、P2、P3、P0等四個相位互異的輸出時鐘信號。
同樣地，為能保持與參考時鐘信號CLK同相(in phase)的狀態(tài)，輸出時鐘信號P0與參考時鐘信號CLK同時被輸入至一相位監(jiān)測器32(phase detector)進行監(jiān)測，當該相位監(jiān)測器32監(jiān)測到該參考時鐘信號CLK的相位早于該輸出時鐘信號P0時便輸出一向下計數(shù)調整信號，以拉長時鐘信號P0、P1、P2與P3的相位，使得時鐘信號P0與參考時鐘信號CLK能夠同步；而當該參考時鐘信號CLK的相位晚于該輸出時鐘信號P0時則輸出一向上計數(shù)調整信號，以縮短時鐘信號P0、P1、P2與P3，使得時鐘信號P0與參考信號CLK能夠同步。
而本發(fā)明的特征在于接收從相位監(jiān)測器32所發(fā)出的調整信號的控制電路33，控制電路33對應調整信號而分別發(fā)出四個計數(shù)值CNT0、CNT1、CNT2、CNT3至相對應的受控延遲線311、312、313、314，而這些計數(shù)值CNT0、CNT1、CNT2、CNT3代表這些受控延遲線中延遲單元被運用的數(shù)目。以下舉例說明，請參見圖4所示的分配表，其中m(假設為正整數(shù))代表延遲一參考時鐘信號(CLK)周期所需的延遲單元總數(shù)目，而當m＝4n(n也為正整數(shù))時，CNT0、CNT1、CNT2、CNT3的值理所當然都為n，但是當本實施例的控制電路33接收到該向上計數(shù)調整信號時，m將可被調整成m+1、m+2或m+3而非常用手段中僅有的m+4，同樣地，當本實施例的控制電路33接收到該向下計數(shù)調整信號時，m將可被調整成m-1、m-2或m-3而非常用手段中僅有的m-4。而本實施例列出一分配實例，于本實施例中，當m被調整成m+1(即是4n+1)，將單獨將CNT2調整成n+1，而其余CNT0、CNT1、CNT3則都維持在n。而當m被調整成m+2(即是4n+2)，將CNT1、CNT3調整成n+1，而其余CNT0、CNT2則都維持在n。另外，當m被調整成m+3(即是4n+3)，將CNT0、CNT1、CNT3調整成n+1，而其余CNT2則都維持在n。如此一來，所得到的實際延遲分配與理想延遲分配(如圖4中所示的sum0、sum1、sum2與sum3)間的差距(如圖4中所示的delta0、delta1與delta2)將可達到最佳化。當然，若有特殊需求，還可使用其它延遲分配方式，但在此不予贅述。而不管如何，每次可以僅變動一個延遲單元的作法，其所獲得輸出時鐘信號的精度將可大大地提升，因此可有效改善常用手段的缺陷，進而達成本發(fā)明的主要目的。
而上述裝置所產生高精度的信號P0、P1、P2、P3經過如圖5(a)所示的邏輯電路后將產生出僅與P0、P1、P2、P3信號的上升沿有關的SEL-data信號與SEL-strobe信號(如此將可不需考慮P0、P1、P2、P3的工作周期(duty cycle)是否為50％，而可以容忍如圖中所示的誤差)，進而再根據SEL-data信號與SEL-strobe信號來產生所需的數(shù)據信號(data)與選通信號(strobe)(見圖5(b)的所示)。
除此之外，獨立控制每個受控延遲線的延遲時間長短，還可以有效解決常用手段中因不同的傳輸路徑對信號所產生的不同程度延遲效應(skew)與干擾(如圖2(c)所示的波形)，以下做一說明。
首先請參見圖6(a)，其為本發(fā)明較佳實施例裝置根據參考時鐘信號(CLK)所產生信號的一第一種波形示例圖，其中于參考時鐘信號(CLK)上的四個箭頭的位置代表本發(fā)明較佳實施例裝置所輸出的高精度信號P0、P1、P2、P3的上升沿位置，而由圖中可明顯看出，其中兩個箭頭與正常90度相位差分布的相對應位置間具有一時間差Δt，因此，根據此組信號P0、P1、P2、P3上升沿所定義出來的SEL-data信號、SEL-strobe信號、數(shù)據信號(data)與選通信號(strobe)將如圖所示而具有位置偏移的現(xiàn)象，而本實施例可用來增加數(shù)據準備時間。而為能輸出此種相位分配的信號，CNT0、CNT1、CNT2、CNT3的值可用下列式子定義CNT0＝m/4+ΔtCNT1＝m/4-ΔtCNT2＝m/4+ΔtCNT3＝m/4-Δt其中Δt可通過圖3中的Δt0、Δt1、Δt2、Δt3輸入端進行調整。
然后再請參見圖6(b)，其為本發(fā)明較佳實施例裝置根據參考時鐘信號(CLK)所產生信號的一第二種波形示例圖，其中于參考時鐘信號(CLK)上的四個箭頭的位置代表本發(fā)明較佳實施例裝置所輸出的高精度信號P0、P1、P2、P3的上升沿位置，而由圖中可明顯看出，其中一個箭頭與正常90度相位差分布的相對應位置間具有一時間差Δt，因此，根據此組信號P0、P1、P2、P3上升沿所定義出來的SEL-data信號、SEL-strobe信號、數(shù)據信號(data)與選通信號(strobe)將如圖所示而具有位置偏移的現(xiàn)象，而本實施例可用來改變選通信號(strobe)的工作周期(duty cycle)。而為能輸出此種相位分配的信號，CNT0、CNT1、CNT2、CNT3的值可用下列式子定義CNT0＝m/4
CNT1＝m/4CNT2＝m/4+ΔtCNT3＝m/4-Δt其中Δt可通過圖3中的Δt0、Δt1、Δt2、Δt3輸入端進行調整。
最后再請參見圖6(c)，其為本發(fā)明較佳實施例裝置根據參考時鐘信號(CLK)所產生信號的一第三種波形示例圖，其中于參考時鐘信號(CLK)上的四個箭頭的位置代表本發(fā)明較佳實施例裝置所輸出的高精度信號P0、P1、P2、P3的上升沿位置，而由圖中可明顯看出，其中一個箭頭與正常90度相位差分布的相對應位置間具有一時間差Δt，因此，根據此組信號P0、P1、P2、P3上升沿所定義出來的SEL-data信號、SEL-strobe信號、數(shù)據信號(data)與選通信號(strobe)將如圖所示而具有位置偏移的現(xiàn)象，而本實施例可用來改變SEL-data信號的工作周期(duty cycle)。而為能輸出此種相位分配的信號，CNT0、CNT1、CNT2、CNT3的值可用下列式子定義CNT0＝m/4CNT1＝m/4-ΔtCNT2＝m/4+ΔtCNT3＝m/4其中Δt可通過圖3中的Δt0、Δt1、Δt2、Δt3輸入端進行調整。
于本發(fā)明中，于每次相位監(jiān)測器32發(fā)出控制信號調整受控延遲線311、312、313與314時，可分別獨立調整一個受控延遲線，且每一個受控延遲線可調整一個延遲單位，然后調整時間差距Δt0、Δt1、Δt2、Δt3，以精密調整理想延遲分配(如圖4中所示的sum0、sum1、sum2與sum3)。依據本發(fā)明的較佳實施例，時間差距Δt0、Δt1、Δt2、Δt3的調整方法，根據芯片組與主機板布局的設計，在每一次電路設計完成之后，精密測量時鐘信號與參考時鐘信號CLK的相位差，以決定每個受控延遲線的時間差距，以取得理想延遲分配(如圖4中所示的sum0、sum1、sum2與sum3)。
如此一來，當數(shù)據信號(data)與選通信號(strobe)從產生源經過芯片中不同的傳輸路徑到達輸出入墊組(I/O Pad)而產生不同程度的延遲效應(skew)時，便可由設置于產生源的本發(fā)明裝置先行進行調整，進而使最后到達輸出入墊組的選通信號(strobe)與數(shù)據信號(data)可達到理想狀態(tài)，如此將可有效避免內存模塊的接收端發(fā)生數(shù)據接收錯誤的可能，因而有助于傳輸速率向上提升，進而達成發(fā)展本發(fā)明的主要目的。
而本發(fā)明所公開的延遲鎖相回路裝置與時鐘信號產生方法，除可運用于個人計算機中的核心邏輯芯片外，尚可廣泛地應用于相類似的半導體電路芯片中。
權利要求
1.一種延遲鎖相回路裝置，接收一參考時鐘信號而產生數(shù)個相位互異的輸出時鐘信號，其特征在于，該裝置該包括一受控延遲電路，由數(shù)個受控延遲線串接而成，其中各受控延遲線分別輸出這些輸出時鐘信號；一相位監(jiān)測器，其為接收該參考時鐘信號源以及電連接于該受控延遲電路的輸出端，其為對應該參考時鐘信號以及這些輸出時鐘信號中的一輸出時鐘信號間的相位關系而輸出一調整信號；以及一控制電路，電連接于該相位監(jiān)測器與這些受控延遲線，其為對應該相位監(jiān)測器所輸出該調整信號的變化而分別發(fā)出相對應的數(shù)個控制信號至這些受控延遲線，而各受控延遲線分別對應相對應控制信號所造成程度不同的延遲時間，進而輸出這些相位互異的輸出時鐘信號。
2.如權利要求1所述的延遲鎖相回路裝置，其特征在于，這些受控延遲線分別由數(shù)個延遲單元所串接而成。
3.如權利要求1所述的延遲鎖相回路裝置，其特征在于，該相位監(jiān)測器當該參考時鐘信號的相位早于該輸出時鐘信號時輸出一延遲減少調整信號，而當該參考時鐘信號的相位晚于該輸出時鐘信號時則輸出一延遲增加調整信號。
4.如權利要求1所述的延遲鎖相回路裝置，其特征在于，當該控制電路接收到該調整信號時，每次僅對這些受控延遲線中的部份受控延遲線進行延遲時間的長短變化。
5.如權利要求1所述的延遲鎖相回路裝置，其特征在于，每個受控延遲線包括有數(shù)個延遲單元。
6.如權利要求1所述的延遲鎖相回路裝置，其特征在于，該控制電路分別控制每個受控延遲線。
7.如權利要求1所述的延遲鎖相回路裝置，其特征在于，每個受控延遲線以一時間差距來做精密調整，而該時間差距根據電路設計與電路布局的情況而決定。
8.一種時鐘信號產生方法，其特征在于，其包括下列步驟接收一參考時鐘信號；對該參考時鐘信號進行一相位延遲處理，進而分別輸出數(shù)個相位互異的輸出時鐘信號；對應該參考時鐘信號以及這些輸出時鐘信號中的一輸出時鐘信號間的相位關系而輸出一調整信號；以及對應該調整信號的變化而分別對這些相位互異的輸出時鐘信號進行程度不同的延遲時間長短變化。
9.如權利要求8所述的時鐘信號產生方法，其特征在于，這些相位互異的輸出時鐘信號為四個相位互異的輸出時鐘信號。
10.如權利要求8所述的時鐘信號產生方法，其特征在于，當該參考時鐘信號的相位早于該輸出時鐘信號時便輸出一延遲減少調整信號，而當該參考時鐘信號的相位晚于該輸出時鐘信號時則輸出一延遲增加調整信號。
11.如權利要求8所述的時鐘信號產生方法，其特征在于，對應該調整信號的變化而每次僅對這些輸出時鐘信號中的部份輸出時鐘信號進行程度不同的延遲時間長短變化。
12.如權利要求8所述的時鐘信號產生方法，其特征在于，該時鐘信號以一時間差距來做精密調整，而該時間差距根據電路設計與電路布局的情況而決定。
全文摘要
本發(fā)明涉及一種延遲鎖相回路裝置與時鐘信號產生方法，其為接收一參考時鐘信號而產生數(shù)個相位互異的輸出時鐘信號，該裝置該包括一受控延遲電路、一相位監(jiān)測器以及一控制電路，而該方法包括下列步驟接收一參考時鐘信號；利用該受控延遲電路對該參考時鐘信號進行一相位延遲處理，進而分別輸出數(shù)個相位互異的輸出時鐘信號；該控制電路對應該參考時鐘信號以及這些輸出時鐘信號中的一輸出時鐘信號間的相位關系而輸出一調整信號；以及該受控延遲電路可對應該調整信號的變化而分別對這些相位互異的輸出時鐘信號進行程度不同的延遲時間長短變化。
文檔編號H03L7/081GK1404224SQ0214269
公開日2003年3月19日 申請日期2002年9月17日 優(yōu)先權日2002年5月21日
發(fā)明者何桓蓁 申請人:威盛電子股份有限公司