專利名稱：通用正射極耦合邏輯/低壓差分信令輸出結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及電子設(shè)備，更具體地，涉及用于正射極耦合邏輯/低壓差分信令[PECL(Motorola Positive Emitter Coupled Logic)/LVDS(Low VoltageDifferential Signaling)]信令方法的輸出結(jié)構(gòu)。
已經(jīng)嘗試把兩個輸出驅(qū)動器組合在一起以分別實(shí)現(xiàn)正射極耦合邏輯和低壓差分信令。典型地，這兩個輸出驅(qū)動器被并聯(lián)連接，并且設(shè)計者可以選擇使能其中的一個驅(qū)動器來實(shí)現(xiàn)正射極耦合邏輯和低壓差分信令中的一種以用于特定設(shè)計。不過，這種電路具有許多缺點(diǎn)，包括體積大，費(fèi)用高以及不可改變性等等。
因此，需要一種利用同一電路以在一個IC設(shè)備上實(shí)現(xiàn)兩種不同信令方案的輸出結(jié)構(gòu)以便給設(shè)計者帶來在其設(shè)計上的靈活性。
根據(jù)本發(fā)明的一個實(shí)施例，提供了一種輸出電路，包括具有一第一輸出端的第一輸出部件以及具有一第二輸出端的第二輸出部件。該第一輸出部件和第二輸出部件為可配置的以在第一和第二輸出端上提供與第一信令方法(如正射極耦合邏輯標(biāo)準(zhǔn))兼容的第一輸出特性，響應(yīng)于第一外部控制信號。這兩個輸出部件還在第一和第二輸出端上提供與第二信令方法(如低壓差分信令標(biāo)準(zhǔn))兼容的第二輸出特性，響應(yīng)于第二外部控制信號。
根據(jù)本發(fā)明的此實(shí)施例，第一與第二輸出部件基本上彼此相同。每個輸出部件包括一可切換的電流源用于在其輸出端上提供選定的多個預(yù)定電流中的一個，響應(yīng)于一個選定的外部控制信號。
利用本發(fā)明，采用了同一電路并起到在一個IC設(shè)備上的兩個驅(qū)動器的作用。允許系統(tǒng)設(shè)計者在兩種單獨(dú)的信令方案內(nèi)使用同一電路。因此，設(shè)計者能夠選擇使用一種輸出特性或另一種輸出特性以用于其設(shè)計。
通過參照結(jié)合附圖
的下述說明以及權(quán)利要求書，本發(fā)明的其它目的和效果以及全面的理解將變得清晰和受到理解。
在全部附圖中，相同的參考數(shù)字表示類似的或相應(yīng)的特征或功能。
在對輸出結(jié)構(gòu)10進(jìn)行配置以實(shí)現(xiàn)一正射極耦合邏輯輸出中，來自控制邏輯20的輸入信號把輸入部件中的一個，例如部件12設(shè)置為高狀態(tài)以使VoutA為Vdd-1伏，并把另一部件，例如部件16設(shè)置為低狀態(tài)以使VoutB為Vdd-1.6伏。這就導(dǎo)致輸出VoutA和VoutB可與正射極耦合邏輯電壓電平兼容。當(dāng)一個部件為處于高狀態(tài)時，其輸入V10mAPMOS，V6mAPMOS以及V4mAPMOS被激活以使能三個相應(yīng)的電流源，從而使得該部件提供一總共為20mA的電流。當(dāng)一個部件為處于低狀態(tài)時，輸入V6mAPMOS被激活以使能一個相應(yīng)的電流源以使該部件提供一6mA的電流。各個部件的原理圖在圖3示出，這將在下面詳細(xì)描述。
在本發(fā)明的這一實(shí)施例中，利用把Motorola ECL特性近似為一標(biāo)準(zhǔn)正射極耦合邏輯終端電路30的CMOS晶體管來實(shí)現(xiàn)正射極耦合邏輯輸出。正射極耦合邏輯終端電路30包括兩個電阻器32和36，每一個都具有50歐姆的阻值并被接到一Vdd-2伏的電壓上。電阻器32和36能夠是Thevenin等效電阻。通過利用一可切換電流源來實(shí)現(xiàn)一正射極耦合邏輯輸出，該正射極耦合邏輯輸出可以被集成到如下將描述的一低壓差分信令結(jié)構(gòu)中。
圖2示出根據(jù)本發(fā)明一實(shí)施例的，被配置為實(shí)現(xiàn)一低壓差分信令輸出的一通用正射極耦合邏輯/低壓差分信令輸出結(jié)構(gòu)10。圖2中，輸出結(jié)構(gòu)10被接在控制邏輯20與一低壓差分信令終端電路40之間。終端電路40包括串聯(lián)連接在一起的兩個電阻器42和46，每一個都具有50歐姆的阻值。代表寄生電容的一個電容器48與電阻器42和46并聯(lián)連接。
在對輸出結(jié)構(gòu)10進(jìn)行配置以實(shí)現(xiàn)一低壓差分信令輸出中，來自控制邏輯20的輸入信號把部件中的一個，例如部件12的V4mAPMOS輸入激活，并把其它部件，例如部件16的V4mANMOS輸入激活，因此部件12推動一4mA電流以及部件16降低一4mA電流。所產(chǎn)生的跨接電阻器42和46在VoutA與VoutB之間的差分電壓為±400mV。該低壓差分信令標(biāo)準(zhǔn)具有一個為100mV的最小值。
圖3示出每個輸出構(gòu)件12和16的示范原理圖。在此電路中，NMOS輸入(V4mANMOS)和PMOS輸入(V4mAPMOS，V6mAPMOS，V10mAPMOS)不同時被激活。若NMOS輸入V4mANMOS被激活，則在輸出Vout上生成一4mA的電流。類似地，若PMOS輸入V4mAPMOS，V6mAPMOS，V10mAPMOS中任一個被單獨(dú)地激活，則在輸出上生成相應(yīng)的電流(即，4mA，6mA或10mA)。如果PMOS輸入的任何組合被激活，那么在輸出Vout上生成與相應(yīng)電流的總和相等的一個電流。例如，如果三個PMOS輸入全部被激活，那么在輸出Vout上生成與相應(yīng)電流的總和(即，4+6+10)相等的或20mA的電流。
接下來將描述圖3中電路的詳細(xì)工作。如果輸入V4mANMOS被激活，那么一個400μA的電流(即，由電流源13所生成的電流的4倍)流經(jīng)晶體管MP8。該400μA是通過由晶體管MP7和MP8所組成的一個電流鏡，根據(jù)MP8的柵板寬度(即20)與MP7的柵板寬度(即5)的比率而生成的。該電流再被乘以系數(shù)10并因此通過由晶體管MN11，MN13，及MN0-MN3所組成的一個電流鏡在輸出Vout上生成一4mA的電流。以類似方式，根據(jù)晶體管MN13和MN0-MN3的柵板寬度的總和(即10×5)的比率及晶體管MN11的柵板寬度(即5)的比率而生成此4mA。
另一方面，一個100μA的電流流經(jīng)晶體管MP6并且它是通過由晶體管MP7和MP6所組成的一個電流鏡，根據(jù)它們的柵板寬度的比率(即5/5)而生成的。如果僅有輸入V4mAPMOS被激活，那么一200μA的電流流經(jīng)晶體管MN5并且它是通過由晶體管MN4和MN5所組成的一個電流鏡，根據(jù)其柵板寬度的比率(即10/5)而生成的。該電流被乘以系數(shù)20并因此在輸出Vout上生成4mA的電流。該4mA的電流是通過由晶體管MP5和MP0-MP4所組成的一個電流鏡，根據(jù)MP5的柵板寬度與MP0-MP4的柵板寬度的總和(即40×5/10)之比而生成的。類似地，如果僅有輸入V6mAPMOS被激活，那么一300μA的電流流經(jīng)晶體管MN8并且它是通過由晶體管MN4和MN8所組成的一個電流鏡，根據(jù)它們的柵板寬度之比(即15/5)而生成的。以類似的方式該電流被乘以系數(shù)20并因此在輸出Vout上生成6mA的電流。同樣，如果僅有輸入V10mAPMOS被激活，那么一1mA的電流流經(jīng)晶體管MN9并且它是通過由晶體管MN4和MN9所組成的一個電流鏡，根據(jù)它們的柵板寬度之比(即50/5)而生成的。以類似的方式該電流被乘以系數(shù)20并因此在輸出Vout上生成20mA的電流。如果PMOS輸入全部被激活，那么因此在輸出Vout上生成20mA的電流。
因此，本發(fā)明通過使能用于各個信令技術(shù)的特定電路元件而提供了允許用戶在正射極耦合邏輯與低壓差分信令之間切換的靈活性。
雖然已結(jié)合特定實(shí)施例對本發(fā)明進(jìn)行了描述，但是顯然根據(jù)上述說明，許多替換，修改及變更對于本領(lǐng)域的技術(shù)人員來說都是顯而易見的。例如，也可以使用CMOS或雙板型CMOS電路來實(shí)現(xiàn)本發(fā)明。因此，本發(fā)明應(yīng)包含屬于附加權(quán)利要求書的精神和范圍的所有這些替換，修改及變更。
權(quán)利要求
1.一種輸出電路(10)，包括一第一輸出構(gòu)件，其具有一第一輸出端；和一第二輸出構(gòu)件，其具有一第二輸出端；其中第一和第二輸出構(gòu)件被配置為，響應(yīng)于第一外部控制信號，在第一和第二輸出端提供與一第一信令方法兼容的第一輸出特性；以及響應(yīng)于第二外部控制信號，在第一和第二輸出端提供與一第二信令方法兼容的第二輸出特性。
2.權(quán)利要求1的電路，其中第一信令方法是一正射極耦合邏輯(PECL)標(biāo)準(zhǔn)，以及第二信令方法是一低壓差分信令(LVDS)標(biāo)準(zhǔn)。
3.權(quán)利要求2的電路，其中第一和第二輸出構(gòu)件中的每一個包括一可切換的電流源，該電流源響應(yīng)于選定的外部控制信號在其輸出端提供多個預(yù)定電流中的選定的一個電流。
4.權(quán)利要求3的電路，其中第一和第二輸出構(gòu)件通過在第一輸出端上供給大約20mA的電流以及在第二輸出端上供給大約6mA的電流來提供第一輸出特性。
5.權(quán)利要求3的電路，其中第一和第二輸出構(gòu)件通過在第一輸出端上供給大約4mA的電流以及在第二輸出端上供給大約4mA的電流來提供第二輸出特性。
6.權(quán)利要求3的電路，其中第一和第二輸出構(gòu)件基本上彼此相同。
7.一種輸出電路，包括一第一輸出構(gòu)件，其具有一第一輸出端；和一第二輸出構(gòu)件，其具有一第二輸出端；其中第一和第二輸出構(gòu)件被配置為響應(yīng)于第一外部控制信號，在第一和第二輸出端提供與一正射極耦合邏輯標(biāo)準(zhǔn)兼容的第一輸出特性，以及響應(yīng)于第二外部控制信號，在第一和第二輸出端提供與一低壓差分信令標(biāo)準(zhǔn)兼容的第二輸出特性。
8.權(quán)利要求7的電路，其中第一和第二輸出構(gòu)件基本上彼此相同，并且每一個都包括一可切換的電流源，該電流源響應(yīng)于選定的外部控制信號在其輸出端提供選定的多個預(yù)定電流中的一個。
9.權(quán)利要求8的電路，其中第一和第二輸出構(gòu)件通過在第一輸出端上供給大約20mA的電流以及在第二輸出端上供給大約6mA的電流來提供第一輸出特性。
10.權(quán)利要求9的電路，其中第一和第二輸出構(gòu)件通過在第一輸出端上供給大約4mA的電流以及在第二輸出端上供給約4mA的電流來提供第二輸出特性。
11.一種輸出電路，包括一第一輸出裝置，其具有一第一輸出端；和一第二輸出裝置，其具有一第二輸出端；其中第一和第二輸出裝置被配置為響應(yīng)于第一外部控制信號，在第一和第二輸出端提供與一第一信令方法兼容的第一輸出特性，以及響應(yīng)于第二外部控制信號，在第一和第二輸出端提供與一第二信令方法兼容的第二輸出特性。
12.權(quán)利要求11的電路，其中第一信令方法是一正射極耦合邏輯標(biāo)準(zhǔn)，以及第二信令方法是一低壓差分信令標(biāo)準(zhǔn)。
13.權(quán)利要求11的電路，其中第一和第二輸出裝置中的每一個包括一可切換的電流源，該電流源在其輸出端提供選定的多個預(yù)定電流中的一個，響應(yīng)于選定的外部控制信號。
14.權(quán)利要求13的電路，其中第一和第二輸出裝置通過在第一輸出端上供給大約20mA的電流以及在第二輸出端上供給大約6mA的電流來提供第一輸出特性。
15.權(quán)利要求13的電路，其中第一和第二輸出裝置通過在第一輸出端上供給大約4mA的電流以及在第二輸出端上供給約4mA的電流來提供第二輸出特性。
16.權(quán)利要求13的電路，其中第一和第二輸出裝置基本上彼此相同。
17.一種通信系統(tǒng)，包括一輸入電路；連到該輸入電路的一主處理器電路；和連到該主處理器電路的一輸出電路，該輸出電路包括一第一輸出構(gòu)件，其具有一第一輸出端，和一第二輸出構(gòu)件，其具有一第二輸出端，其中第一和第二輸出構(gòu)件被配置為響應(yīng)于第一外部控制信號，在第一和第二輸出端提供與一第一信令方法兼容的第一輸出特性，以及響應(yīng)于第二外部控制信號，在第一和第二輸出端提供與一第二信令方法兼容的第二輸出特性。
18.權(quán)利要求17的系統(tǒng)，其中第一信令方法是一正射極耦合邏輯標(biāo)準(zhǔn)，以及第二信令方法是一低壓差分信令標(biāo)準(zhǔn)。
19.權(quán)利要求18的電路，其中第一和第二輸出構(gòu)件中的每一個包括一可切換的電流源，該電流源響應(yīng)于選定的外部控制信號在其輸出端提供選定的多個預(yù)定電流中的一個。
20.權(quán)利要求19的電路，其中第一和第二輸出構(gòu)件基本上彼此相同。
全文摘要
本發(fā)明利用CMOS晶體管實(shí)現(xiàn)了一正射極耦合邏輯(PECL)輸出，把Motorola ECL特性近似為標(biāo)準(zhǔn)正射極耦合邏輯終端方案。通過創(chuàng)建利用一可切換電流源的一正射極耦合邏輯輸出，該正射極耦合邏輯輸出能夠被集成到一低壓差分信令(LVDS)結(jié)構(gòu)中。本發(fā)明經(jīng)由控制邏輯通過使能用于每個信令技術(shù)的特定電路元件來允許用戶在正射極耦合邏輯與低壓差分信令輸出之間切換。用本發(fā)明，在一個IC設(shè)備上的兩種驅(qū)動器的組合帶給系統(tǒng)設(shè)計者在兩種單獨(dú)的信令方案中使用相同電路的靈活性。因此，設(shè)計者能夠選擇使用一種輸出特性或另一種輸出特性以用于其設(shè)計。
文檔編號H03K19/0185GK1407725SQ0213151
公開日2003年4月2日 申請日期2002年8月1日 優(yōu)先權(quán)日2001年8月2日
發(fā)明者J·A·維斯特, 小R·J·馬沙爾, A·安德森, D·M·魯澤布姆 申請人:皇家菲利浦電子有限公司