專利名稱：數(shù)字鎖相環(huán)電路的制作方法
技術領域：
本發(fā)明涉及到一種數(shù)字鎖相環(huán)電路(PLL)，尤其是，具有一組環(huán)路的數(shù)字鎖相環(huán)電路。


圖1是一個顯示一種常規(guī)數(shù)字PLL電路結構的方框圖。該常規(guī)數(shù)字PLL電路由下面一些部件組成一個分頻輸出信號頻率的分頻器1，一個加法器2，其從一個輸入信號中減去在分頻器1分頻的輸出信號并且輸出該相減信號作為一個穩(wěn)定相位差，一個用常數(shù)K1乘上從加法器2輸出的穩(wěn)定相位差的常數(shù)乘法器3，一個常數(shù)乘法器13，其用常數(shù)K2乘上在常數(shù)乘法器3與常數(shù)K1相乘的穩(wěn)定相位差，一個積分在常數(shù)乘法器13與常數(shù)K2相乘的穩(wěn)定相位差的積分器4，一個加法器42，其將在常數(shù)乘法器3與常數(shù)K1相乘的穩(wěn)定相位差與在積分器4積分的穩(wěn)定相位差相加并且輸出該相加的結果，一個數(shù)字/模擬變換器(DAC)5，其變換從加法器42輸出的數(shù)字信號到一個模擬信號，和一個壓控振蕩器(VCO)6，其根據(jù)在DAC 5變換模擬信號輸出一個頻率信號，和從VCO 6輸出的輸出信號頻率分頻在分頻器1。在這個結構中，第一環(huán)路由分頻器1，加法器2，常數(shù)乘法器3，加法器42，DAC 5和VCO 6構成，而第二環(huán)電路由分頻器1，加法器2，常數(shù)乘法器3，常數(shù)乘法器13，積分器4，加法器42，DAC 5和VCO 6構成。
接下來，將描述這個常規(guī)數(shù)字PLL電路的工作。首先，從VCO 6輸出的一個信號頻率在分頻器1進行1/N分頻并且這個分頻的信號輸入到加法器2。
在加法器2中，這個在分頻器1分頻的信號與一個輸入信號相減并且該相減的結果被作為一個穩(wěn)定的相位差輸出。即，一個對應輸入信號的頻率與VCO 6的自由振蕩頻率之間差別的相位差是作為穩(wěn)定相位差從加法器2輸出的。
在常數(shù)乘法器3中，從加法器2輸出的穩(wěn)定相位差用一個常數(shù)K1來乘，并且這個乘以常數(shù)K1的穩(wěn)定相位差輸出到常數(shù)乘法器13和加法器42。
在常數(shù)乘法器13中，這個由常數(shù)K1在常數(shù)乘法器3乘過的穩(wěn)定相位差與常數(shù)K2相乘，并且該常數(shù)K2乘過的穩(wěn)定相位差輸出給積分器4。
在積分器4中，這個在常數(shù)乘法器13用常數(shù)K2乘過的穩(wěn)定相位差被積分。
在積分器42中，這個在常數(shù)乘法器3用常數(shù)K1乘過的穩(wěn)定相位差和在積分器4積分過的穩(wěn)定相位差相加并且輸出該相加的結果。
從積分器42輸出的數(shù)字信號輸入到DAC 5，輸入到DAC 5的數(shù)字信號被變換為一個模擬信號，并且該變換的模擬信號被輸入給VCO 6。
在VCO 6中，一個具有依據(jù)DAC 5輸出信號頻率的信號作為一個輸出信號輸出。
通過上面所述一系列反饋工作，當一個對應于輸入信號的頻率與VCO 6的自由振蕩頻率之間差別的相位差，即，從加法器2輸出的穩(wěn)定相位差變成等于在前面的反饋工作從加法器2輸出的穩(wěn)定相位差時，該頻率被引入這些環(huán)電路并且相位被鎖定。
在發(fā)射設備中，尤其是在一種稱為同步數(shù)字分級結構(SDH)使用的同步多路復用器中，如果一個要同步的時鐘源失去，就需要存儲一個同步時鐘頻率并且長時間地保持該同步時鐘頻率。這個功能被稱作保持功能。
在這個常規(guī)的例子中，當要同步的時鐘源失去時，常數(shù)乘法器3的輸出被強制為零。于是，第一與第二環(huán)電路兩者都被切斷，而在積分器4積分的信號頻率與VCO 6的自由振蕩頻率之間的差被處理為一個常數(shù)，并且通過利用這個被處理為常數(shù)的差，通過積分器2和DAC 5從VCO 6輸出的信號頻率被控制為一個常數(shù)，從而實現(xiàn)保持功能。
然而，如果一個要同步的時鐘源失去并且上述保持功能使其工作，從DAC 5輸出的模擬電壓和VCO 6的自由振蕩頻率由電源電壓的變化或者周圍環(huán)境溫度的變化而大大地改變。因此，為了使得保持功能長時間穩(wěn)定工作，電源電壓的變化或者環(huán)境溫度的變化必須盡可能地小，而存在的問題使要解決這個問題的費用變的大了。
本發(fā)明的目的是提供一種即使在電源電壓波動和環(huán)境溫度變化時也能夠實現(xiàn)高精度保持功能的數(shù)字鎖相環(huán)(PLL)電路。
根據(jù)本發(fā)明用于達到上述目的的一個方面，在數(shù)字PLL電路，其提供通過所述輸出頻率相位的反饋作用使得輸入頻率和輸出頻率相等的第一和一個第二環(huán)路，并且在這種狀態(tài)下，萬一要同步的時鐘源失去同步時，同步的時鐘頻率被存儲并且長時間地保持，該數(shù)字PLL電路提供一個第三環(huán)路，該第三環(huán)路把所述的輸出頻率與預定常數(shù)頻率進行比較并且利用比較結果用于在所述第一和第二環(huán)路的反饋工作。
根據(jù)本發(fā)明的第二個方面，所述第三環(huán)電路提供一個輸出有預定不變頻率的固定頻率振蕩器，一個用于計算所述固定頻率振蕩器輸出所述信號的所述頻率與所述輸出頻率之間的差的計算裝置，一個用于存儲在所述計算裝置計算的所述差的存儲裝置，一個用于比較從所述固定頻率振蕩器輸出所述信號的所述頻率與在所述存儲裝置中具有所述存儲差值的當前輸出頻率之間差值的比較裝置，以及一個根據(jù)在所述比較裝置比較的結果輸出具有一個頻率信號的電壓控制振蕩器(VCO)。然后實現(xiàn)控制以至于使所述固定頻率振蕩器輸出的所述信號頻率與當前輸出頻率之間的差值，與存儲在所述存儲裝置中的所述差值相等。
根據(jù)本發(fā)明的第三個方面，所述計算裝置，對從所述固定頻率振蕩器輸出的所述信號頻率的頻率進行分頻并且輸入被分頻的所述輸出頻率的頻率信號，根據(jù)所述輸入信號計算從所述固定頻率振蕩器輸出的所述信號頻率和所述輸出頻率之間的差值。
根據(jù)本發(fā)明的第四個方面，所述計算裝置提供一個從所述輸出頻率減去所述固定頻率振蕩器輸出的所述信號頻率的頻率的加法器，一個計算所述固定頻率振蕩器輸出的所述信號頻率和對所述加法器輸出的所述信號應用微分運算的所述輸出頻率之間的差值的微分器。
根據(jù)本發(fā)明的第五個方面，所述第三環(huán)路提供一個用于計算在所述微分器計算的頻率差值的平均值的平均值計算裝置。所述存儲裝置存儲在所述平均值計算裝置計算的所述平均值，所述比較裝置用存儲在所述存儲裝置中的所述平均值比較所述固定頻率振蕩器輸出的所述信號頻率的頻率與所述輸出頻率之間差值的平均值。
根據(jù)本發(fā)明的第六個方面，所述平均值計算裝置是一個低通濾波器。
根據(jù)本發(fā)明的結構，在所述第三環(huán)路中的所述計算裝置，計算所述固定頻率振蕩器輸出的所述信號頻率的頻率與所述輸出頻率之間的差值，以及該計算的差值被存儲在所述存儲裝置中。然后在所述比較裝置中，比較所述固定頻率振蕩器輸出的所述信號頻率的頻率和所述輸出頻率之間差值以及存儲在所述存儲裝置中的差值，根據(jù)所述比較結果從所述VCO輸出一個頻率信號。說到這個操作，控制所述固定頻率振蕩器輸出的所述信號頻率的頻率和所述輸出頻率之間差值以及存儲在所述存儲裝置中的差值，使它們相等。
在本發(fā)明中，提供所述第三環(huán)路，該第三環(huán)路工作在操作轉換到保持功能的時間，因此改善保持功能對長周期時間是穩(wěn)定的。
本發(fā)明的目的與特點從下面參照附圖的詳細描述中將更明顯。
圖1是一個顯示常規(guī)數(shù)字PLL電路結構的方框圖；圖2是一個顯示本發(fā)明的數(shù)字PLL電路結構的方框圖。
現(xiàn)在參照附圖，詳細地描述本發(fā)明的實施例。圖2是一個顯示本發(fā)明的數(shù)字PLL電路結構的方框圖。
如圖2所示，本發(fā)明的數(shù)字PLL電路由下面一些部分組成，分頻輸出信號頻率的分頻器1和11，一個加法器2，它從一個輸入信號中減去在分頻器1分頻的輸出信號并且輸出這個信號作為一個穩(wěn)定的相位差，一個用常數(shù)K1乘上加法器2輸出的穩(wěn)定相位差的常數(shù)乘法器3，一個用常數(shù)K2乘上在常數(shù)乘法器3由K1乘過的穩(wěn)定相位差的常數(shù)乘法器13，一個輸出具有預定恒定頻率信號的固定頻率振蕩器10，一個分解從固定頻率振蕩器10輸出的信號的頻率的分頻器21，一個加法器22，它從在分頻器11分頻的信號中減去在分頻器21分頻的信號以及輸出該相減的結果，一個微分器17，它是一個具有加法器22的計算裝置，并且它通過對加法器22輸出的信號施加微分運算來計算輸出信號頻率與固定頻率振蕩器10輸出信號頻率之間的差值，一個低通濾波器18，它是一個平均值計算裝置并且計算在微分器17計算頻率之差的平均值，一個存儲器電路19，它鎖存在低通濾波器18計算的平均值并且輸出該平均值，一個加法器32，它是一個比較裝置并且從存儲電路19輸出的信號中減去低通濾波器18輸出的信號以及輸出這個相減的結果，一個用常數(shù)K3乘上加法器32輸出的信號的常數(shù)乘法器23，一個積分常數(shù)乘法器23與常數(shù)K3相乘的信號的積分器14，一個加法器12，它將把常數(shù)乘法器3與常數(shù)K1相乘的穩(wěn)定相位差和在積分器4積分的穩(wěn)定相位差以及在積分器14積分的信號相加，并且輸出該相加后的結果，一個變換從加法器12輸出的數(shù)字信號到一個模擬信號的數(shù)字-模擬變換器(DAC)5，以及一個基于DAC 5變換的模擬信號輸出一個頻率信號的壓控振蕩器(VCO)6，而從VCO 6輸出的輸出信號頻率在分頻器1和11分頻。在這種結構中，第一環(huán)路由分頻器1，加法器2，常數(shù)乘法器3，加法器12，DAC 5和VCO 6組成，而第二環(huán)路由分頻器1，加法器2，常數(shù)乘法器3，常數(shù)乘法器13，積分器4，加法器12，DAC 5和VCO 6組成，第三環(huán)路由分頻器11和21，固定頻率振蕩器10，加法器22，微分器17，低通濾波器18，存儲電路19，加法器32，常數(shù)乘法器23，積分器14，加法器12，DAC 5和VCO 6組成。
接下來，描述本發(fā)明的數(shù)字PLL電路的工作。首先，一個從VCO 6輸出的信號在分頻器1進行1/N分頻然后分頻后的信號輸入到加法器2。
在加法器2中，從一個輸入信號減去在分頻器1分頻的信號并且相減后的結果作為一個穩(wěn)定相位差。即，對應于輸入信號頻率與VCO 6的自由振蕩頻率之間的差值從加法器2作為穩(wěn)定相位差輸出。
在常數(shù)乘法器3中，從加法器2輸出的穩(wěn)定相位差用常數(shù)K1乘并且這個用常數(shù)K1乘過的穩(wěn)定相位差輸出到常數(shù)乘法器13和加法器12。
在常數(shù)乘法器13中，在常數(shù)乘法器3由常數(shù)K1乘過的穩(wěn)定相位差再用常數(shù)K2來乘，并且這個乘上常數(shù)K2的穩(wěn)定相位差輸出給積分器4。
在積分器4中，由常數(shù)K2在常數(shù)乘法器13乘過的穩(wěn)定相位差被積分。
從VCO 6輸出的輸出信號還輸入給分頻器11并且以1/M在分頻器11進行分頻，然后分頻的結果輸入到加法器22。
從固定頻率振蕩器10輸出的信號在分頻器21以1/K的比率分頻，分頻后的結果輸入到加法器22。
在加法器22中，從分頻器11分頻的信號中減去在分頻器21分頻的信號，并且輸出該相減的結果。
在加法器22中減運算的結果輸入給微分器17并且對在微分器17對該減法結果進行微分運算。在此，微分器17微分的結果成為輸出信號的頻率與固定頻率振蕩器10輸出信號的頻率之間的差值。
在微分器17微分的結果輸入到低通濾波器18，在該低通濾波器中，計算輸出信號的頻率與固定頻率振蕩器10輸出信號的頻率之間的差值的平均值。
在低通濾波器18計算的平均值輸入到存儲電路19和加法器32。在存儲電路19中，輸入的平均值暫時保存。
此后，在加法器32中，暫時保存在存儲電路19的平均值減去低通濾波器輸出的平均值，并且輸出其相減的結果。
在加法器32相減的結果輸入到常數(shù)乘法器23，在常數(shù)乘法器23一個常數(shù)K3乘上該相減的結果。
在常數(shù)乘法器23由常數(shù)K3乘過的信號輸入到積分器14，這個乘過的信號在積分器14進行積分。
在加法器12中，由常數(shù)K1在常數(shù)乘法器3乘過的穩(wěn)定相位差與在積分器4積分過的穩(wěn)定相位差以及在積分器14積分的信號一起相加，相加的結果被輸出。
從加法器12輸出的數(shù)字信號輸入到DAC 5，并且這個輸入到DAC 5的數(shù)字信號變換為一個模擬信號，然后該變換的模擬信號輸出到VCO6。
在VCO 6中，基于DAC 5輸出的信號一個頻率信號被作為輸出信號輸出。
通過上述一系列反饋操作，當一個相位差對應于輸入信號的頻率與VCO 6的自由振蕩頻率之間差值時，即，從加法器2輸出的穩(wěn)定相位差變成等于在前面反饋操作從加法器2輸出的穩(wěn)定相位差時，一個撲捉到環(huán)路的操作被鎖定。
在此，萬一該操作轉換為繼續(xù)保持，則第一和第二環(huán)路被從常數(shù)乘法器3強制固定為0的輸出切斷。說到這個操作，積分器4積分的輸入信號頻率與VCO 6的自由振蕩頻率之間的差值變成一個常數(shù)，在繼續(xù)保持操作的一個初始頻率被穩(wěn)定。
在存儲電路19中，通過停止低通濾波器18輸出信號的存儲操作，在該操作被轉換到繼續(xù)保持之前的輸出信號頻率與固定頻率振蕩器10的輸出信號頻率之間的差值存儲在存儲電路19中。說到這個操作，第三環(huán)路重新工作。
在第三環(huán)路的加法器32，在低通濾波器18計算的頻率差的平均值和在該操作被轉換到繼續(xù)保持之前存儲在存儲電路19的頻率差的平均值進行比較。
加法器32的輸出看作操作繼續(xù)保持之前和之后的輸出信號之間的頻率差，并且該頻率差用常數(shù)K3在常數(shù)乘法器23乘然后乘的結果在積分器14積分。
在加法器12積分器14積分的該頻率差加上積分器4積分的信號，相加的結果在DAC 5變換到一個模擬電壓。
在這個操作之后，在VCO 6中，基于DAC 5變換信號到模擬電壓，輸出信號的頻率被控制在輸出信號的頻率(操作轉換到繼續(xù)保持，保存在存儲電路19之前時)與固定頻率振蕩器10輸出信號的頻率之間的差值。
如上所述，本發(fā)明的數(shù)字PLL電路，在第三環(huán)路中，操作被轉換到繼續(xù)保持之后的輸出信號頻率與固定頻率振蕩器的頻率之間的頻率差，被控制變成等于操作被轉換到繼續(xù)保持之前存儲在存儲電路中的輸出信號頻率與固定頻率振蕩器的頻率之間的頻率差。說到這個操作，當操作轉換到繼續(xù)保持時，輸出信號的頻率可以由第三環(huán)路來控制。
所以，只要使固定頻率振蕩器高度穩(wěn)定，就能夠在長時間周期內實現(xiàn)高精度和高穩(wěn)定的繼續(xù)保持操作，而不會被電路的錯誤影響，例如由于電源電壓的波動以及環(huán)境溫度的變化而引起的VCO自由振蕩頻率的變化。
雖然本發(fā)明已經參照特殊說明的實施例進行了描述，但是沒有通過實施例而僅僅是通過權利要求來限制。那些技術上熟知的人們在不違背本發(fā)明的精神和范圍前提下可以改變或修改本實施例。
權利要求
1.一種數(shù)字鎖相環(huán)(PLL)電路，其提供通過所述輸出頻率相位的反饋作用使得輸入頻率和輸出頻率相等的第一和一個第二環(huán)路，并且在這種狀態(tài)萬一要同步的時鐘源失去同步時，同步的時鐘頻率被存儲并且長時間地保持，其包括第三環(huán)路比較所述的輸出頻率與預定常數(shù)頻率并且使用比較結果用于在所述第一和第二環(huán)路的反饋工作。
2.根據(jù)權利要求1所述的數(shù)字PLL電路，其特征在于所述第三環(huán)路包括一個輸出有預定不變頻率的固定頻率振蕩器；一個計算裝置，用于計算所述固定頻率振蕩器輸出所述信號的所述頻率與所述輸出頻率之間的差；一個存儲裝置，用于存儲在所述計算裝置計算的所述差；一個比較裝置，用于比較從所述固定頻率振蕩器輸出所述信號的所述頻率與在所述存儲裝置中具有所述存儲差值的當前輸出頻率之間差值；以及一個壓控振蕩器(VCO)，根據(jù)在所述比較裝置比較的結果輸出具有一個頻率的信號，其中實現(xiàn)控制以至于使所述固定頻率振蕩器輸出的所述信號頻率與當前輸出頻率之間的差值，以及存儲在所述存儲裝置中的所述差值相等。
3.根據(jù)權利要求2所述的數(shù)字PLL電路，其特征在于所述計算裝置，對從所述固定頻率振蕩器輸出的所述信號頻率的頻率進行分頻并且輸入被分頻的所述輸出頻率的頻率信號，根據(jù)所述輸入信號計算從所述固定頻率振蕩器輸出的所述信號頻率和所述輸出頻率之間的差值。
4.根據(jù)權利要求3所述的數(shù)字PLL電路，其特征在于所述計算裝置包括一個從所述輸出頻率減去所述固定頻率振蕩器輸出的所述信號頻率的加法器；以及一個對所述加法器輸出的所述信號應用微分運算來計算所述固定頻率振蕩器輸出的所述信號頻率與所述輸出頻率之間的差值的微分器。
5.根據(jù)權利要求4所述的數(shù)字PLL電路，其特征在于所述第三環(huán)路包括一個用于計算在所述微分器計算的頻率差值的平均值的平均值計算裝置，其中所述存儲裝置存儲在所述平均值計算裝置計算的所述平均值；以及所述比較裝置用存儲在所述存儲裝置中的所述平均值比較所述固定頻率振蕩器輸出的所述信號頻率的頻率與所述輸出頻率之間差值的平均值。
6.根據(jù)權利要求4所述的數(shù)字PLL電路，其特征在于所述平均計算裝置是一個低通濾波器。
全文摘要
提供一個數(shù)字PLL電路,即使在電源電壓或者環(huán)境溫度變化時也能夠實現(xiàn)高精度保持功能。該數(shù)字PLL電路提供第一,第二和第三環(huán)路。在第三環(huán)路中,加法器和微分器計算固定頻率振蕩器輸出信號的頻率與輸出頻率之間的差值,而存儲電路保存在加法器和微分器計算的差值,而另一個加法器用存儲電路中存儲的差值與固定頻率振蕩器輸出信號的頻率和當前輸出頻率之間的差值來比較。以及由這個比較結果來控制壓控振蕩器(VCO)輸出信號的頻率。
文檔編號H03L7/08GK1272723SQ0010614
公開日2000年11月8日 申請日期2000年4月26日 優(yōu)先權日1999年4月30日
發(fā)明者福永誠二, 佐藤康弘 申請人:日本電氣株式會社