本發(fā)明涉及一種模擬電源域ESD保護(hù)電路，適用于多電源域數(shù)?；旌闲酒腅SD保護(hù)設(shè)計(jì)，尤其適用于ESD比較容易失效的模擬電源域的ESD保護(hù)設(shè)計(jì)。

背景技術(shù)：

CMOS(Complementary Metal-Oxide-Semiconductor)工藝，即互補(bǔ)金屬氧化物半導(dǎo)體工藝，是在PMOS和NMOS工藝基礎(chǔ)上發(fā)展起來的，即將NMOS器件和PMOS器件同時(shí)制作在同一硅襯底上，制作CMOS集成電路。CMOS集成電路具有功耗低、速度快、抗干擾能力強(qiáng)、集成度高等眾多優(yōu)點(diǎn)。CMOS工藝目前已成為當(dāng)前大規(guī)模集成電路的主流工藝技術(shù)，絕大部分集成電路都是用CMOS工藝制造的。

集成電路芯片從生產(chǎn)到封裝、測(cè)試、運(yùn)輸、應(yīng)用，整個(gè)生命周期都會(huì)面臨各種難以預(yù)知的靜電環(huán)境，對(duì)集成電路造成靜電損傷。所以集成電路不僅要能夠滿足設(shè)計(jì)的功能要求，同時(shí)還要具有一定水平的靜電防護(hù)能力。

芯片規(guī)模越來越大，電源域越來越多，芯片端口越來越豐富，內(nèi)部結(jié)構(gòu)越來越復(fù)雜，集成的模塊越來越多，包括數(shù)字模塊、模擬模塊、射頻模塊等，芯片應(yīng)用環(huán)境也越來越復(fù)雜，這都給芯片的ESD可靠性設(shè)計(jì)帶來越來越嚴(yán)峻的挑戰(zhàn)。然而，芯片的ESD保護(hù)設(shè)計(jì)并沒有統(tǒng)一的設(shè)計(jì)方法，每顆芯片都因其加工工藝和電路結(jié)構(gòu)特點(diǎn)需要采用定制化的ESD設(shè)計(jì)方法，最終才能實(shí)現(xiàn)成功的ESD設(shè)計(jì)。

通常靜電通過集成電路的IO(Input/Output:輸入輸出)管腳進(jìn)入集成電路內(nèi)部，可能直接造成IO內(nèi)部或者IO周邊的ESD失效，也可能通過IO串聯(lián)至電源和地之間，這將可能造成整個(gè)電源域內(nèi)的ESD失效。所以集成電路的ESD保護(hù)設(shè)計(jì)，不僅要做好IO端口的ESD保護(hù)設(shè)計(jì)，更重要的是做好整個(gè)電源域的ESD保護(hù)設(shè)計(jì)。

如今很多集成電路芯片都是復(fù)雜的數(shù)字、模擬混合芯片，而不同于比較規(guī)則的邏輯結(jié)構(gòu)數(shù)字電路內(nèi)核設(shè)計(jì)，模擬內(nèi)核電路內(nèi)部則可能直接連接了大量的不同狀態(tài)不同連接結(jié)構(gòu)的不規(guī)則的大尺寸CMOS器件，這些特殊結(jié)構(gòu)都會(huì)在ESD高壓條件下變得更加敏感脆弱，相對(duì)于數(shù)字電源域，模擬電源域更容易發(fā)生ESD損傷，ESD設(shè)計(jì)更具挑戰(zhàn)。

由于模擬電源域內(nèi)核電路的特殊設(shè)計(jì)，模擬電源域的ESD失效擊穿電壓比普通數(shù)字電源域更低，所以現(xiàn)有的如圖2的柵極接地NMOS結(jié)構(gòu)ESD保護(hù)電路往往不能有效保護(hù)模擬電源域內(nèi)核電路，尤其是先進(jìn)工藝加工的芯片的模擬電源域內(nèi)核電路。為解決該問題，提出了如圖3的柵極耦合NMOS結(jié)構(gòu)ESD保護(hù)電路，由于柵極的RC(電容電阻)303-304的耦合作用，可以降低ESD器件的開啟電壓，因此可以解決模擬電源域尤其是先進(jìn)工藝芯片內(nèi)核電路ESD失效電壓較低的問題。

然而模擬電路的工作狀態(tài)也是非常多樣的，比如有的模擬電路要求非常低的功耗，有的模擬電源的噪聲非常大，那么如圖3的柵極耦合NMOS結(jié)構(gòu)ESD保護(hù)電路往往會(huì)引起非常大的漏電功耗，導(dǎo)致整個(gè)芯片的功耗非常大，這非常不適于低功耗設(shè)計(jì)尤其是依賴于電池供電的移動(dòng)設(shè)備芯片設(shè)計(jì)。因此提出了如圖4的低漏電柵極耦合NMOS結(jié)構(gòu)ESD保護(hù)電路，通過兩級(jí)觸發(fā)結(jié)構(gòu)可以大大降低漏電功耗，但仍然存在RC觸發(fā)結(jié)構(gòu)，沒有完全消除漏電功耗，對(duì)于如今集成電路行業(yè)內(nèi)非常苛刻的低功耗設(shè)計(jì)仍然是不適用的。

如圖3的柵極耦合NMOS結(jié)構(gòu)ESD保護(hù)電路和圖4的低漏電柵極耦合NMOS結(jié)構(gòu)ESD保護(hù)電路依賴于ESD的瞬態(tài)響應(yīng)頻率觸發(fā)，同樣頻率適當(dāng)?shù)脑肼曇惨粯涌梢杂|發(fā)ESD器件開啟，因此存在芯片正常工作時(shí)ESD器件被電源噪聲誤觸發(fā)開啟的風(fēng)險(xiǎn)，那么將導(dǎo)致芯片不能正常工作的嚴(yán)重后果。

技術(shù)實(shí)現(xiàn)要素：

為了解決上述問題，本發(fā)明公開的一種模擬電源域ESD保護(hù)電路，即可以有效保護(hù)內(nèi)核電路免于ESD失效，同時(shí)具有非常高的抗噪聲能力，完全避免電源噪聲所導(dǎo)致的ESD器件誤開啟，完全避免ESD器件有關(guān)的漏電功耗，有利于芯片低功耗設(shè)計(jì)和高可靠性設(shè)計(jì)。

一種模擬電源域ESD保護(hù)電路，主要用于保護(hù)多電源域數(shù)?；旌闲酒瑑?nèi)ESD更加敏感的模擬電源域內(nèi)核電路，但不同于現(xiàn)有的ESD器件開啟觸發(fā)技術(shù)，本發(fā)明采用電源隔離觸發(fā)技術(shù)，由數(shù)字電源信號(hào)來觸發(fā)模擬電源域內(nèi)的ESD器件開啟放電。

如圖1，在數(shù)字電源域內(nèi)，數(shù)字電源信號(hào)通過限流電阻直接控制模擬電源域內(nèi)ESD放電電路的PMOS的開啟與關(guān)閉，當(dāng)ESD測(cè)試時(shí)，DVDD為低電平，PMOS會(huì)開啟，將輸出高電平給ESD器件NMOS的柵極，從而ESD器件開啟放電，而芯片正常工作時(shí)，DVDD為高電平，PMOS會(huì)關(guān)閉，由于下拉電阻R2將ESD器件NMOS的柵極拉至低電平，將ESD器件關(guān)閉。

通過本發(fā)明的方法，當(dāng)芯片接受ESD測(cè)試時(shí)，可以將ESD器件開啟放電，保護(hù)模擬電源域內(nèi)核電路，而當(dāng)芯片正常工作時(shí)，ESD器件被完全關(guān)閉，徹底避免電源噪聲所導(dǎo)致的ESD器件誤開啟和ESD器件有關(guān)的漏電功耗。

附圖說明

下面結(jié)合附圖，對(duì)本發(fā)明進(jìn)行詳細(xì)描述

圖1本發(fā)明的模擬電源域ESD保護(hù)電路結(jié)構(gòu)圖；

圖2現(xiàn)有的柵極接地NMOS結(jié)構(gòu)ESD保護(hù)電路結(jié)構(gòu)圖；

圖3現(xiàn)有的柵極耦合NMOS結(jié)構(gòu)ESD保護(hù)電路結(jié)構(gòu)圖；

圖4現(xiàn)有的低漏電柵極耦合NMOS結(jié)構(gòu)ESD保護(hù)電路結(jié)構(gòu)圖。

具體實(shí)施方式

本發(fā)明所述是一種模擬電源域ESD保護(hù)電路，可對(duì)多電源域數(shù)?；旌闲酒瑑?nèi)ESD更加敏感的模擬電源域內(nèi)核電路提供可靠的ESD保護(hù)，實(shí)施方案如下：

如圖1，多電源域數(shù)?；旌闲酒瑑?nèi)，常常包含一個(gè)或多個(gè)數(shù)字電源域，以及一個(gè)或多個(gè)模擬電源域，以其中的數(shù)字電源域DVDD和模擬電源域AVDD為例，數(shù)字電源域的地DVSS 102與模擬電源域的地AVSS 104之間采用雙向二極管107隔離，提供兩個(gè)電源域之間的放電通路，而兩個(gè)電源域的電源DVDD 101與AVDD 103之間斷開，限流電阻R2 109連接于數(shù)字電源DVDD 101和模擬電源域內(nèi)ESD放電電路的PMOS 106的柵極之間，起到對(duì)PMOS柵極的限流保護(hù)作用，PMOS的源級(jí)和襯底連接于模擬電源AVDD 103，PMOS的漏極即輸出端連接至ESD器件NMOS 105的柵極，同時(shí)下拉電阻R1 108連接在PMOS漏極和模擬電源域的地AVSS 104之間，ESD放電器件NMOS 105連接在模擬電源域的電源AVDD 103和地AVSS 104之間，提供模擬電源域的ESD保護(hù)作用。

當(dāng)模擬電源AVDD 103端出現(xiàn)對(duì)地的ESD高壓時(shí)，數(shù)字電源DVDD 101處于浮空狀態(tài)，但由于DVDD 101與DVSS 102之間的耦合作用，DVDD 101將處于接近于DVSS的低電平狀態(tài)即“0”狀態(tài)，因此數(shù)字電源DVDD 101將通過限流電阻R2 109給PMOS柵極輸出“0”電平，此時(shí)PMOS 106將開啟，因此會(huì)給ESD器件NMOS 105的柵極輸出“1”電平，所以ESD放電器件NMOS將開啟放電，迅速將模擬電源AVDD 103端出現(xiàn)對(duì)地的ESD高壓安全泄放到地，避免模擬電源域內(nèi)核電路發(fā)生ESD失效，有效保護(hù)芯片。該方法對(duì)其他模式的ESD放電沒有影響。

當(dāng)芯片正常工作時(shí)，數(shù)字電源DVDD 101處于高電平“1”狀態(tài)，通過限流電阻R2 109給PMOS 106柵極輸出高電平“1”，因此PMOS將保護(hù)完全關(guān)閉狀態(tài)，PMOS輸出為高阻態(tài)，而下拉電阻R1將會(huì)把ESD器件NMOS 105的柵極下拉至“0”電位，所以ESD放電器件NMOS 105將完全被關(guān)閉。不同于現(xiàn)有的觸發(fā)技術(shù)，本方法的模擬電源域ESD電路是由數(shù)字電源域隔離觸發(fā)開啟，因此模擬電源域的噪聲完全不會(huì)導(dǎo)致ESD器件105的誤開啟，同時(shí)也完全避免了模擬電源AVDD 103的噪聲產(chǎn)生的漏電功耗。