專利名稱：一種可控制靜態(tài)電流限流加速保護電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于限流保護電路，發(fā)明重點在于對限流電路的控制，包括靜態(tài)電流的控制以及加快限流動作時間的控制。
背景技術(shù)：
限流保護是重要的保護電路之一，是電源產(chǎn)品中不可缺少的組成部分之一，可用于保護集成電路不受突發(fā)大電流的影響。限流保護不同于過流保護，限流具有電流保持功能。當發(fā)生過流時，限流保護電路可以把最大電流控制在預(yù)設(shè)定的范圍內(nèi)，不但保護了其它電路，而且可以不影響其它電路的正常工作。另外獨立的限流保護集成電路，還可用于供電電源輸出電流限流使用，比如筆記本，計算機外設(shè)如USB輸出電流保護等方面的應(yīng)用。限流保護以不影響正常電路工作為前提，同時要求準確地發(fā)生限流保護作用。目前，由于集成電路的速度和復(fù)雜性越來越高，所以也對限流電路動作的快速性提出了更高的要求。除此之外，因為正常工作時，要求限流保護電路對正常電路的影響越小越好，所以也要求限流保護電路本身消耗的靜態(tài)電流越小越好，以提高工作效率，適應(yīng)低功耗的發(fā)展趨勢。一種已知的限流電路如圖一所示。P7是PMOS晶體管，其漏極為V0UT1，在這里用作大電流輸出。P6是PMOS晶體管，其漏極是V4，其柵極與P7PM0S晶體管的柵極共同連接為V3，在這里用于電流控制。需要說明的是如果兩個晶體管大小成比例，并且三端(漏、柵和源極)電壓大小一樣，則各自流過的電流與本身的大小必然成相應(yīng)比例。舉例來說，假定P6PM0S晶體管的大小與P7PM0S晶體管的大小成比例，如果可以控制P6PM0S晶體管的漏極和P7PM0S晶體管的漏極電壓也相同的話，流過P6PM0S晶體管的電流會與流過P7PM0S晶體管的電流比較精確地成相應(yīng)比例。換句話說，通過控制P6PM0S晶體管的電流可以成比例的控制P7PM0S晶體管的電流，也就是控制了流出到負載LOADl的電流。為達到此目的，需要控制P6PM0S晶體管和P7PM0S晶體管的漏極電壓一致，此控制是由P8PM0S晶體管和P9PM0S晶體管來完成的。如圖一所示，P8PM0S晶體管的源極與P6PM0S晶體管的漏極連接于V4，P9PM0S晶體管的源極與P7PM0S晶體管的漏極連接于VOUTl ；P8PM0S晶體管與P9PM0S晶體管的柵極連接在一起，并且與P8PM0S晶體管的漏極連接；13電流源和14電流源分別連接于P8PM0S晶體管的漏極和P9PM0S晶體管的漏極。舉一例子說明，如果13電流源和14電流源的大小一樣，則流經(jīng)P8PM0S晶體管和P9PM0S晶體管的電流相同，假設(shè)P8PM0S晶體管和P9PM0S晶體管的大小也相同，則其柵源電壓相同，也就是V4和VOUTl的電壓大小一樣，從而控制P6PM0S晶體管和P7PM0S晶體管的漏極電壓相同。P10PM0S晶體管的柵極連接于P9PM0S晶體管的漏極，其源極連接于V4，漏極與ISETl電流源和OPl運算放大器的正極連接。通常應(yīng)用情況下，要求13電流源和14電流源的電流比較小一些，因為它們屬于靜態(tài)電流，即是說無論電路工作在什么狀態(tài)，這部分電流是必然要消耗的。由于流經(jīng)P6PM0S晶體管的電流，等于13電流源的電流和ISETl電流源的電流之和，如果13電流源的電流很小的話，在這里我們可以忽略，從而流經(jīng)P6PM0S晶體管的電流近似等于ISETl電流源的電流。這樣只要設(shè)定了 ISETl的電流大小，就可以控制P6PM0S晶體管的電流大小，也就可以控制P7PM0S晶體管的電流大小，該電流就是我們需要限定的電流值。OPl運算放大器負極極連接于一個參考電壓源VREF1，正極連接于ISETl電流源和P10PM0S晶體管的漏極，其輸出連接于V3點。OPl運算放大器的作用是保持整個限流電流環(huán)路反饋的建立，同時對限流電路的反應(yīng)時間和效果具有關(guān)鍵的作用。該已知的限流電路的主要缺點是發(fā)生過流時反應(yīng)時間較慢，不適應(yīng)快速反應(yīng)的應(yīng)用場合。這是因為P7PM0S晶體管，通常做為功率管，尺寸較大，其柵極寄生電容也較大，發(fā)生限流作用時，需要快速拉升其柵極，而其拉升能力受到OPl運算放大器靜態(tài)電流的限制。在這種情況下，如果想得到快速拉升能力，通常以增大靜態(tài)電流為代價，這樣就會影響工作的效率。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種限流加速保護電路，以避免發(fā)生過流時反應(yīng)時間較慢，不適應(yīng)快速反應(yīng)的應(yīng)用場合的技術(shù)問題。為解決上述技術(shù)問題，本發(fā)明的實施方式提供了一種限流加速保護電路，所述電路包括:一主限流電路、一預(yù)判斷過流電路(A)、一限流環(huán)路切換電路(B)、一靜態(tài)電流控制切換電路(C)和一低電阻通道電路⑶；預(yù)判斷過流電路(A)包括三個端口，端口一與電壓輸出端(V0UT2)連接，端口二與主限流電路的第一 PMOS晶體管(Pl)和第二 PMOS晶體管(P2)的柵極連接，并連接到主限流電路的運算放大器(0P2)的輸出端和低電阻通道電路(D)的端口十，端口三與限流環(huán)路切換電路⑶的端口六和靜態(tài)電流控制切換電路(C)的端口七相連接，同時與低電阻通道電路⑶的端口九相連接；限流環(huán)路切換電路⑶的端口四連接于主限流電路PMOS晶體管(P5)的漏極和第三電源(ISET2)之間，端口五與主限流電路的運算放大器(0P2)的正極相連，端口六還與靜態(tài)電流控制切換電路(C)的端口七相連；靜態(tài)電流控制切換電路(C)的端口八與主限流電路的運算放大器(0P2)的端口零連接；低電阻通道電路⑶的端口十與主限流電路的第一 PMOS晶體管(Pl)和第二 PMOS晶體管(P2)的柵極連接，端口十 還與預(yù)判斷過流電路(A)的端口二以及主限流電路的運算放大器(0P2)的輸出端連接，端口i^一連接于第一電源輸入端(VINl)。進一步地，主限流電路包括第一 PMOS晶體管(Pl)和第二 PMOS晶體管(P2)柵極相連，共柵極(V2)同時連接于運算放大器(0P2)的輸出端以及預(yù)判斷過流電路(A)的端口二 ；第二 PMOS晶體管(P2)的漏極(V0UT2)是電路的輸出端，連接負載(L0AD2);第三PMOS晶體管(P3)和第四PMOS晶體管(P4)同樣是柵極相連接；第三PMOS晶體管(P3)和第四PMOS晶體管(P4)的源極分別連接于第一 PMOS晶體管(Pl)的漏極和第二 PMOS晶體管(P2)的漏極；第三PMOS晶體管(P3)的源極還連接于第五PMOS晶體管(P5)的源極；電流源(Il)和電流源(12)分別連接于第三PMOS晶體管(P3)的漏極和第四PMOS晶體管(P4)的漏極；第五PMOS晶體管(P5)的漏極與第三電流源(ISET2)共同連接于限流環(huán)路切換電路⑶的端口四，第五PMOS晶體管(P5)的柵極連接于第四PMOS晶體管(P4)和第二電流源(12)之間；第三PMOS晶體管(P3)的柵極和漏極相連；第一 PMOS晶體管和第二 PMOS晶體管的柵極連接于電源輸入端(VIN);運算放大器(0P2)的負極輸入端與外接參考電壓源(VREF2)相連；第一電流源(II)、第二電流源(12)、第三電流源(ISET2)接地。
進一步地，預(yù)判斷過流電路(A)包括第i^一 PMOS晶體管(Pll)和第十二 PMOS晶體管(P12)柵極相連接，第i^一 PMOS晶體管(Pll)柵極和漏極相連，第i^一 PMOS晶體管(PU)的源極和電源輸入端(VIN)相連接；第五電流源(15)和第六電流源(16)分別連接于第H^一 PMOS晶體管(Pll)和第十二 PMOS晶體管(P12)的漏極；第十二 PMOS晶體管(P12)的源極與第十三PMOS晶體管(P13)的源極相連于電阻(Rl)的一端，電阻(Rl)的另一端連接于電源輸入端(VIN);第十三PMOS晶體管(P13)的柵極為端口二，漏極為端口一 ；第一NMOS晶體管(NI)的柵極連接于第十二 PMOS晶體管(P12)的漏極和第六電流源(16)之間；第七電流源(17)連接于第一 NMOS晶體管(NI)的漏極，第一 NMOS晶體管(NI)的漏極為端口三、第一 NMOS晶體管(NI)的源極接地；第七電流源(17)連接于電源輸入端(VIN)，第五電流源(15)、第六電流源(16)接地。進一步地，限流環(huán)路切換電路⑶包括傳輸門(101)由PMOS晶體管(PTl)和NMOS晶體管(NTl)構(gòu)成，PMOS晶體管(PTl)的漏極與NMOS晶體管(NTl)的源極連接為端口五，PMOS晶體管(PTl)的源極與NMOS晶體管(NTl)的漏極連接為端口四，NMOS晶體管(NTl)的柵極與反相器102的輸入端相連；反相器(102)的輸入端為端口六，反相器(102)的輸出端連接于第二 NMOS晶體管(N2)的柵極，同時反相器(102)的輸出端和第二 NMOS晶體管(N2)的柵極連接于PMOS晶體管(PTl)的柵極；第二 NMOS晶體管(N2)的源極接地，第二 NMOS晶體管(N2)的漏極連接于PMOS晶體管(PTl)的漏極和NMOS晶體管(NTl)的源極。進一步地，靜態(tài)電流控制切換電路(C)包括第八電流源(18)與第三NMOS晶體管(N3)的漏極連接，第三NMOS晶體管(N3)、第四NMOS晶體管(N4)和第五NMOS晶體管(N5)的源極接地；第四NMOS晶體管(N4)和第五NMOS晶體管(N5)由第三NMOS晶體管(N3)鏡像產(chǎn)生電流；第三NMOS晶體管(N3)的柵極和第四NMOS晶體管(N4)的柵極相連接；第五NMOS晶體管(N5)的柵極連接于第三NMOS晶體管(N3)的漏極和第八電流源(18)之問；第三NMOS晶體管(N3) 和第四NMOS晶體管(N4)的共柵極也連接于第三NMOS晶體管(N3)的漏極和第八電流源(18)之間；傳輸門(201)由PMOS晶體管(PT2)和NMOS晶體管(NT2)構(gòu)成，PMOS晶體管(PT2)的漏極與NMOS晶體管(NT2)的源極與第五NMOS晶體管(N5)的漏極相連，PMOS晶體管(PT2)的源極與NMOS晶體管(NT2)的漏極連接于第四NMOS晶體管(N4)的漏極作為端口八，NMOS晶體管(NT2)的柵極作為端口七和反相器(202)的輸入端相連，PMOS晶體管(PT2)的柵極和反相器(202)的輸出端相連；第八電流源和連接于電源輸入端(VIN)。進一步地，低電阻通道電路⑶包括傳輸門(301)由PMOS晶體管(PT3)和NMOS晶體管(NT3)構(gòu)成，PMOS晶體管(PT3)的漏極與NMOS晶體管(NT3)的源極連接為端口十，PMOS晶體管(PT3)的源極與NMOS晶體管(NT3)的漏極連接，并連接于電阻(R2) —端，電阻(R2)的另一端為端口i^一，PM0S晶體管(PT3)的柵極為端口九；NMOS晶體管(NT3)的柵極與反相器(302)的輸出端相連；反相器(302)的輸入端和PMOS晶體管(PT3)的柵極連接。為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文舉實施例，并結(jié)合附圖詳細說明如下。


圖1是一種典型的限流保護電路，
圖2是本發(fā)明的限流加速保護電路實施方式，圖3是預(yù)判斷過流輔助電路實施方式，圖4是控制環(huán)路開關(guān)模塊電路實施方式，圖5是運算放大器靜態(tài)電流控制實施方式，圖6是低電阻通道電路電路控制實施方式，圖7是本發(fā)明電路的限流動作過程波形示意圖。
具體實施例方式在以下的敘述中，為了使讀者更好地理解本申請而提出了許多技術(shù)細節(jié)。但是，本領(lǐng)域的普通技術(shù)人員可以理解，即使沒有這些技術(shù)細節(jié)和基于以下各實施方式的種種變化和修改，也可以實現(xiàn)本申請各權(quán)利要求所要求保護的技術(shù)方案。為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施方式作進一步地詳細描述。VIN 電源輸入端，該符號在各個附圖中表示同樣的意義。VREFl、VREF2 參考電壓源輸入端。VOUT1、V0UT2 電壓輸出端。L0AD1、L0AD2 負載。P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12 和 P13 PMOS 晶體管。N1、N2、N3、N4 和 N5 NMOS 晶體管。0P1、0P2 運算放大器。R1、R2 電阻。I1、12、13、14、15、16、17、18、ISETl 和 ISET2 電流源。101、201、301 傳輸門電路。102、202、302 反向器。A 預(yù)電流判斷電路。B 限流環(huán)路切換電路。C 靜態(tài)電流控制切換電路。D 低電阻通道電路。401 輸出小負載到大負載切換波形圖。402 預(yù)判斷過流輸出信號VOCl波形圖。403 輸出電流限流動作波形圖。404 靜態(tài)消耗電流波形圖。圖二是本發(fā)明的具體實施方式
，包括主限流電路(除了 A、B和C以外的電路)、A (預(yù)判斷過流電路)、B (限流環(huán)路切換電路)、C (靜態(tài)電流控制切換電路)和D (低電阻通道電路)組成。主要功能特征如下:一方面，在小負載模式(沒有超過預(yù)先設(shè)定的預(yù)過流值)下，A(預(yù)判斷過流電路)的輸出信號端口 3為一個低電平，該判斷電平同時控制B(限流環(huán)路切換電路)、C(靜態(tài)電流控制切換電路)和D(低電阻通道電路)。此時B(限流環(huán)路切換電路)的動作是，斷開P5PM0S晶體管的漏極與0P2運算放大器的正極，從而斷開整個主限流電路環(huán)路，同時把0P2的正極端口拉到低電位，使0P2運算放大器的輸出為低電平；C(靜態(tài)電流控制切換電路)的動作特點是，通過端口 8給0P2運算放大器的端口 0輸出小靜態(tài)電流；D(低電阻通道電路)的動作是電阻通路處于斷路狀態(tài)，對主限流電路不產(chǎn)生任何影響。另一方面，在大負載模式(超過預(yù)先設(shè)定的預(yù)過流值)下，A(預(yù)判斷過流電路)的輸出信號端口 3的輸出高電平，該翻轉(zhuǎn)電平同時控制B(限流環(huán)路切換電路)、C(靜態(tài)電流控制切換電路)和D (低電阻通道電路)，此時B(限流環(huán)路切換電路)的動作是，連接P5PM0S晶體管的漏極與0P2運算放大器的正極，從而連接整個主限流電路環(huán)路，0P2運算放大器正常工作；C(靜態(tài)電流控制切換電路)的動作特點是，通過端口 8給0P2運算放大器的端口 O輸出大靜態(tài)電流；D(低電阻通道電路)的動作是電阻通路打開，為PlPMOS晶體管和P2PM0S晶體管的柵極提供低電阻通路，利于在達到限流閾值時進一步快速反應(yīng)。此時，如果此時沒有達到限流閾值，限流電路暫時不發(fā)生動作，若突然超過限流閾值，限流電路會迅速做出反應(yīng)。 如圖二所示，主限流電路由P1PM0S晶體管、P2PM0S晶體管、P3PM0S晶體管、P4PM0S晶體管、P5PM0S晶體管、電流源I1、電流源12、電流源13、0P2運算放大器以及負載L0AD2組成。PlPMOS晶體管和P2PM0S晶體管共柵連接于V2點，該V2點同時連接于0P2運算放大器的輸出端以及A(預(yù)過流判斷電路)的端口 2 ；P2的漏極V0UT2是電路的輸出端，連接負載L0AD2P3PM0S晶體管和P4PM0S晶體管同樣是共柵連接，但其源極各自連接于PlPMOS晶體管的漏極和P2PM0S晶體管的漏極；P3PM0S晶體管的源極Vl同時還連接于P5的源極；電流源Il和電流源12分別連接于P3PM0S晶體管的漏極和P4PM0S晶體管的漏極；P5的漏極與電流源ISET2共同連接于B (限流環(huán)路切換電路)的端口 4 ;通過B(限流環(huán)路切換電路)的端口 5連接于0P2運算放大器的正極輸入端；0P2運算放大器的負極輸入端來自于VREF2(參考電壓源)。主限流電路具體實施如下:P2是PMOS晶體管，其漏極為V0UT2，在這里用作大電流輸出。Pl是PMOS晶體管，其漏極是VI，其柵極與P2PM0S晶體管的柵極共同連接為V2，在這里用于電流控制。如果兩個晶體管大小成比例，并且三端(漏、柵和源極)電壓大小一樣，則各自流過的電流與本身的大小必然成相應(yīng)比例。因為PlPMOS晶體管的大小與P2PM0S晶體管的大小成比例，如果可以控制PlPMOS晶體管的漏極和P2PM0S晶體管的漏極電壓也相同的話，通過設(shè)定流過Pl的電流，則可以控制成比例的最大電流從P2PM0S晶體管流出到負載L0AD2，并產(chǎn)生輸出電壓V0UT2。為此，需要控制PlPMOS晶體管和P2PM0S晶體管的漏極電壓一致，這是由P3PM0S晶體管和P4PM0S晶體管來控制的。如圖二所示，如果
Il電流源和12電流源的大小一樣，則流經(jīng)P3PM0S晶體管和P4PM0S晶體管的電流相同，假設(shè)P3PM0S晶體管和P4PM0S晶體管的大小也相同，則其柵源電壓相同，也就是Vl和V0UT2的電壓大小一樣，從而控制PlPMOS晶體管和P2PM0S晶體管的漏極電壓相同。通常應(yīng)用情況下，要求Il電流源和12電流源的電流比較小一些，因為它們屬于靜態(tài)電流，即是說無論電路工作在什么狀態(tài)，這部分電流是必然要消耗的。由于流經(jīng)PlPMOS晶體管的電流，等于Il電流源的電流和ISET2電流源的電流之和，如果Il電流源的電流很小的話，則可以忽略，從而流經(jīng)PlPMOS晶體管的電流近似等于ISET2電流源的電流。這樣，只要設(shè)定了 ISET2的電流大小，就可以控制PlPMOS晶體管的電流大小，也就可以控制P2PM0S晶體管的電流大小，該電流就是我們需要限定的電流值。0P2運算放大器負極極連接于一個參考電壓源VREF2，正極連接于ISET2電流源和P5PM0S晶體管的漏極，其輸出連接于V2點。0P2運算放大器的作用是保持整個限流電路環(huán)路反饋的建立，同時對限流電路的反應(yīng)時間和效果具有關(guān)鍵的作用。
A(預(yù)判斷過流電路)的作用是在達到某一預(yù)設(shè)定的電流大小(該電流一般遠小于最終的限流大小)時，通過端口 3，產(chǎn)生一個預(yù)判斷的輸出信號，該輸出信號連接到B(限流環(huán)路切換電路)、C (靜態(tài)電流控制切換電路)和D (低電阻通道電路)。A (預(yù)判斷過流電路)的具體結(jié)構(gòu)如圖三所示，Pl 1PM0S晶體管和P12PM0S晶體管共柵連接，其中Pl 1PM0S晶體管柵極和漏極相連。電流源15和電流源16分別連接于Pl 1PM0S晶體管的漏極和P12PM0S晶體管的漏極。P12PM0S晶體管的源極與P13PM0S晶體管的源極相連于一個電阻Rl的一端，電阻Rl的另一端連接于VIN。P13PM0S晶體管的柵極通過端口 2連接于主限流電路的V2點，漏極通過端口 I連接于主限流電路的V0UT2點。NlNMOS晶體管的柵極連接于P12PM0S晶體管的漏極和電流源16之間。電流源17連接于NlNMOS晶體管的漏極，輸出信號通過端口 3連接于B(限流環(huán)路切換電路)的端口 6和C(靜態(tài)電流控制切換電路)的端口 7。關(guān)于A(預(yù)判斷過流電路)的具體實施方式
，我們知道，如果兩個晶體管的柵、源、和漏三端電壓接近的話，流過兩個晶體管的電流則與這兩個晶體管的大小近似成比例。舉例來說，圖三中P13PM0S晶體管因為與圖二中的P2PM0S晶體管大小成比例，如果Rl的壓降在一定的范圍內(nèi)，P13PM0S晶體管的柵源電壓與P2PM0S晶體管的柵源電壓就會比較接近，而P13PM0S晶體管和P2PM0S晶體管的漏極電壓一樣，所以流過圖三中Rl的電流大小會近似地與流過P2PM0S晶體管的輸出電流成比例，而且此電流比例會在一定電流變化范圍內(nèi)(Rl的壓降要保持在一定小的范圍)保持一致，這樣，通過獲取流過P13PM0S晶體管的感應(yīng)電流大小，就獲取了流過P2PM0S晶體管輸出電流的大小。因為流過P13PM0S晶體管的感應(yīng)電流會在Rl上產(chǎn)生相應(yīng)大小的電壓降，當流過P13PM0S晶體管電流越大時，圖三中Rl的電壓降會越大。Pl 1PM0S晶體管和P12PM0S晶體管構(gòu)成了一個比較放大器，當Rl的電壓降達到設(shè)定值時，P12PM0S晶體管的漏極電壓將發(fā)生下降，從而使NlNMOS晶體管的漏極電壓上升，發(fā)生翻轉(zhuǎn)，端口 3變高電平。B(限流環(huán)路切換電路)如圖四所示，其由一個反相器102、下拉N2NM0S晶體管和一傳輸門電路101組成。反相器102的一端(端口 6)來自于A(預(yù)判斷過流電路)的輸出信號(端口 3)，反相器的輸出信號為V5，V5控制著N2NM0S晶體管的關(guān)斷或打開，V5為低電平時，N2關(guān)斷處于高阻；V5為高電平時，N2NM0S晶體管打開。N2NM0S晶體管的漏極連接于傳輸門的端口 5。
具體實施方式
如下:當A(預(yù)判斷過流電路)沒動作前，來自A(預(yù)判斷過流電路)端口 3的輸出信號為低，也就是B(限流環(huán)路切換電路)的端口 6信號為低，反相器102的輸出V5為低，傳輸門電路101不導通，也就是端口 4和端口 5之間不導通，主限流環(huán)路斷開，N2NM0S晶體管會將端口 5拉低，如圖二所示，因為0P2運算放大器之負極輸入端VREF大于正極輸入端，輸出會把圖二中的V2拉低，P2PM0S晶體管完全處于打開狀態(tài)。然而，當A(預(yù)判斷過流電路)發(fā)生動作后，來自A(預(yù)判斷過流電路)端口 3的輸出信號為高，端口 6控制反相器204輸出之V5為低，N2NM0S晶體管處于高阻狀態(tài)，傳輸門電路101連接導通，端口 4和端口 5之間導通，主限流環(huán)路建立。B(限流環(huán)路切換電路)的作用可以控制靜態(tài)電流，使小輸出電流時，限流保護電路不工作，處于低靜態(tài)電流模式，而發(fā)生大電流時，使限流保護電路環(huán)路迅速動作，處于大靜態(tài)電流模式。C(靜態(tài)電流控制切換電路)如圖五所示，該靜態(tài)電流電路是為0P2運算放大器提供靜態(tài)電流。其由輸入電流源18、柵源連接的N3NM0S晶體管、小尺寸N4NM0S晶體管、大尺寸N5NM0S晶體管、反相器202以及傳輸門電路201組成。電流源18與N3NM0S晶體管的漏極連接，N4NM0S晶體管和N5NM0S晶體管由N3NM0S晶體管鏡像產(chǎn)生電流。由于N4NM0S晶體管比N5NM0S晶體管尺寸小，其產(chǎn)生的電流也相應(yīng)比N5NM0S晶體管產(chǎn)生的電流小。N5NM0S晶體管的漏極連接于一個傳輸門電路201，該傳輸門的另一端與N4NM0S晶體管的漏極連接起來，共同通過端口 8為OP2運算放大器的端口 0輸出電流。端口 7和反相器的輸出V6共同控制傳輸門201的開啟或關(guān)閉。
具體實施方式
說明如下:一方面，當A (預(yù)判斷過流電路)沒動作前，A(預(yù)判斷過流電路)的端口 3為低，連接該端口的C(靜態(tài)電流控制切換電路)的端口 7，控制反相器輸出V6為高，N5NMOS晶體管支路電流不導通，N4NM0S晶體管支路電流導通，受B(限流環(huán)路切換電路)控制，環(huán)路斷開，因而此時OP2運算放大器，處于比較器模式，不需要大靜態(tài)電流的支持，所以N4NM0S支路提供的小電流已經(jīng)足夠；另一方面，當A(預(yù)判斷過流電路)動作后，A(預(yù)判斷過流電路)的端口 3為高，連接該端口的C(靜態(tài)電流控制切換電路)的端口 7，控制反相器輸出V6為低，N5NMOS晶體管支路電流打開，這時N4NM0S晶體管和N5NMOS晶體管支路電流同時疊加作用于OP2運算放大器，使其具有比較大的輸出電流擺動能力，以有利于迅速拉升和釋放圖二中P2PMOS晶體管的柵極，從而極大的縮短了整個限流保護電路的反應(yīng)時間。D(低電阻通道電路)如圖六所示，電阻R2的一端11連接于圖二中的VIN，另一端在圖六中與一個傳輸門301電路連接，傳輸門301的另一端10與圖二中的V2相連，反相器302的一端與端口 9相連,另一端與傳輸門的控制端之一VT相連,傳輸門的另一控制端與端口 9相連。
具體實施方式
說明如下:一方面，當A(預(yù)判斷過流電路)沒動作前，A(預(yù)判斷過流電路)的端口 3為低，連接該端口的D (快速提拉電路)的端口 9，控制反相器302的輸出VT為高，傳輸門301關(guān)斷，與圖二中P2PM0S晶體管的柵極相連的R2通路關(guān)斷，對主限流電路沒有任何影響；另一方面，當A(預(yù)判斷過流電路)動作后，A(預(yù)判斷過流電路)的端口 3為高，連接該端口的D (低電阻通道電路)的端口 9，控制反相器302的輸出VT為低，傳輸門301打開，與圖二中P2PM0S晶體管的柵極相連的R2通路打開，此時整個限流環(huán)路處于正常工作狀態(tài)，運算放大器獲得了大的靜態(tài)電流。如果負載電流沒有達到限流閾值，圖二中PlPMOS晶體管和P2PM0S晶體管的柵極仍然接近為零電平，若負載電流超過限流閾值，0P2運算放大器發(fā)揮作用，快速提拉PlPMOS晶體管和P2PM0S晶體管的柵極，并且由于D(低電阻通道電路)的存在，進一步加快了 PlPMOS晶體管和P2PM0S晶體管的柵極的提拉過程，使整個限流電路實現(xiàn)了快速保護。本發(fā)明具體實施波形示意圖如圖七。401是輸出小負載到大負載切換波形圖；402是預(yù)判斷過流輸出信號VOCl波形圖；403是輸出電流限流動作波形圖；404是靜態(tài)消耗電流波形圖。舉例來說，在tl時刻，如401所示，負載突然從小負載模式跳變到大負載模式，403波形顯示，輸出電流開始突然增大；在t2時刻，如402所示，預(yù)判斷過流輸出信號VOCl發(fā)生翻轉(zhuǎn)，為其他電路提供控制輸出信號，限流電路開始快速起作用，圖二 P2PM0S晶體管柵極被快速拉起，電流趨于設(shè)定限流值；在t3時刻，如403波形顯示，輸出電流穩(wěn)定在限流設(shè)定值。404同樣顯示了靜態(tài)消耗電流的變換過程:在tl時刻之前，靜態(tài)消耗電流處于低電流水平，在t2和t3時刻之間，會由于限流電路瞬間作用而增大，在t3時刻之后，穩(wěn)定在比較高的電流水平，但此刻與403輸出電流相比仍然很低，從而保證了整個電路的高效率。雖然通過參照本發(fā)明的某些優(yōu)選實施方式，已經(jīng)對本發(fā)明進行了圖示和描述，但本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，可以在形式上和細節(jié)上對其作各種改變，而不偏離本發(fā)明的精神和范圍。
權(quán)利要求
1.一種限流加速保護電路，其特征在于，所述電路包括:一主限流電路、一預(yù)判斷過流電路(A)、一限流環(huán)路切換電路(B)、一靜態(tài)電流控制切換電路(C)和一低電阻通道電路(D);預(yù)判斷過流電路(A)包括三個端口，端口一與電壓輸出端(V0UT2)連接，端口二與主限流電路的第一 PMOS晶體管(Pl)和第二 PMOS晶體管(P2)的柵極連接，并連接到主限流電路的運算放大器(0P2)的輸出端和低電阻通道電路⑶的端口十，端口三與限流環(huán)路切換電路⑶的端口六和靜態(tài)電流控制切換電路(C)的端口七相連接，同時與低電阻通道電路(D)的端口九相連接；限流環(huán)路切換電路⑶的端口四連接于主限流電路PMOS晶體管(P5)的漏極和第三電源(ISET2)之間，端口五與主限流電路的運算放大器(0P2)的正極相連，端口六還與靜態(tài)電流控制切換電路(C)的端口七相連；靜態(tài)電流控制切換電路(C)的端口八與主限流電路的運算放大器(0P2)的端口零連接；低電阻通道電路(D)的端口十與主限流電路的第一 PMOS晶體管(Pl)和第二 PMOS晶體管(P2)的柵極連接，端口十還與預(yù)判斷過流電路(A)的端口二以及主限流電路的運算放大器(0P2)的輸出端連接，端口十一連接于第一電源輸入端(VINl)。
2.根據(jù)權(quán)利要求1所述的電路，其特征在于，主限流電路包括第一PMOS晶體管(P1)、第二 PMOS晶體管(P2)、第三PMOS晶體管(P3)、第四PMOS晶體管(P4)、第五PMOS晶體管(P5)、第一電流源(Il)、第二電流源(12)、第三電流源(ISET2)、運算放大器(0P2)以及負載(L0AD2)。
3.根據(jù)權(quán)利要求2所述的電路，其特征在于，第一PMOS晶體管(Pl)和第二 PMOS晶體管(P2)柵極相連，共柵極(V2)同時連接于運算放大器(0P2)的輸出端以及預(yù)判斷過流電路(A)的端口二，同時共柵極(V2)連接于低電阻通道電路⑶的端口十；第二 PMOS晶體管(P2)的漏極(V0UT2)是電路的輸出端，連接負載(L0AD2);第三PMOS晶體管(P3)和第四PMOS晶體管(P4)同樣是柵極相連接；第三PMOS晶體管(P3)和第四PMOS晶體管(P4)的源極分別連接于第一 PMOS晶體管(Pl)的漏極和第二 PMOS晶體管(P2)的漏極；第三PMOS晶體管(P3)的源極還連接于第五PMOS晶體管(P5)的源極；電流源(Il)和電流源(12)分別連接于第三PMOS晶體管(P3)的漏極和第四PMOS晶體管(P4)的漏極；第五PMOS晶體管(P5)的漏極與第三電流源(ISET2)相連，并且第五PMOS晶體管(P5)的漏極與第三電流源共同連接于限流環(huán)路切 換電路⑶的端口四，第五PMOS晶體管(P5)的柵極與第四PMOS晶體管(P4)的漏極和第二電流源相連；第三PMOS晶體管(P3)的柵極和漏極相連；第一 PMOS晶體管和第二 PMOS晶體管的柵極連接于第一電源輸入端(VINl);運算放大器(0P2)的負極輸入端與外接參考電壓源(VREF2)相連。
4.根據(jù)權(quán)利要求1所述的電路，其特征在于，預(yù)判斷過流電路(A)包括第十一PMOS晶體管(P11)、第十二 PMOS晶體管(P12)、第十三PMOS晶體管(P13)、電阻(Rl)、第五電流源(15)、第六電流源(16)、第七電流源(17)和第一 NMOS晶體管(NI)。
5.根據(jù)權(quán)利要求4所述的電路，其特征在于，第i^一PMOS晶體管(Pll)和第十二 PMOS晶體管(P12)柵極相連接，第i^一 PMOS晶體管(Pll)柵極和漏極相連，第i^一 PMOS晶體管(Pll)的源極和電源輸入端(VIN)相連接；第五電流源(15)和第六電流源(16)分別連接于第i^一 PMOS晶體管(Pll)和第十二 PMOS晶體管(P12)的漏極；第十二 PMOS晶體管(P12)的源極與第十三PMOS晶體管(P13)的源極相連于電阻(Rl)的一端，電阻(Rl)的另一端連接于電源輸入端(VIN);第十三PMOS晶體管(P13)的柵極為端口二，漏極為端口一 ；第一 NMOS晶體管(NI)的柵極連接于第十二 PMOS晶體管(P12)的漏極和第六電流源(16)之間；第七電流源(17)連接于第一 NMOS晶體管(NI)的漏極，第一 NMOS晶體管(NI)的漏極為端口三、第一 NMOS晶體管(NI)的源極接地。
6.根據(jù)權(quán)利要求1所述的電路，其特征在于，限流環(huán)路切換電路(B)包括:反相器(102)、第二 NMOS晶體管(N2)和傳輸門電路(101)。
7.根據(jù)權(quán)利要求6所述的電路，其特征在于:傳輸門(101)由PMOS晶體管(PTl)和NMOS晶體管(NTl)構(gòu)成，PMOS晶體管(PTl)的漏極與NMOS晶體管(NTl)的源極連接為端口五，PMOS晶體管(PTl)的源極與NMOS晶體管(NTl)的漏極連接為端口四，NMOS晶體管(NTl)的柵極與反相器102的輸入端相連；反相器(102)的輸入端為端口六，反相器(102)的輸出端連接于第二 NMOS晶體管(N2)的柵極，同時反相器(102)的輸出端和第二 NMOS晶體管(N2)的柵極連接于PMOS晶體管(PTl)的柵極；第二 NMOS晶體管(N2)的源極接地，第二 NMOS晶體管(N2)的漏極連接于PMOS晶體管(PTl)的漏極和NMOS晶體管(NTl)的源極。
8.根據(jù)權(quán)利要求1所述的電路，其特征在于，靜態(tài)電流控制切換電路(C)包括:反相器(202)、第八電流源(18)、第三NMOS晶體管(N3)、第四NMOS晶體管(N4)、第五NMOS晶體管(N5)和傳輸門電路(201)。
9.根據(jù)權(quán)利要求8所述的電路，其特征在于:第八電流源(18)與第三NMOS晶體管(N3)的漏極連接，第三NMOS晶體管(N3)、第四NMOS晶體管(N4)和第五NMOS晶體管(N5)的源極接地；第四NMOS晶體管(N4)和第五NMOS晶體管(N5)由第三NMOS晶體管(N3)鏡像產(chǎn)生電流；第三NMOS晶體管(N3)的柵極和第四WOS晶體管(N4)的柵極相連接；第五NMOS晶體管(N5)的柵極連接于第三NMOS晶體管(N3)的漏極和第八電流源(18)之間；第三NMOS晶體管(N3)和第四NMOS晶體管(N4)的共柵極也連接于第三NMOS晶體管(N3)的漏極和第八電流源(18)之間；傳輸門(201)由PMOS晶體管(PT2)和NMOS晶體管(NT2)構(gòu)成，PMOS晶體管(PT2)的漏極與NMOS晶體管(NT2)的源極與第五NMOS晶體管(N5)的漏極相連，PMOS晶體管(PT2)的源 極與NMOS晶體管(NT2)的漏極連接于第四NMOS晶體管(N4)的漏極作為端口八，NMOS晶體管(NT2)的柵極作為端口七和反相器(202)的輸入端相連，PMOS晶體管(PT2)的柵極和反相器(202)的輸出端相連。
10.根據(jù)權(quán)利要求1所述的電路，其特征在于，低電阻通道電路(D)包括電阻(R2)、反相器(302)和傳輸門電路(301)。
11.根據(jù)權(quán)利要求10所述的電路，其特征在于，傳輸門(301)由PMOS晶體管(PT3)和NMOS晶體管(NT3)構(gòu)成，PMOS晶體管(PT3)的漏極與NMOS晶體管(NT3)的源極連接為端口十，PMOS晶體管(PT3)的源極與NMOS晶體管(NT3)的漏極連接，并連接于電阻(R2) —端，電阻(R2)的另一端為端口i^一，PM0S晶體管(PT3)的柵極為端口九；NM0S晶體管(NT3)的柵極與反相器(302)的輸出端相連；反相器(302)的輸入端和PMOS晶體管(PT3)的柵極連接。
全文摘要
本發(fā)明提供了一種可控制靜態(tài)電流限流加速保護電路，所述電路包括一主限流電路、一預(yù)判斷過流電路、一限流環(huán)路切換電路、一靜態(tài)電流控制切換電路和一低電阻通道電路；主限流電路、預(yù)判斷過流電路、限流環(huán)路切換電路、靜態(tài)電流控制切換電路和一低電阻通道電路相互連接，相互作用。通過本發(fā)明達到了靜態(tài)電流的控制和限流反應(yīng)時間的加快的目的，從而保證了整個電路的高效率。
文檔編號H02H9/02GK103208789SQ20131010975
公開日2013年7月17日 申請日期2013年4月1日 優(yōu)先權(quán)日2013年4月1日
發(fā)明者劉文博 申請人:劉文博