專利名稱：一種數字控制輸出電壓并具有定時自校準功能的DVS-Buck變換器的制作方法
技術領域：
本發(fā)明屬于變換器技術領域，特別涉及一種具有動態(tài)電壓調整(DVS)功能的Buck型變換器。
背景技術：
數字控制Buck變換器包括Buck主電路、ADC、數字補償器和數字脈寬調制器(DPWM)，如圖I所示。通過控制Buck主電路中功率管NMOS和PMOS的開關動作，實現控制變換器的功率輸出；ADC完成信號采樣并轉換為數字量以供下級模塊處理，為數模接口 ；數字補償器將數 字信號進行濾波等處理，通過內嵌PID算法處理信號，實現系統(tǒng)穩(wěn)定及快速響應；數字脈寬調制器將補償器的輸出數字信號轉換成占空比信號，控制開關管導通和關斷時間，進而控制Buck變換器的輸出。具有DVS功能Buck變換器中，現有技術主要為頻率控制變換器的輸出電壓變化，即輸出電壓根據輸入信號的頻率大小改變輸出電壓，如圖I所示，這需要系統(tǒng)給ADC提供一個參考頻率，不同的頻率對應ADC不同的轉換區(qū)間，進而將Buck變換器的輸出控制在不同的電壓區(qū)間范圍，實現輸出電壓通過輸入信號頻率變化的動態(tài)電壓調整功能。此外，ADC、數字補償器和數字脈寬調制器均需要時鐘控制，通過時鐘的上升沿或者下降沿完成對信號的處理，現有技術中，上述三個模塊分別采用獨立時鐘完成控制信號的處理。除了以上基本模塊之外，Buck變換器會單獨設計軟啟動電路模塊，在電路啟動過程中保證電路進入正常工作模式。分析現有技術可發(fā)現，傳統(tǒng)的數字控制DVS開關DC-DC變換器的系統(tǒng)結構存在以下四方面問題第一，系統(tǒng)時鐘問題?，F有電路結構采用各自獨立時鐘控制各模塊，不利于系統(tǒng)同步，容易產生誤差積累。由于時鐘不同而產生的延時在離散時間域上將產生相移，造成系統(tǒng)穩(wěn)定性問題，而這一問題將由于延時產生的隨機性，給補償的設計帶來很大的難度。第二，控制信號問題?，F有的電路結構中為了實現DVS功能，通常采用delay line結構，用頻率信號控制輸出電壓，達到輸出電壓動態(tài)調整的目的。然而，高頻信號用于控制開關變換器時將產生一系列問題，例如頻率檢測模塊在電源內部產生信號振蕩，高頻噪聲將影響系統(tǒng)環(huán)路穩(wěn)定性；同時，高頻信號(通常達到上百MHz)也會產生較高的動態(tài)功率損失。第三，傳統(tǒng)的DPWM調制器不具有自校準功能，這將使得誤差信號在較多個周期以后偏離正確值，產生不可接受的系統(tǒng)誤差。第四，軟啟動電路問題。在現有變換器中，需要額外設計軟啟動電路，增加了設計工作量與復雜程度。
發(fā)明內容本發(fā)明的目的在于提供一種數字控制輸出電壓并具有定時自校準功能的DVS-Buck變換器，以解決上述技術問題。為了實現上述目的，本發(fā)明采用如下技術方案一種數字控制輸出電壓并具有定時自校準功能的DVS-Buck變換器，包括主電路和控制回路；所述主電路包括功率開關MP、功率開關MN和電感L ;功率開關MP的源極連接輸入電壓，漏極連接節(jié)點A ;功率開關MN的源極接地，漏極連接節(jié)點A ;節(jié)點A通過電感L后輸出電壓Vout ;所述控制回路包括ADC、補償器、時鐘產生器、定時自校準模塊、數字脈寬調制器、死區(qū)控制器和功率MOS驅動器；節(jié)點A通過電感L后連接ADC，ADC連接時鐘產生器和補償器；時鐘產生器還連接補償器、定時自校準模塊和數字脈寬調制器；所述定時自校準模塊連接數字脈寬調制器；數字脈寬調制器還連接補償器和死區(qū)控制器；功率MOS驅動器包括驅動器I和驅動器2，死區(qū)控制器分別與驅動器I和驅動器2的輸入端口相連，驅動器 I和驅動器2的輸出端口 DRl和DR2分別與功率開關MP、功率開關麗的柵極相連。本發(fā)明進一步的改進在于所述主電路還包括電容C和負載電阻R ;電容C和負載電阻R的一端連接輸出電壓Vout，另一端接地。本發(fā)明進一步的改進在于ADC包括三個端口 數據輸入端口 Al，時鐘輸入端口A2,數據輸出端口 A3 ;補償器包括三個端口 數據輸入端口 Cl，時鐘輸入端口 C2，數據輸出端口 C3 ;時鐘產生器包括三個端口 時鐘輸入F1，時鐘輸出端口 F2、F3、F4 ;定時自校準模塊包括兩個端口 時鐘輸入端口 SI，校準信號產生端口 S2 ;數字脈寬調制器包括三個端口 數據輸入端口 Dl，時鐘信號輸入D2，校準信號輸入D3，數據輸出D4 ;死區(qū)控制器包括三個端口 輸入信號端口 DE1，輸出端口 DE2、DE3 ;輸出電壓Vout連接ADC的輸入端口 Al，ADC的另一個輸入端口 A2與時鐘產生的輸出端口 F3相連，ADC的數據輸出端口 A3與補償器Cl相連；補償器C2與時鐘產生器F2相連，補償器輸出C3與數字脈寬調制器的Dl端口相連；數字脈寬調制器D2與F4相連，D3端口與定時自校準的S2端口相連，SI端口與F4相連，數字脈寬調制器D4與死區(qū)控制器的輸入信號端口 DEl相連，輸出端口 DE2、DE3分別與驅動器I和驅動器2的輸入端口相連。本發(fā)明進一步的改進在于時鐘產生器的輸入為32MHz高頻時鐘，輸出為頻率為IMHz的系統(tǒng)時鐘信號，作為整個系統(tǒng)的時鐘，與功率開關MP、功率開關MN頻率一致。本發(fā)明進一步的改進在于定時自校準模塊產生周期性的校準使能信號，該信號為系統(tǒng)采樣信號的上升沿之后產生的一窄脈沖，該脈沖負責將計數模塊的輸出進行一次清零，使得在數字電路中偶爾產生的毛刺等引入的計數錯誤不至于積累到下一周期，從而達到每周期自動校準的效果。與現有技術相比，本發(fā)明具有以下優(yōu)點本發(fā)明在節(jié)約能源、控制系統(tǒng)穩(wěn)定性及提高系統(tǒng)集成度等方面，都有著上佳的表現。節(jié)能算法越來越受到各個領域的關注，具有DVS功能的電源設計正在成為影響電子系統(tǒng)設計的關鍵技術之一。本發(fā)明中的數字控制DVS功能可以做到將電源模塊與數字控制系統(tǒng)例如MCU等的更好兼容，同時避免了傳統(tǒng)的高頻控制信號所產生的高動態(tài)損耗。用數字信號替代高頻信號使得系統(tǒng)可以避免高頻信號帶來的干擾，提聞系統(tǒng)的穩(wěn)定性；而本發(fā)明中的統(tǒng)一系統(tǒng)時鐘設置、DPWM定時自校準等，也提聞了控制系統(tǒng)的穩(wěn)定性；本發(fā)明中所提出的內嵌式軟啟動技術可以提高系統(tǒng)的集成度，數字算法的實現可以減小芯片面積，有利于DC-DC變換器實現單片集成。

圖I是具有DVS功能的數字控制Buck變換器；圖2是本發(fā)明Buck變換器的環(huán)路系統(tǒng)結構圖；圖3是數字補償器基本PID結構；圖4是數字補償器的算法流程；圖5是原有DPWM結構誤差積累示意圖；圖6是定時自校準技術仿真圖；·圖7是定時自校準功能實現圖；圖8是Buck變換器DVS功能的仿真結果圖；圖9是電平跳變時電壓跳變局部放大圖；圖10是負載變換后Buck輸出響應仿真結果圖。
具體實施方式下面結合附圖對本發(fā)明做進一步詳細描述。請參閱圖2所示，為本發(fā)明提一種數字控制輸出電壓并具有定時自校準功能的DVS-Buck變換器的環(huán)路系統(tǒng)結構圖，其主要包括主電路和控制回路兩部分。其中主電路包括功率開關麗和MP以及電感L電容C和負載電阻R，MP的源極連接輸入電壓，漏極連接節(jié)點A，MN的源極連接GND，漏極連接節(jié)點A。節(jié)點A通過電感L后輸出為Vout。控制電路主要包括ADC，補償器，時鐘產生器，定時自校準模塊，數字脈寬調制器,死區(qū)控制器和功率MOS驅動器。ADC主要包括三個端口 數據輸入端口 Al，時鐘輸入端口 A2，數據輸出端口 A3 ;補償器包括三個端口 數據輸入端口 Cl，時鐘輸入端口 C2，數據輸出端口 C3 ;時鐘產生器包括四個端口 時鐘輸入F1，時鐘輸出端口 F2、F3、F4 ;定時自校準模塊包括兩個端口 時鐘輸入端口 SI，校準信號產生端口 S2 ;數字脈寬調制器包括三個端口 數據輸入端口 Dl，時鐘信號輸入D2,校準信號輸入D3,數據輸出D4 ;死區(qū)控制器包括三個端口 輸入信號DEl,輸出端口 DE2, DE3分別驅動MN和MP。該系統(tǒng)的連接關系如下Vout連接ADC的輸入端口 Al，ADC的另一個輸入端口 A2與時鐘產生的輸出端口F3相連，ADC的數據輸出端口 A3與補償器Cl相連；補償器C2與時鐘產生器F2相連，補償器輸出C3與數字脈寬調制器的Dl端口相連；數字脈寬調制器D2與F4相連，D3端口與定時自校準的S2端口相連，SI端口與F4相連，數字脈寬調制器D4與死區(qū)控制器DEl相連，DE2，DE3分別與驅動器I和驅動器2的輸入端口相連，其各自輸出端口 DRl和DR2與MP和麗柵極相連。本發(fā)明主要做了如下幾項改進a.統(tǒng)一系統(tǒng)時鐘控制各模塊同步工作如圖2所示，本發(fā)明環(huán)路結構中引入了時鐘產生器。該時鐘產生器的輸入為32MHz高頻時鐘，輸出為頻率為IMHz的系統(tǒng)時鐘信號，作為整個系統(tǒng)的時鐘，與Buck型開關變換器功率管開關頻率是一致的。該系統(tǒng)時鐘控制ADC的采樣、數字補償器的運算動作、DPWM的信號輸出及功率MOS開關管的開關動作。b.數字控制Buck變換器輸出電壓為了更好的與以CPU為核心的數字系統(tǒng)完成交互工作，本發(fā)明中設計了一種數字控制DC-DC變換器輸出電壓的方法。其核心為一種轉換電壓區(qū)間可調的ADC，數字量控制ADC的電壓轉換區(qū)間，表I為該ADC的控制數字量、對應轉換區(qū)間及目標電壓基準。表I ADC基本性能要求參數表
控制數字碼轉換電壓區(qū)間目標轉換電壓
0001.04-1.36VIT2V
0011.24-1. 56VIT4V
0101.44-1. 76V Τθ
0111.64-1.96V Γδ ~100 1.84-2. 16V 2Γθ ~101 2.04-2. 36V 2 2N ~2.24-2. 56V 2 4V ~Γ Ι 2.44-2.86V Γθ c.內嵌軟啟動功能的補償結構技術本發(fā)明采用數字IIR濾波器完成回路補償，濾波器結構如圖3所示，相應的補償結構傳遞函數
22-41r '+aor 2(tcz =-
j — - !其PID關系式可以表示為d[n]=d[n-l]+22e[n]_41e[η_2]+20e[η_2]在補償器中，本發(fā)明將軟啟動算法內嵌入補償器的算法結構中，其設計狀態(tài)機如圖4所示。當系統(tǒng)在reSet=l的情況下，其輸出將強制為40，這將使得控制模塊通過DPWM輸出低占空比信號用于驅動開關管；而當reSet=0的情況下，系統(tǒng)會首先判斷系統(tǒng)輸出電壓和Vref電壓之間的差距，在系統(tǒng)啟動過程中，這一差距會達到使得多個周期內statel=state2=state3,補償器將使得系統(tǒng)進入軟啟動狀態(tài)。在這一狀態(tài)下，補償器的輸出，即DPWM的輸入信號將在system clock的控制下每周期逐漸增加，使得DPWM的輸出占空比信號逐漸增加。系統(tǒng)完成啟動過程后，補償器的輸出將為恒定值，控制DPWM的輸出產生恒定占空比的脈沖，此時補償器進入到如圖4所示的正常工作狀態(tài)，當外部電壓出現變化的時候，補償器將實現PID調節(jié)的功能，使得系統(tǒng)輸出恢復穩(wěn)定。d.定時自校準技術以及相位同步技術在本發(fā)明中，引入了定時自校準電路模塊。如圖2中所示，左下角的定時自校準模塊產生周期性的校準使能信號，該信號為系統(tǒng)采樣信號的上升沿之后產生的一窄脈沖，該脈沖負責將計數模塊的輸出進行一次清零，使得在數字電路中偶爾產生的毛刺等引入的計數錯誤(如圖5所示)不至于積累到下一周期，從而達到每周期自動校準的效果。圖6為DPWM在仿真過程中定時自校準脈沖與計數器輸入、輸出信號之間的關系，其中第5行信號為counter的輸入高頻信號，而前4行信號為計數器的輸出信號，最下行信號為定時自校準脈沖。圖7表明定時自校準脈沖正確地完成了將計數器數據清零，消除了誤差積累。e.控制結果圖8為本發(fā)明系統(tǒng)環(huán)路的DVS功能驗證結果圖。其中Vtjut為輸出電壓信號，込為 電感電流信號。通過控制信號變換考察輸出電壓的DVS功能，輸入的控制數字信號每250us變換一次，其變換規(guī)律為從111到000每次遞增一位。從圖中可以看出，在輸入信號變換以后，輸出電壓跟隨數字信號變換，從最高電平2. 6V逐漸跳變到I. 2V，其中每個跳變的電平階梯為200mV。圖9為當輸出電壓從最低I. 2V跳變到2. 6V的瞬間放大圖，從該圖中可以看出信號在16us完成了 I. 4V的跳變，達到快速響應的效果。同時，信號在跳變完成以后基本沒有過沖。圖10為系統(tǒng)為負載變化時的輸出響應，從圖中可以看出，負載從250mA跳變到500mA并重新回到250mA，輸出可在20us內恢復穩(wěn)定。概括起來，本發(fā)明的優(yōu)勢主要有以下幾個方面(I)統(tǒng)一的系統(tǒng)時鐘,使得各個模塊協(xié)同工作,減小誤差。(2)利用三位輸入數字量控制變換器的輸出電壓，避免了頻率控制所產生的功耗大、噪聲高的問題。(3)將軟啟動算法內嵌入數字補償網絡，減小了電路的設計復雜度。(4)加入定時自校準功能，定時對系統(tǒng)工作時積累的誤差進行清零。
權利要求
1.一種數字控制輸出電壓并具有定時自校準功能的DVS-Buck變換器，其特征在于，包括主電路和控制回路； 所述主電路包括功率開關MP、功率開關麗和電感L ;功率開關MP的源極連接輸入電壓，漏極連接節(jié)點A ;功率開關麗的源極接地，漏極連接節(jié)點A ;節(jié)點A通過電感L后輸出電壓 Vout ； 所述控制回路包括ADC、補償器、時鐘產生器、定時自校準模塊、數字脈寬調制器、死區(qū)控制器和功率MOS驅動器； 節(jié)點A通過電感L后連接ADC，ADC連接時鐘產生器和補償器；時鐘產生器還連接補償器、定時自校準模塊和數字脈寬調制器；所述定時自校準模塊連接數字脈寬調制器；數字脈寬調制器還連接補償器和死區(qū)控制器；功率MOS驅動器包括驅動器I和驅動器2，死區(qū)控制器分別與驅動器I和驅動器2的輸入端口相連，驅動器I和驅動器2的輸出端口 DRl和DR2分別與功率開關MP、功率開關MN的柵極相連。
2.根據權利要求I所述的一種數字控制輸出電壓并具有定時自校準功能的DVS-Buck變換器，其特征在于，所述主電路還包括電容C和負載電阻R ;電容C和負載電阻R的一端連接輸出電壓Vout，另一端接地。
3.根據權利要求I所述的一種數字控制輸出電壓并具有定時自校準功能的DVS-Buck變換器，其特征在于，ADC包括三個端口 數據輸入端口 Al，時鐘輸入端口 A2，數據輸出端口 A3 ;補償器包括三個端口 數據輸入端口 Cl，時鐘輸入端口 C2，數據輸出端口 C3 ;時鐘產生器包括三個端口 時鐘輸入F1，時鐘輸出端口 F2、F3、F4 ;定時自校準模塊包括兩個端口 時鐘輸入端口 SI，校準信號產生端口 S2 ;數字脈寬調制器包括三個端口 數據輸入端口 Dl，時鐘信號輸入D2,校準信號輸入D3,數據輸出D4 ;死區(qū)控制器包括三個端口 輸入信號端口DEl，輸出端口 DE2、DE3 ;輸出電壓Vout連接ADC的輸入端口 Al，ADC的另一個輸入端口 A2與時鐘產生的輸出端口 F3相連，ADC的數據輸出端口 A3與補償器Cl相連；補償器C2與時鐘產生器F2相連，補償器輸出C3與數字脈寬調制器的Dl端口相連；數字脈寬調制器D2與F4相連，D3端口與定時自校準的S2端口相連，SI端口與F4相連，數字脈寬調制器D4與死區(qū)控制器的輸入信號端口 DEl相連，輸出端口 DE2、DE3分別與驅動器I和驅動器2的輸入端口相連。
4.根據權利要求I所述的一種數字控制輸出電壓并具有定時自校準功能的DVS-Buck變換器，其特征在于，時鐘產生器的輸入為32MHz高頻時鐘，輸出為頻率為IMHz的系統(tǒng)時鐘信號，作為整個系統(tǒng)的時鐘，與功率開關MP、功率開關MN頻率一致。
5.根據權利要求I所述的一種數字控制輸出電壓并具有定時自校準功能的DVS-Buck變換器，其特征在于，定時自校準模塊產生周期性的校準使能信號，該信號為系統(tǒng)采樣信號的上升沿之后產生的一窄脈沖，該脈沖負責將計數模塊的輸出進行一次清零，使得在數字電路中偶爾產生的毛刺等引入的計數錯誤不至于積累到下一周期，從而達到每周期自動校準的效果。
全文摘要
本發(fā)明涉及一種數字控制輸出電壓并具有定時自校準功能的DVS-Buck變換器，包括主電路和控制回路；所述主電路包括功率開關MP、功率開關MN和電感L；功率開關MP的源極連接輸入電壓，漏極連接節(jié)點A；功率開關MN的源極接地，漏極連接節(jié)點A；節(jié)點A通過電感L后輸出電壓Vout；所述控制回路包括ADC、補償器、時鐘產生器、定時自校準模塊、數字脈寬調制器、死區(qū)控制器和功率MOS驅動器。本發(fā)明中的數字控制DVS功能可以做到將電源模塊與數字控制系統(tǒng)例如MCU等的更好兼容，同時避免了高動態(tài)損耗；而本發(fā)明中的統(tǒng)一系統(tǒng)時鐘設置、DPWM定時自校準等，也提高了控制系統(tǒng)的穩(wěn)定性。
文檔編號H02M3/157GK102891600SQ20121038112
公開日2013年1月23日 申請日期2012年10月9日 優(yōu)先權日2012年10月9日
發(fā)明者王勝磊, 耿莉, 李海啟, 薛仲明, 張應 , 李鳳霞 申請人:西安交通大學