專利名稱：用于rfid標(biāo)簽的esd保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種ESD(Electrostatic discharge)保護(hù)電路，其尤其適合用于保護(hù) RFID標(biāo)簽芯片，也適合保護(hù)音頻功放這樣的功能模塊。
背景技術(shù)：
RFID (radio frequency identification)射頻識(shí)別技術(shù)在近年來越來越受到重 視。與條碼、磁卡、IC卡等同期或早期的識(shí)別技術(shù)相比，射頻卡具有非接觸、讀取距離長、可 識(shí)別運(yùn)動(dòng)目標(biāo)等優(yōu)點(diǎn)。由于RFID標(biāo)簽芯片在使用過程中經(jīng)常會(huì)出現(xiàn)靜電脈沖，所以芯片 內(nèi)還需要一個(gè)穩(wěn)定性好并且泄放能力強(qiáng)的ESD保護(hù)電路，同時(shí)還要求能盡可能減小芯片面 積，以實(shí)現(xiàn)電路的低功耗和芯片的低成本。中國專利申請(qǐng)200710052018公開了一種適用于射頻識(shí)別標(biāo)簽芯片的靜電保護(hù)電 路，但是該發(fā)明提出的解決方案采用了擊穿器件。擊穿器件的狀態(tài)是不可知的，因此無法對(duì) 其仿真。憑經(jīng)驗(yàn)地進(jìn)行設(shè)計(jì)，一方面周期很長(一次最快的生產(chǎn)和封裝需要4個(gè)月)，另一 方面開銷很大(一次最廉價(jià)的生成和封裝需要4萬人民幣的開銷)。傳統(tǒng)的ESD保護(hù)電路如圖1所示。在輸入焊盤VDD上出現(xiàn)ESD靜電脈沖時(shí)，通過 NMOS晶體管MO實(shí)現(xiàn)大電流泄放。在此，電阻R和C主要起延遲作用，該RC電路的延遲取決 于R和C的參數(shù)，一經(jīng)確定就無法更改，在本文中該延遲也可以被理解為響應(yīng)時(shí)間，例如RC 和CR的響應(yīng)時(shí)間是100ns-600ns，也就是說其延遲為100ns_600ns。一方面，為了確保ESD 放電順利完成，而且不會(huì)損壞所需要保護(hù)的芯片，必須使得RC的響應(yīng)時(shí)間大于ESD放電的 時(shí)間(在ESD模型中，例如HBM人體模型的響應(yīng)時(shí)間是10nS-30nS)。另一方面，為了減少漏 電和短路情況的出現(xiàn)，該RC的響應(yīng)時(shí)間應(yīng)該小于正常上電時(shí)間和電源供電波動(dòng)的時(shí)長(紋 波時(shí)間正常的VDD上電和紋波響應(yīng)時(shí)間是Ius-Ims以上)。因此，R通常被設(shè)計(jì)為IM歐姆， 而C通常為20pF。在集成電路中，IM歐姆和20pF意味著占據(jù)巨大的面積。由于RFID標(biāo)簽 的小型化要求，這樣的設(shè)計(jì)顯然不能滿足當(dāng)今的需求。另外，由于電阻R和電容C在正常 工作時(shí)會(huì)出現(xiàn)分壓VDD電壓的情況和出現(xiàn)電源紋波噪聲的影響，因此使得MO晶體管的柵極 不能完全保持為0。這樣MO晶體管會(huì)出現(xiàn)不必要的漏電，從而影響了芯片的正常功能。這 種保護(hù)電路雖然沒有采用擊穿器件，也可以對(duì)其進(jìn)行仿真，但是這種電路所采用的電阻和 電容都具有極大的尺寸，因此根本沒有實(shí)用價(jià)值，也從未有人將其應(yīng)用在實(shí)際的RFID電路 中。故此，市場(chǎng)上急需一種可以仿真并且實(shí)用的ESD電路，其不僅應(yīng)該能夠滿足如 RFID這樣的芯片的ESD保護(hù)要求，還應(yīng)該占據(jù)很小的集成電路版圖面積，并且能夠?qū)ζ溥M(jìn) 行仿真。

發(fā)明內(nèi)容
基于上述問題，本發(fā)明提出一種ESD保護(hù)電路，其尤其適合保護(hù)RFID標(biāo)簽芯片。該 ESD保護(hù)電路不僅能夠良好地保護(hù)如RFID芯片這樣的器件，而且可以在進(jìn)行電路設(shè)計(jì)時(shí)針
3對(duì)該ESD電路進(jìn)行仿真。由于沒有采用擊穿器件，因此仿真的結(jié)果可信度很高，從而非常有 利于節(jié)約設(shè)計(jì)成本。另外，本發(fā)明的ESD保護(hù)電路所占據(jù)的面積很小，有利于降低成本。根據(jù)本發(fā)明第一方面，所述ESD保護(hù)電路具有泄放信號(hào)觸發(fā)模塊和電流泄放模 塊，其特征在于，所述泄放信號(hào)觸發(fā)模塊具有奇數(shù)個(gè)反相器、第一電阻、第二 NMOS晶體管、 第二 PMOS晶體管和第二電阻；所述電流泄放模塊包括第三電阻、CMOS反相器、電容和第三 NMOS晶體管，其中，所述CMOS反相器由第一 PMOS晶體管和第一 NMOS晶體管構(gòu)成；其中，所 述奇數(shù)個(gè)反相器以彼此首位相連的方式連接在所述第二 PMOS晶體管的柵極和源極之間， 所述第二 PMOS晶體管的源極與第一節(jié)點(diǎn)連接，所述第一電阻連接在電源和所述第一節(jié)點(diǎn) 之間，所述第二 NMOS晶體管的柵極連接所述第一節(jié)點(diǎn)，并且所述第二 NMOS晶體管的源極、 漏極和襯底都接地，所述第二電阻的一端與所述第一節(jié)點(diǎn)連接，并且所述第二電阻的另一 端與所述電流泄放模塊的第三電阻的一端相連；其中，所述第三電阻的另一端與所述CMOS 反相器的輸入端相連，所述CMOS反相器的輸出端與第二節(jié)點(diǎn)相連，所述第三NMOS晶體管的 柵極與所述第二節(jié)點(diǎn)相連，并且所述第三NMOS晶體管的源極與所述電源相連，而所述第三 NMOS晶體管的漏極接地，并且在所述第二節(jié)點(diǎn)和所述電源之間還連接有所述電容。根據(jù)本發(fā)明第二方面，所述第一電阻為N-WELL電阻。由于N-WELL電阻有通向P 型基底的二極管，因此具有抗ESD能力，并且N-WELL電阻形成在基底上，散熱好，所以能夠 忍受更大的電流，同時(shí)相同方阻的N-WELL電阻的導(dǎo)電橫截面積要大于Poly電阻，更進(jìn)一步 的提高了 N-WELL電阻的電流承受能力，因此本發(fā)明優(yōu)選采用N-WELL電阻。根據(jù)本發(fā)明，優(yōu)選采用NMOS晶體管充當(dāng)所述電容，NMOS晶體管集成度高，易于仿 直
ο根據(jù)本發(fā)明第三方面，所述電容為PIP電容，其容量為IOOfF至lpF。PIP電容又 被稱為多晶硅-絕緣體-多晶硅電容，其優(yōu)點(diǎn)在于，不易受到溫度影響并且線性特性良好。 該電容對(duì)于VDD電壓波動(dòng)頻繁的應(yīng)用場(chǎng)合十分有益。根據(jù)本發(fā)明第四方面，所述第三NMOS晶體管的溝道長度為0. 22 μ m至0. 8 μ m，其 溝道寬度為45 μ m至180 μ m。根據(jù)本發(fā)明第五方面，所述CMOS反相器的第一PMOS晶體管的溝道長度為0.22 μ m 至0. 8 μ m，其溝道寬度為10 μ m至40 μ m，并且所述CMOS反相器的第一 NMOS晶體管溝道長 度為0. 22 μ m至0. 8 μ m，其溝道寬度為2 μ m至10 μ m。根據(jù)本發(fā)明第六方面，所述第二NMOS晶體管的溝道長度為15 μ m至60 μ m，其溝道 寬度為60μπ 至200μπ 。根據(jù)本發(fā)明第七方面，所述反相器的數(shù)目為1個(gè)、3個(gè)、5個(gè)或7個(gè)。根據(jù)本發(fā)明第八方面，所述第二 PMOS晶體管的溝道長度0. 22 μ m至0. 8 μ m，其溝 道寬度為0. 5μπι至Ij 2μπι。根據(jù)本發(fā)明的ESD保護(hù)電路的顯著優(yōu)點(diǎn)在于，糾正了學(xué)術(shù)界長期以來的這 樣一個(gè)偏見——無法對(duì)RFID標(biāo)簽電路中的ESD保護(hù)電路進(jìn)行仿真，如中國專利申請(qǐng) 200710052018、中國專利申請(qǐng)01807873. 7等等。根據(jù)本發(fā)明的ESD電路在泄電時(shí)不存在擊 穿器件，因此在設(shè)計(jì)RFID芯片電路時(shí)，能夠?qū)Π‥SD保護(hù)電路的整體電路進(jìn)行仿真。由 于在此采用的各個(gè)器件的線性特性較好，因此仿真的可信程度非常高。這樣，一方面顯著降 低了成本(在設(shè)計(jì)一款芯片時(shí)至少能夠節(jié)約4個(gè)月的時(shí)間)，另一方面明顯縮短了產(chǎn)品的研發(fā)周期(在設(shè)計(jì)一款芯片時(shí)，至少能夠節(jié)約5萬人民幣以上的成本)。本發(fā)明利用奇數(shù)數(shù)量 的一個(gè)或更多個(gè)串聯(lián)反相器和一個(gè)P型MOS巧妙地解決了延遲的問題，從而使得RC電路的 響應(yīng)時(shí)間保持在IOOns至600ns之間，確保了經(jīng)由第三NMOS晶體管進(jìn)行正常放電，而且由 于大大降低了 R的阻值，因此顯著改善了漏電問題。同時(shí)，本發(fā)明的ESD保護(hù)電路在集成電 路版圖上所占面積比現(xiàn)有技術(shù)的ESD保護(hù)電路小50%以上。


下面結(jié)合附圖并結(jié)合實(shí)施例對(duì)本發(fā)明進(jìn)行進(jìn)一步說明，圖中圖1是根據(jù)現(xiàn)有技術(shù)的ESD保護(hù)電路的線路圖；圖2是根據(jù)本發(fā)明的ESD保護(hù)電路的線路圖；圖3是本發(fā)明的ESD保護(hù)電路在RFID芯片中的示意性線路框圖；圖4示意示出本發(fā)明ESD保護(hù)電路應(yīng)用于其他芯片時(shí)的一種方案。
具體實(shí)施例方式下面接合圖2進(jìn)一步說明本發(fā)明。該圖中左側(cè)虛線框內(nèi)表示泄放信號(hào)觸發(fā)模塊， 右側(cè)虛線框內(nèi)表示電流泄放模塊。圖2所示的ESD保護(hù)電路能夠用于保護(hù)功能芯片，如RFID 標(biāo)簽芯片和音頻芯片。根據(jù)圖2，本發(fā)明的ESD保護(hù)電路連接在電源VDD和地GND之間或者是RFID芯片 的兩個(gè)輸出之間。其中，泄放信號(hào)觸發(fā)模塊包括電阻Rl、R2，NMOS晶體管N2，反相器INV1、 INV2.INV3和PMOS晶體管P2。電阻Rl連接在電源VDD和節(jié)點(diǎn)1之間。NMOS晶體管N2按 照MOS電容的方式連接，具體來說，NMOS晶體管N2的柵極連接在節(jié)點(diǎn)1上，其源極、漏極和 襯底都接地GND。在此，反相器INVl、INV2、INV3首尾相接，INV3的輸出和PMOS晶體管P2 的柵極相接。INVl的輸入端和P2的漏極都連接在節(jié)點(diǎn)1上。電阻R2的一端連接在節(jié)點(diǎn)1 上，它的另外一個(gè)端點(diǎn)作為泄放信號(hào)觸發(fā)模塊的輸出端和電流泄放模塊相連接。根據(jù)圖2，該電流泄放模塊包括電阻R3、PMOS晶體管PI、NMOS晶體管Ni、電容Cl 和匪OS晶體管N3。PMOS晶體管Pl和匪OS晶體管附組成一個(gè)CMOS反相器。CMOS反相器 的輸入來自電阻R3的一端，電阻R3的另一端和泄放信號(hào)觸發(fā)模塊的輸出端相連，也就是和 電阻R2相連接。CMOS反相器的輸出連接在節(jié)點(diǎn)2上，電容Cl的一端和電源VDD相連，另 一端與NMOS晶體管N3的柵極一起連接在節(jié)點(diǎn)2上。NMOS晶體管N3的源極與電源VDD相 連，漏極與地GND相連。根據(jù)本發(fā)明優(yōu)選的是，電阻Rl為N-WELL電阻。由于N-WELL電阻有通向P型基底 的二極管，因此具有抗ESD能力，并且N-WELL電阻形成在基底上，散熱好，所以能夠承受更 大的電流，同時(shí)相同方阻(即，面積電阻率)的N-WELL電阻的導(dǎo)電橫截面積要大于Poly電 阻，更進(jìn)一步的提高了 N-WELL電阻的電流承受能力，因此本發(fā)明優(yōu)選采用N-WELL電阻。根據(jù)本發(fā)明優(yōu)選，采用NMOS晶體管N2充當(dāng)電容，其集成度高，且易于仿真。根據(jù)本發(fā)明優(yōu)選的是，電容Cl為PIP電容，其容量為IOOfF到lpF。PIP電容又被 稱為多晶硅-絕緣體-多晶硅電容，其優(yōu)點(diǎn)在于，不易受到溫度影響并且線性特性良好。該 電容Cl對(duì)于VDD電壓波動(dòng)頻繁的應(yīng)用場(chǎng)合十分有益，這是因?yàn)樵诠╇婋妷翰▌?dòng)時(shí)，NMOS晶 體管N3不會(huì)頻繁誤動(dòng)作，從而抑制了漏電，提高了整個(gè)電路的可靠性。
根據(jù)本發(fā)明優(yōu)選的是，NMOS晶體管N3的溝道長度為0. 22 μ m至0. 8 μ m，其溝道寬 度為 45μπιΜ 180 μ m。根據(jù)本發(fā)明優(yōu)選的是，CMOS反相器的PMOS晶體管Pl的溝道長度為0. 22 μ m至 0. 8 μ m，其溝道寬度為10 μ m到40 μ m,并且CMOS反相器的NMOS晶體管附的溝道長度為 0. 22 μ m至0. 8 μ m，其溝道寬度為2 μ m至Ij 10 μ m。根據(jù)本發(fā)明優(yōu)選的是，NMOS晶體管N2的溝道長度為15 μ m至60 μ m，其溝道寬度 為 60μπ 至 200μπ ο根據(jù)本發(fā)明優(yōu)選的是，反相器的數(shù)量為3個(gè)，當(dāng)然1個(gè)、5個(gè)、7個(gè)或更多個(gè)反相器 的實(shí)施方式也是可以想到的。根據(jù)本發(fā)明優(yōu)選的是，PMOS晶體管Ρ2的溝道長度0. 22 μ m至0. 8 μ m，其溝道寬度 為 0. 5 μ m 至Ij 2 μ m0下面結(jié)合圖2和圖3，具體論述本發(fā)明的ESD保護(hù)電路的工作方式。在圖3中，RFl 和RF2分別連接在天線上，從而可以經(jīng)由各自天線通過感應(yīng)方式獲得信號(hào)和電源供給。ESD 保護(hù)模塊連接在端口 RFl和RF2之間。從圖3可以看出RFID芯片只有2個(gè)輸入，芯片的電 源也是通過RFl和RF2輸入的。之所以使用本發(fā)明的技術(shù)方案能得到很好的效果，是因?yàn)?器件不擊穿，也沒有較大的電容耦合，不會(huì)產(chǎn)生對(duì)正常射頻信號(hào)的影響。對(duì)于其它的多IO 芯片，如音頻功放，可在原電路的基礎(chǔ)上在普通I/O上加上一對(duì)二極管。把原電路放在電源 VDD和地GND之間，并適當(dāng)加入電源VDD和地GND之間的去耦電容。增加芯片正常上電的 響應(yīng)時(shí)間，也可以很好地平滑電源的紋波。對(duì)于規(guī)模比較大的芯片使用多模塊的組合方式。 重復(fù)使用泄放信號(hào)觸發(fā)模塊和電流泄放模塊，并將它們分布在芯片的周圍，如圖4所示其 中，外圈線條為電源VDD，內(nèi)圈線條為地GND。所用的二極管在ESD放電中正向偏置。本發(fā)明 圖中的電阻R2和R3作為分布模塊時(shí)的電阻，減小了由于分布不均而帶來的線延遲RC響應(yīng) 的不同。使得不同分布的泄放信號(hào)觸發(fā)模塊和電流泄放模塊能在同一條件下工作。這樣， 在ESD放電時(shí)，只在RC網(wǎng)絡(luò)下工作，不會(huì)出現(xiàn)CR網(wǎng)絡(luò)工作的情況。在RFID芯片實(shí)際的工作中ESD電壓會(huì)加載到VDD端口。此時(shí)，電阻Rl和晶體管 N2組成一個(gè)RC延遲模塊。反相器INVl、INV2、INV3和PMOS晶體管P2組成一個(gè)弱保持減 速模塊，其使得在ESD放電的過程中保持節(jié)點(diǎn)1的高電平信號(hào)。這里需要說明的是，這個(gè)RC 電路的響應(yīng)時(shí)間必須大于ESD電壓信號(hào)的作用時(shí)間，而小于電源抖動(dòng)紋波和芯片正常上電 的響應(yīng)時(shí)間。這樣才能確保ESD保護(hù)模塊的準(zhǔn)確工作，而不產(chǎn)生錯(cuò)誤的ESD放電而影響芯片 的正常工作和燒毀芯片。加大電阻Rl的阻值和晶體管N2的電容值會(huì)加大這個(gè)響應(yīng)時(shí)間， 但是如果希望把電阻Rl的阻值和晶體管N2的電容值增加到合適的RC響應(yīng)時(shí)間，那么電阻 Rl和晶體管N2的面積將變得過大，從而不能被接受。所以本發(fā)明利用三個(gè)反相器INV1、 INV2.INV3和PMOS晶體管P2組成一個(gè)弱保持減速模塊，就是個(gè)很好的改進(jìn)方法。此處，采 用奇數(shù)數(shù)量的反相器的原因在于，我們假設(shè)節(jié)點(diǎn)1由于VDD的ESD電壓的作用會(huì)快速變高， 那么節(jié)點(diǎn)1就是高電平。此時(shí)通過奇數(shù)個(gè)(此處為3個(gè))INVU INV2、INV3的傳輸，可以將 0電平信號(hào)輸出給PMOS晶體管P2柵極，那么PMOS晶體管P2就會(huì)開啟，從而聯(lián)通VDD和節(jié) 點(diǎn)1。那么節(jié)點(diǎn)1的電位就會(huì)被拉回到VDD(即，“高電平”)。從而增加節(jié)點(diǎn)1高電平的時(shí) 間。這個(gè)增加的時(shí)間就是反相器INV1、INV2、INV3和PMOS晶體管P2組成一個(gè)弱保持減速 模塊的延遲時(shí)間。從而保證了 ESD電壓到來時(shí)，本發(fā)明的保護(hù)電路中的N3會(huì)被開啟，泄放ESD電流。同時(shí)，將電阻Rl和晶體管N2的面積顯著地減小到一個(gè)很小的范圍內(nèi)。當(dāng)ESD電壓加載到GND端口時(shí)。在這種情況下，由于ESD電壓很高，因此圖3中的 VDD變成了實(shí)際GND，圖中的GND變成了實(shí)際的VDD。在這種情況下，電阻Rl和晶體管N2組 成的RC網(wǎng)絡(luò)變成了 CR網(wǎng)絡(luò)。電阻和電容更換了位置。同樣，在節(jié)點(diǎn)1上會(huì)出現(xiàn)高電平。但 是CR網(wǎng)絡(luò)的速度要慢于RC網(wǎng)絡(luò)。所以就不需要額外的延遲電路。電流泄放模塊主要的任 務(wù)就是泄放ESD作用下的電流。在實(shí)際的作用中，節(jié)點(diǎn)1會(huì)出現(xiàn)一個(gè)較高的中間電平，最后 使得NMOS晶體管N3開啟，泄放電流。PMOS晶體管Pl和NMOS晶體管m組成的CMOS反相 器用來反向節(jié)點(diǎn)1的電壓。在芯片上不存在ESD現(xiàn)象時(shí)，節(jié)點(diǎn)1的電壓是高電平VDD。這樣 CMOS反相器的輸出就是0電平。保持NMOS晶體管N3的關(guān)閉狀態(tài)，減小芯片的漏電流。電 容Cl保證了芯片工作是電源出現(xiàn)抖動(dòng)時(shí)NMOS晶體管N3的柵的0電平的穩(wěn)定，避免受到前 面電路的影響而出現(xiàn)誤開啟。經(jīng)過嚴(yán)格測(cè)試，本發(fā)明的ESD保護(hù)電路可以正常通過MIL-STD-883GMethod 3015.7 2000V測(cè)試，從而也進(jìn)一步驗(yàn)證了本發(fā)明帶來的以下優(yōu)點(diǎn)，S卩，由于該ESD電路在泄 電時(shí)不存在擊穿器件，因此在設(shè)計(jì)RFID芯片電路時(shí)，能夠?qū)Π‥SD保護(hù)電路在內(nèi)的整體 電路進(jìn)行仿真。例如可以使用如Hspice和Spectre模型的AC仿真工具，以便模擬整個(gè)電路 的響應(yīng)時(shí)間。由于在此采用的各個(gè)器件的線性特性較好，因此仿真的可信程度非常高。這 樣，一方面節(jié)約了成本，另一方面縮短了產(chǎn)品的研發(fā)周期。并且，本發(fā)明糾正了學(xué)術(shù)界長期 以來的這樣一個(gè)偏見——無法對(duì)RFID標(biāo)簽電路中的ESD保護(hù)電路進(jìn)行仿真。本發(fā)明利用 奇數(shù)數(shù)量的多個(gè)串聯(lián)反相器和一個(gè)P型MOS巧妙地解決了延遲的問題，從而使得RC電路的 響應(yīng)時(shí)間保持在IOOns至600ns之間，確保了經(jīng)由第三NMOS晶體管進(jìn)行正常放電。而且由 于沒有采用大電阻和大電容，本發(fā)明的ESD保護(hù)電路在集成電路版圖上所占面積比現(xiàn)有技 術(shù)的ESD保護(hù)電路小50%以上。在說明書中和對(duì)實(shí)施例的論述中，只列出了各種特征的一種或更多種特定組合， 這些特征也可以采用其他方式相互組合。雖然參照附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行了說明，但 應(yīng)該明白的是，本發(fā)明并不限于這些實(shí)施例，本領(lǐng)域技術(shù)人員在不偏離本發(fā)明的范圍或精 神的前提下可以作出各種其他的改變和變型。
權(quán)利要求
1.一種用于RFID標(biāo)簽的ESD保護(hù)電路，所述ESD保護(hù)電路具有泄放信號(hào)觸發(fā)模塊和電 流泄放模塊，其特征在于，所述泄放信號(hào)觸發(fā)模塊具有奇數(shù)個(gè)反相器、第一電阻(Rl)、第二 NMOS晶體管(N2)、第 二 PMOS晶體管(P2)和第二電阻(R2)；所述電流泄放模塊包括第三電阻(舊)、CMOS反相器、電容(Cl)和第三NMOS晶體管 (N3)，其中，所述CMOS反相器由第一 PMOS晶體管(Pl)和第一匪OS晶體管(Ni)構(gòu)成；其中，所述奇數(shù)個(gè)反相器以彼此首位相連的方式連接在所述第二 PMOS晶體管(P2)的 柵極和源極之間，所述第二 PMOS晶體管(P》的源極與第一節(jié)點(diǎn)(1)連接，所述第一電阻 (Rl)連接在電源(VDD)和所述第一節(jié)點(diǎn)(1)之間，所述第二 NMOS晶體管(擬)的柵極連接 所述第一節(jié)點(diǎn)(1)，并且所述第NMOS晶體管(擬)的源極、漏極和襯底都接地(GND)，所述第 二電阻(R2)的一端與所述第一節(jié)點(diǎn)(1)連接，并且所述第二電阻(R2)的另一端與所述電 流泄放模塊的第三電阻(舊)的一端相連；其中，所述第三電阻(R3)的另一端與所述CMOS反相器的輸入端相連，所述CMOS反相 器的輸出端與第二節(jié)點(diǎn)( 相連，所述第三NMOS晶體管(N； )的柵極與所述第二節(jié)點(diǎn)(2) 相連，并且所述第三NMOS晶體管(N； )的源極與所述電源(VDD)相連，而所述第三NMOS晶 體管(N； )的漏極接地(GND)，并且在所述第二節(jié)點(diǎn)( 和所述電源(VDD)之間還連接有所 述電容(Cl)。
2.根據(jù)權(quán)利要求1所述的ESD保護(hù)電路，其特征在于，所述第一電阻(Rl)為N-WELL電阻。
3.根據(jù)權(quán)利要求1所述的ESD保護(hù)電路，其特征在于，所述電容(Cl)為PIP電容，其容 量為IOOfF至IpF。
4.根據(jù)權(quán)利要求1所述的ESD保護(hù)電路，其特征在于，所述第三NMOS晶體管(N3)的溝 道長度為0. 22 μ m至0. 8 μ m，溝道寬度為45 μ m至180 μ m。
5.根據(jù)權(quán)利要求1所述的ESD保護(hù)電路，其特征在于，所述CMOS反相器的第一PMOS晶 體管(Pl)的溝道長度為0. 22 μ m至0. 8 μ m，溝道寬度為10 μ m至40 μ m，并且所述CMOS反 相器的第一 NMOS晶體管(Ni)溝道長度為0. 22 μ m至0. 8 μ m，溝道寬度為2 μ m至10 μ m。
6.根據(jù)權(quán)利要求1所述的ESD保護(hù)電路，其特征在于，所述第二NMOS晶體管(N2)的溝 道長度為15 μ m至60 μ m，溝道寬度為60 μ m至200 μ m。
7.根據(jù)權(quán)利要求1所述的ESD保護(hù)電路，其特征在于，所述反相器的數(shù)目為1個(gè)、3個(gè)、 5個(gè)或7個(gè)。
8.根據(jù)權(quán)利要求1所述的ESD保護(hù)電路，其特征在于，所述第二PMOS晶體管(P2)的溝 道長度0. 22 μ m至0. 8 μ m，溝道寬度為0. 5 μ m至2 μ m。
全文摘要
本發(fā)明涉及一種用于RFID標(biāo)簽的ESD保護(hù)電路，該ESD保護(hù)電路具有泄放信號(hào)觸發(fā)模塊和電流泄放模塊。根據(jù)本發(fā)明的ESD保護(hù)電路的顯著優(yōu)點(diǎn)在于，由于該ESD電路在泄電時(shí)不存在擊穿器件，因此在設(shè)計(jì)RFID芯片電路時(shí)，能夠?qū)Π‥SD保護(hù)電路的整體電路進(jìn)行仿真。
文檔編號(hào)H02H9/02GK102136722SQ20101002814
公開日2011年7月27日 申請(qǐng)日期2010年1月21日 優(yōu)先權(quán)日2010年1月21日
發(fā)明者何弢, 王佐, 陳瑜 申請(qǐng)人:成都智金石科技有限公司