專利名稱：基于平面器件的功率轉(zhuǎn)換器的共裝步驟、結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件領(lǐng)域，更具體地，涉及功率轉(zhuǎn)換、控制結(jié)構(gòu)及其形成方法。
背景技術(shù)：
具備功率轉(zhuǎn)換功能的半導(dǎo)體器件，例如進(jìn)行直流功率轉(zhuǎn)換的直流到直流(DC-DC) 轉(zhuǎn)換器，具有廣泛的應(yīng)用。比如，可以將從一個或多個電池輸入的直流功率轉(zhuǎn)換成具備一個 或多個電壓可能高于或低于輸入直流電壓的功率輸出。使用集成電路(IC)完成功率轉(zhuǎn)換 功能通常需要控制電路、與輸入電壓(Vin)電耦合的直流高側(cè)(high-Side)器件、以及與地 電耦合的直流低側(cè)(low-side)器件。例如，在同步步降(st印-down)器件(即“同步降壓” 轉(zhuǎn)換器(“sync buck "converter))中，通過使高側(cè)器件和低側(cè)器件交替工作來進(jìn)行功率轉(zhuǎn) 換從而降低電壓，其中，由控制器電路進(jìn)行效率高且功耗低的開關(guān)和控制功能。實際應(yīng)用中，需要能工作于高功率密度(例如高電壓和高電流)的功率轉(zhuǎn)換器電 路，尤其是能以合理成本有效地轉(zhuǎn)換高密度功率的器件。高功率密度面臨的一個挑戰(zhàn)是輸 出電路的尺寸隨著轉(zhuǎn)換器的電壓和電流額定值(rating)的增加而增加。已使用了不同類 型的控制電路、高側(cè)器件以及低側(cè)器件，每種類型具有各自的優(yōu)勢和缺點。可以在單片硅上形成包含控制器電路、高側(cè)器件和低側(cè)器件的單片器件。在高密 度器件中，包含控制器電路的硅的比例遠(yuǎn)低于包含高電流輸出器件的硅的比例。輸出功率 器件可能需要占用芯片表面的50%以上。盡管如此，形成控制電路可能需要提供CMOS器 件、雙極器件、LDMOS器件、非易失性存儲器、二極管、電阻器、電容器等，并且在制造工藝期 間可能涉及20個以上的掩模步驟。對比而言，形成輸出功率器件可能僅需要八個或者更少 的掩模步驟用于輸出功率器件的制造。由于掩模沒對準(zhǔn)或者其他工藝問題，隨著掩模步驟 增加加工失敗率也增加。因此，在同一片硅上形成控制器電路和輸出器件效率低而且成本 高，因為進(jìn)行了八道掩模工藝的硅要受制于二十道掩模工藝的失敗率以及額外開銷(相當(dāng) 于12個額外掩模層)。因而，不用單片器件將功率器件與控制器電路相集成。共裝器件可以在一個半導(dǎo)體管芯上包括控制器電路、而在第二管芯上包括高側(cè) 器件、在第三管芯上包括低側(cè)器件。在一種共裝器件中，使用結(jié)合線(bond wire)或其他 連接將一個管芯上的控制器電路隨后連接至另外兩個管芯上的由標(biāo)準(zhǔn)垂直MOSFET形成 的高側(cè)器件和低側(cè)器件。在另一種器件中，一個管芯上的控制器電路隨后連接至包括底 部-源極(bottom-source)橫向擴(kuò)散的金屬氧化物半導(dǎo)體(LDMOS)的高側(cè)器件和低側(cè)橫 向擴(kuò)散金屬氧化物半導(dǎo)體(DMOS)器件。在上述兩種器件中，將三個分離的管芯一起密封 (encapsulate)或者以其它方式封裝在一個IC器件中。在分離的管芯上形成控制器、低側(cè)和高側(cè)器件克服了單片器件的上述問題。但是，共裝器件可能有控制器IC上的互聯(lián)寄 生問題，這會降低器件性能。這可能是由連接線固有的寄生電感、電磁干擾(EMI)、激振 (ringing)、效率損耗(efficiency loss)等所致?？梢杂酶哔|(zhì)量的連接如銅板(或者銅線 柱)結(jié)合、或者帶結(jié)合(ribbon bonding)來減小寄生，但這會增加組裝成本。更進(jìn)一步地， 共裝標(biāo)準(zhǔn)垂直MOSFET會導(dǎo)致電路中寄生電感與輸出節(jié)點串聯(lián)?，F(xiàn)有技術(shù)中關(guān)于寄生電感 所導(dǎo)致的問題已有廣泛共識。盡管電容器可以連接至諸如輸入(Vin)和地等輸出端來補償 連接至這些節(jié)點的電感的負(fù)面影響，但電容不可以連接至諸如輸出Output (Vqut，也稱為相 位節(jié)點或者開關(guān)節(jié)點)等內(nèi)部節(jié)點。 另外，包括三個分離的管芯的封裝的生產(chǎn)成本更高，例如，由于管芯連接(attach) 步驟數(shù)量大(本例中為三步)、而且為在相鄰的管芯間進(jìn)行分隔要求額外的空間以允許管 芯連接帶(fillet)、管芯擺放誤差、以及管芯旋轉(zhuǎn)誤差，這降低了所能達(dá)到的功率密度。共 裝器件的例子包括帶共裝高側(cè)的MOSFET和外部肖特基二極管的非同步降壓器、帶共裝高 側(cè)和低側(cè)的MOSFET的非同步降壓器、帶共裝高側(cè)和低側(cè)的MOSFET的同步降壓器、帶共裝 MOSFET的升壓(boost)轉(zhuǎn)換器以及帶共裝MOSFET和肖特基二極管的升壓轉(zhuǎn)換器。分離器件也可以單獨安裝于印刷電路板上。在此解決方案中，包含控制器電路的 第一封裝芯片與包含高側(cè)MOSFET的第二封裝芯片和包含低側(cè)MOSFET的第三封裝連用。這 三個封裝安裝在印刷電路板上。但是，由于必須制造和處理的芯片和分離的封裝數(shù)至少增 加了三倍，印刷電路板上要使用的面積也變大了，導(dǎo)致電路板尺寸變大，這將增加封裝成 本。因此，需要一種既減少器件加工成本，同時又提供一種具有足夠的器件電學(xué)特而 且寄生電感和電容低的功率轉(zhuǎn)換器。
附圖簡要說明附圖并入說明書并構(gòu)成其一部分，圖示了本發(fā)明的實施方式，并且與具體描述一 起用于解釋本發(fā)明的實質(zhì)。在圖中

圖1為包括電壓轉(zhuǎn)換器器件的電氣示意圖；圖2為包括“中斷指(interrupted finger) ”構(gòu)造的溝槽-襯底-接觸(TSC)結(jié) 構(gòu)的平面圖；圖3-10為描述一種方法的第一實施方式以及電壓轉(zhuǎn)換器輸出結(jié)構(gòu)的中間 (intervening)結(jié)構(gòu)的橫截面；圖11-15為描述一種方法的第二實施例以及電壓轉(zhuǎn)換器輸出結(jié)構(gòu)的中間結(jié)構(gòu)的 橫截面；圖16-25為描述一種方法的第三實施例以及電壓轉(zhuǎn)換器輸出結(jié)構(gòu)的中間結(jié)構(gòu)的 橫截面；圖26-30為描述一種方法的第四實施例以及電壓轉(zhuǎn)換器輸出結(jié)構(gòu)的中間結(jié)構(gòu)的 截面部分；圖31-37為描述一種方法的第五實施例以及電壓轉(zhuǎn)換器輸出結(jié)構(gòu)的中間結(jié)構(gòu)的 橫截面；圖38-44為描述一種方法的第六實施例以及電壓轉(zhuǎn)換器輸出結(jié)構(gòu)的中間結(jié)構(gòu)的截面部分；圖45-50為描述一種方法的第七實施例以及電壓轉(zhuǎn)換器輸出結(jié)構(gòu)的中間結(jié)構(gòu)的 橫截面。應(yīng)當(dāng)指出，附圖中的某些細(xì)節(jié)已經(jīng)簡化，而且在繪制時是為了便于對本發(fā)明實施 例的理解，而非嚴(yán)格地保持結(jié)構(gòu)的精確、詳細(xì)和比例。
具體實施例方式一種半導(dǎo)體器件電壓轉(zhuǎn)換器，包括具有上表面的的半導(dǎo)體晶片截面；位于單個 半導(dǎo)體管芯上(on)的輸出部，所述輸出部包括包括側(cè)擴(kuò)散金屬氧化物半導(dǎo)體(LDM0S)器 件的高側(cè)晶體管；以及包括垂直擴(kuò)散金屬氧化物半導(dǎo)體(VDM0S)器件的低側(cè)晶體管；其中， 在垂直于所述半導(dǎo)體晶片上表面的橫截面上，所述LDM0S器件的柵極和所述VDM0S器件的 柵極共面，且其所共面的平面與所述半導(dǎo)體晶片部分的所述上表面平行。上述的半導(dǎo)體器件電壓轉(zhuǎn)換器中，所述單個半導(dǎo)體管芯為第一半導(dǎo)體管芯，所述 半導(dǎo)體器件電壓轉(zhuǎn)換器進(jìn)一步包括不同于所述第一半導(dǎo)體管芯的第二半導(dǎo)體管芯，包括 電連接至所述第一半導(dǎo)體管芯上的所述輸出部的電壓轉(zhuǎn)換器控制器電路。上述的半導(dǎo)體器件電壓轉(zhuǎn)換器，進(jìn)一步包括所述第一半導(dǎo)體管芯和所述第二半導(dǎo) 體管芯共裝于單個半導(dǎo)體器件中。上述的半導(dǎo)體器件電壓轉(zhuǎn)換器，進(jìn)一步包括導(dǎo)電溝槽接觸，其至少有一部分位于 半導(dǎo)體襯底內(nèi)的溝槽內(nèi)；所述LDM0S器件的至少一個導(dǎo)電柵極部分；以及柵極罩，位于所述 LDM0S器件的至少一個導(dǎo)電柵極部分和在所述柵極罩上的結(jié)構(gòu)之間，其中所述柵極罩和所 述導(dǎo)電溝槽接觸為單個導(dǎo)電結(jié)構(gòu)。上述的半導(dǎo)體器件電壓轉(zhuǎn)換器，進(jìn)一步包括導(dǎo)電漏極互連，電連接至所述LDM0S 器件的漏極；以及導(dǎo)電源極互連，電連接至所述VDM0S器件的源極，其中所述導(dǎo)電漏極互連 和所述導(dǎo)電源極互連為單個導(dǎo)電結(jié)構(gòu)。上述的半導(dǎo)體器件電壓轉(zhuǎn)換器，進(jìn)一步包括所述單個導(dǎo)電結(jié)構(gòu)電連接至輸入電壓 (VIN)和地。上述的半導(dǎo)體器件電壓轉(zhuǎn)換器，進(jìn)一步包括所述導(dǎo)電源極互連電連接至地；以 及所述導(dǎo)電漏極互連電連接至輸入電壓(VIN)。一種形成半導(dǎo)體電壓轉(zhuǎn)換器的方法，包括 在半導(dǎo)體芯片上形成包括橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDM0S)器件的高側(cè)晶體管；在所述 半導(dǎo)體芯片上形成包括垂直擴(kuò)散金屬氧化半導(dǎo)體(VDM0S)器件的低側(cè)晶體管。上述的方法進(jìn)一步包括形成單個導(dǎo)電結(jié)構(gòu)，其形成漏極互連，將所述LDM0S的漏 極電連接至輸入電壓(VIN)；以及源極互連，將所述VDM0S的源極電連接至地。上述的方法中所述單個導(dǎo)電結(jié)構(gòu)為第一單個導(dǎo)電結(jié)構(gòu)，所述方法進(jìn)一步包括形成 第二導(dǎo)電結(jié)構(gòu)，其形成柵極罩，位于所述LDM0S器件的至少一個導(dǎo)電柵極部分和在所述柵 極罩上的導(dǎo)電結(jié)構(gòu)之間；以及溝槽導(dǎo)體，電連接至半導(dǎo)體襯底和所述LDM0S器件的源極區(qū)?，F(xiàn)將本發(fā)明的實施方式(示例實施方式)進(jìn)行詳細(xì)描述，其具體實施例示于附圖。 只要可能，相同的附圖標(biāo)記在所有附圖中表示相同或相似部分。需要一種改進(jìn)的輸出級，其特征是制作成本低(低管芯成本)、寄生電感和電容 小、管芯尺寸降至最小且組裝(封裝)成本低。較佳地，可以根據(jù)電路的要求進(jìn)行輸出級的優(yōu)化。為了進(jìn)一步改善功率器件轉(zhuǎn)換器的性能，理想的做法是將肖特基二極管集成到 低側(cè)功率MOSFET中以使其寄生體二極管旁路。這可以減小當(dāng)反向電流流經(jīng)低側(cè)MOSFET 的體二極管時的功率損失(這是因為在相同電流密度下肖特基二極管的正向電壓降遠(yuǎn)小 于標(biāo)準(zhǔn)硅二極管)，而且由于與標(biāo)準(zhǔn)硅二極管相比，肖特基二極管上存儲電荷減少，激振 (ringing)也減小。因此，對于高效應(yīng)用而言，有將高性能肖特基二極管有效集成進(jìn)來的需 要。
在所述器件的一個實施方式中，高側(cè)和低側(cè)器件可以組合在單個襯底上(第一管 芯，“PowerDie”)，一個襯底(第二管芯)是控制電路。高側(cè)器件可以使用高性能橫向N溝 道擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)場效應(yīng)晶體管(FET)形成，低側(cè)器件可以由平面N溝道 垂直擴(kuò)散金屬氧化物(DMOS)場效應(yīng)管形成。輸出器件可以有相近的閾值電壓。將描述使 用場氧化物的各種實施方式以及不使用場氧化物的其他實施方式。這樣，在一個實施方式中，整個輸出級可以集成在一個管芯上。一個實施方式的制 作過程可以使用高效工藝流程，最大限度地減少工藝步驟數(shù)，形成一種沒有寄生電感或者 使其寄生電感最小的電路。更進(jìn)一步地，該器件與具有高工作頻率、最小寄生電容和電感的 器件結(jié)構(gòu)兼容，并工作于高功率密度，且通過使元件數(shù)量減至最小而降低組裝成本。其他實 施方式可以包括一個在方法實施例的工藝流程中形成的集成的肖特基二極管。圖1描述了包括功率轉(zhuǎn)換器的電路10的電路模塊圖。所描述的輸出器件包括高 側(cè)器件12，低側(cè)器件14。此器件示意圖描述了一對用作輸出器件的N溝道MOSFET增強(qiáng)型 器件。在本發(fā)明的器件的一個實施方式中，電壓轉(zhuǎn)換器電路中所述高側(cè)器件用的是LDMOS 型的M0SFET，所述低側(cè)器件用的是平面垂直DMOS型的M0SFET。除了所描述的信號和連接關(guān)系外，圖1中的電壓轉(zhuǎn)換器可以包括以下部分串聯(lián) 調(diào)節(jié)器(series regulator) 16 ;P0R監(jiān)視器18 ；故障監(jiān)視器20 ；時鐘和振蕩發(fā)生器22 ； 電壓監(jiān)視器24 ;0.6V參考電壓26;柵極驅(qū)動和自適應(yīng)擊穿保護(hù)(adaptive shoot thru protection) 28 ；OC 監(jiān)視器 30。為了向高側(cè)LDMOS器件的體區(qū)提供低電阻接觸，可以如圖2中平面圖所示地形成 一個溝槽-襯底-接觸(TSC)作為“中斷指”。該結(jié)構(gòu)在中斷TSC指的端部提供對有源源極 附近和之下的體區(qū)的直接接觸。圖2中描述了 P+體接觸注入?yún)^(qū)32;中斷溝槽-襯底接觸 34 ；N+源極區(qū)36 ；N+漏極區(qū)38 ；晶體管柵極40。在下面描述的實施方式中，本領(lǐng)域技術(shù)人員應(yīng)將此描述理解為示例性的。對各種 實施方式的工藝及所形成的結(jié)構(gòu)進(jìn)行的變形都是顯而易見的，諸如改變材料、厚度、寬度、 摻雜濃度等。同時，也可以在所描述的工藝中增加其他工藝步驟或材料/摻雜層，而其他所 描述的結(jié)構(gòu)和工藝步驟是可任選的，并非在形成功能器件時所必需。更進(jìn)一步地，附圖描繪 的功率器件是“條紋(striped)”柵極指，是平行的。也可以改變其幾何形狀，比例是功率器 件領(lǐng)域技術(shù)人員所熟知的“閉室(closed cell)”形狀。閉室型幾何形狀是指柵極指圍繞 著源極和體接觸的結(jié)構(gòu)。其中室(cell)可以為正方形、矩形或六邊形等。示例性實施方式 1 圖3-10的截面圖描繪的是第一實施方式。圖3中描繪的結(jié)構(gòu)包括半導(dǎo)體襯底50， 例如可以為硅、砷化鎵、碳化硅、氮化鎵等，經(jīng)大量摻雜砷形成N-型導(dǎo)電性(N+++)，例如砷 的濃度在約1E18至1E20原子/cm3。半導(dǎo)體襯底50構(gòu)造成(或者將隨后構(gòu)造成)所描繪的區(qū)域?qū)⑵漭敵鎏峁┙o功率轉(zhuǎn)換器感應(yīng)器，以提供器件的開關(guān)節(jié)點。在硅襯底上用本領(lǐng)域 公知的方法形成N型外延(epi)層52，其厚度根據(jù)要在區(qū)域54中形成的垂直低側(cè)器件的期 望擊穿電壓而變化，高側(cè)器件形成于區(qū)域56中。例如，在擊穿電壓為30V時，厚度可以在約 2. 5微米到約5微米的范圍內(nèi)，摻雜濃度可以在約2E16原子/cm3至約3E16原子/cm3之間。 當(dāng)工作電壓較低時，外延層的厚度可以減小(例如可以薄至0. 5微米)，外延摻雜濃度會增 加(例如可以增至5E16)。當(dāng)工作電壓較高時，外延層厚度增加，摻雜濃度降低?？梢栽谕?延層上形成厚度在約150埃(A)至約400 A之間用于減小應(yīng)力、保護(hù)硅表面以及阻擋來自 后續(xù)離子注入步驟的污染物的電介質(zhì)墊層(氧化物墊)58。然后，完成磷劑量在約5E11至 約4E13原子/cm2范圍內(nèi)、注入能量在約40KeV至約360KeV之間的毯覆式漂移注入60以 提供N型漂移層。接下來，進(jìn)行深度P+硼摻雜以形成高側(cè)P+埋層62。如圖所示，可以形成一個可任選的掩模64，以防止深度P+硼摻雜進(jìn)入到低側(cè)器件54中，雖然在一些例子中可能是期 望在低側(cè)器件中摻雜的。埋層注入可以在能量為約200KeV至約2000KeV之間，例如可以在 約500KeV至約1500KeV之間，劑量在約1E12至約1E15原子/cm2范圍內(nèi)進(jìn)行。應(yīng)注意到 如果期望從垂直DMOS步驟中消除埋層注入，則N型漂移注入60可以使用同一埋層注入掩 模。通過在溫度為約1050°C至約1200°C范圍內(nèi)進(jìn)行sinker退火約20分鐘至約5小時，并 且在退火開始階段使用氧氣放散(oxygen bleed)，接著置于氮氣氛中以形成圖3所類似的 結(jié)構(gòu)，注入的硼可以擴(kuò)散足夠的深度。下一步，如圖4所示，剝離墊氧化物以形成柵介電層(柵氧化物)66，其厚度在約 100人至約1000人之間。250人的厚度足以使器件接收12V直流電壓供電，約450人的厚度足 以使器件接收20V直流電壓供電。形成一個或多個毯覆式柵導(dǎo)體層，例如包括一個或多個 金屬、多晶硅、硅化物等。對于多晶硅柵極，柵層的厚度可以在約1000人至約5000人之間，摻 雜或者注入的N型摻雜劑如砷、磷或P0C13?？梢允褂靡阎夹g(shù)在柵導(dǎo)體層上形成可任選的 硅化物，例如形成厚度在約500人至約3000人之間的硅化鎢層以最終得到該柵導(dǎo)體層。然后 對柵導(dǎo)體層形成掩蔽并加以刻蝕以暴露出柵氧化物，產(chǎn)生圖4所示的三個柵極，兩個截面 部分68A、68B用于高側(cè)器件(在三個維度上形成一個連續(xù)的柵極)，另一個截面70用于低 側(cè)器件。低側(cè)器件的單個柵極指可以連接至該低側(cè)器件的其他指(未示出)。接下來，形成圖案化淺體區(qū)掩模，進(jìn)行P型(硼)注入并退火，形成圖案化體擴(kuò)散 區(qū)72A-72D。移除淺體區(qū)掩模，就形成了類似于圖5的結(jié)構(gòu)。注入的硼的劑量在約5E12原 子/cm2至約5E14原子/cm2、能量在約20KeV至約SOKeV之間非傾斜式注入即足夠。為了 使硼在柵極之下擴(kuò)散，在氮氣氛中進(jìn)行溫度在約1000°C和約1150°C之間、持續(xù)時間在約20 分鐘和2小時之間的退火可以使其在體區(qū)充分?jǐn)U散。有利的是，由于高側(cè)LDMOS 56和低側(cè) 平面VDM0S54具有相同的柵氧化物、相同的基礎(chǔ)摻雜和相同的平面類型結(jié)構(gòu)(DMOS)，這兩 者可以使用相同的體擴(kuò)散區(qū)。這樣就無需通過單獨的掩模步驟來形成每一個器件，并降低 了其他相關(guān)工藝要求，因而相比常規(guī)工藝減少了成本。在形成了圖5中的結(jié)構(gòu)后，形成如圖6所示的源極掩模74，并進(jìn)行N+源極/漏極注 入形成區(qū)域76A-76F。該注入過程可以為能量在約50KeV至約IOOKeV之間、劑量在約1E15 原子/cm2至約1E16原子/cm2的零傾斜式砷注入。然后進(jìn)行擴(kuò)散退火以便充分形成如圖6 中所示的源極/漏極區(qū)76A-76F，退火在溫度為約850°C至約1000°C之間，持續(xù)之間在約30分鐘至約60分鐘、在O2氣流中進(jìn)行。下一步，形成如圖7所示的圖案化體接觸掩模78，接著進(jìn)行P+體接觸注入，形成區(qū)域80A-80D。體接觸注入可以是劑量在約1E15原子/cm2至約5E15原子/cm2、能量在約 20KeV至約IOOKeV之間的二氟化硼(BF2)注入。在初始體接觸注入后可以選擇進(jìn)行劑量在 約5E14原子/cm2至約5E15原子/cm2、能量在約30KeV至約180KeV之間的深度硼-11 (Bll) 注入，以進(jìn)一步提高柵極附近源極區(qū)域下方硼的濃度，因而減弱任何寄生雙極效應(yīng)，提高器 件的耐用性。然后，剝離掩模，在約850°C至約1100°C溫度范圍內(nèi)、在N2氣氛中進(jìn)行體接觸 注入退火，例如使用快速熱處理(RTP)持續(xù)數(shù)秒至幾分鐘，或者爐內(nèi)退火持續(xù)10至60分 鐘。接下來，進(jìn)行毯覆式介電層沉積，形成介電層82，例如可以為約200A至約300A厚 的共形二氧化硅層?？梢孕纬蓤D案化的襯底接觸掩模，在顯露兩個高側(cè)柵極68A、68B之間 的區(qū)域84的同時，保護(hù)多個器件區(qū)域。再通過垂直、各向異性的刻蝕去除毯覆式介電層82、 P+體接觸80A、P型體擴(kuò)散區(qū)72A、外延層52中的掩埋P+區(qū)62和一部分高度摻雜N+++襯 底50暴露出的部分。該刻蝕確定出圖2中所示的中斷溝槽-襯底-接觸(TSC)結(jié)構(gòu)34。 刻蝕的深度取決于各層的厚度，然而刻蝕將導(dǎo)致半導(dǎo)體襯底50的一部分會暴露以便與其 電接觸。一個示例性的深度大致等于外延層的厚度加上約5000人。溝槽寬度的量級在0. 3 到1. 5微米(優(yōu)選0. 6到0. 9)，深度等于外延層的厚度(或者 3-5微米，對于30V器件而 言)。該刻蝕可以為反應(yīng)離子刻蝕(RIE)，以相對于氧化物和光刻膠選擇性地刻蝕硅?？涛g 之后，可任選地進(jìn)行N+溝槽底部注入，以增強(qiáng)與接下來將要形成在溝槽內(nèi)部的導(dǎo)電層之間 的電接觸，還可任選地進(jìn)行氧化物濕法刻蝕，以在沉積所述導(dǎo)電層之前回撤(pull back)介 電層。如果對介電層實施了刻蝕，則刻蝕在移除整個層的厚度之前終止，以保留約200A到 約1000人之間的厚度。在完成了溝槽開口并進(jìn)行了可任選的或其他處理后，在溝槽開口內(nèi)和暴露的表面 上可以形成一個或多個導(dǎo)電層86，得到類似于圖8的結(jié)構(gòu)?？梢酝ㄟ^沉積或者其他方式形 成鎢(W)和/或鎢硅化物(WSix)層。也可以使用其他材料，如氮化鈦(TiN)，尤其是當(dāng)后續(xù) 工藝步驟在溫度低于約900°C進(jìn)行時。硅化鈷也能非常好地滿足條件。為使溝槽開口充分 填充，導(dǎo)電層的厚度至少為溝槽開口寬度的一半厚。導(dǎo)電層對N型(溝槽底部注入、襯底、 N外延和N+源極)和P型(P+體接觸、P體區(qū))區(qū)域都有電阻較低的歐姆接觸。摻雜的半 導(dǎo)體，例如多晶硅，不具備此功能。下一步，使導(dǎo)電層圖案化，例如使用圖案化的光刻膠柵極防護(hù)罩掩模，然后使用適 于導(dǎo)電層材料的刻蝕工藝進(jìn)行刻蝕，并止于位于其下的介電層，以形成如圖9所示的圖案 化導(dǎo)電層90。對這一層的圖案化可以包括形成高側(cè)柵極防護(hù)罩，其為連接至高側(cè)器件源極 的導(dǎo)體、并覆蓋柵極以保護(hù)其不受漏電極影響。這將減小柵極與漏極之間的電容，改善器件 的可靠性。將掩模移除，得到類似于圖9的結(jié)構(gòu)。然后進(jìn)行退火，根據(jù)所使用的導(dǎo)電材料， 退火溫度在約800°C至約1000°C范圍內(nèi)，在氮環(huán)境中持續(xù)約30秒至約60秒之間。形成如圖9中的結(jié)構(gòu)后，進(jìn)行一系列工藝步驟得到圖10中的結(jié)構(gòu)。這些工藝步驟 包括以下加工操作。首先，可以形成介電層，例如為厚度在約300人至約800人之間的毯覆式 低溫氧化物(LTO)，然后沉積厚度在約2000人至約8000A之間的毯覆式硼磷硅玻璃(BPSG) 層。然后，在含有一定量O2的氮氣流中、溫度在約800°C至約900°C之間對介電層進(jìn)行持續(xù)時間在約10分鐘至約30分鐘之間的處理。接下來，形成圖案化接觸掩模，暴露出高側(cè)器件的漏極、低側(cè)器件的源極和體區(qū)、以及兩個器件的柵極。在由掩模暴露出的部分對介電層向 下進(jìn)行刻蝕，直至暴露襯底和兩個柵電極(例如，多晶硅)。下一步，沉積一個或多個金屬層。在一個實施例中，金屬的沉積包括沉積阻擋金 屬，例如材料可以為鈦(Ti)、厚度在約100人至約500A之間，或者材料可以為氮化鈦(TiN)、 厚度在約500人至約2000人之間，然后可任選地進(jìn)行退火(例如，在650-750C范圍內(nèi)的 RTA)。接下來，形成厚度在約10，000人至約50,000人之間的厚鋁層或者銅鋁合金層(例如，包 括0.5%銅的鋁)。另外，在沉積厚Al層前可任選地形成鎢插塞(plug)以使表面平坦化。 形成金屬掩模層，例如圖案化光刻膠層，然后刻蝕該圖案化金屬掩模層，暴露出其下的氧化 物，得到圖10中的結(jié)構(gòu)。圖10中描繪了厚介電層(BPSG)部分100A-100D，高側(cè)漏極金屬電 極(至VIN) 102，以及低側(cè)源極金屬電極104 (至地)。從圖2和圖10中可以看出，形成斷續(xù)TSC的導(dǎo)電層能實現(xiàn)多種功能。例如，它將 高側(cè)器件的N+源極短接至(short to)掩埋P+體區(qū)。它同時也將高側(cè)器件的N+源極和掩 埋P+體區(qū)短接至重?fù)诫s半導(dǎo)體襯底，而半導(dǎo)體襯底相應(yīng)地連接至開關(guān)節(jié)點電壓Vsw。而且， 本領(lǐng)域技術(shù)人員會意識到，導(dǎo)電層形成掩埋柵極屏蔽，能使寄生電容降至最小，并減小或消 除寄生源極電感。這種屏蔽功能使柵極免受其上的柵極互連周圍的電場的影響，減小了柵 極-漏極電容(Cra)，并使柵極和柵-漏電荷(Qe)減到最少。這些功能由不同的單個結(jié)構(gòu)所 產(chǎn)生。這些結(jié)構(gòu)通過單個導(dǎo)電結(jié)構(gòu)(TSC結(jié)構(gòu))電連接到一起。圖10中的頂部金屬結(jié)構(gòu)102、104同樣能實現(xiàn)若干種功能。例如，它電連接至高側(cè) 器件LDMOS器件的漏極，并將高側(cè)器件的漏極連接至VIN。而且，它電連接至低側(cè)VDMOS器 件的源極，并將低側(cè)器件的漏極連接至地。這些功能由單個結(jié)構(gòu)的不同部分所執(zhí)行，該結(jié)構(gòu) 可以包括一個或多個金屬層。由于高側(cè)器件包括N溝道器件，相比使用具有最小化CeD和Qe 的PMOS器件，所得結(jié)構(gòu)的RDSffl更小。此外，由于低側(cè)器件也包括N溝道器件，RDSfflX面積 和RDSfflXQe的值減到最小。另外，功率器件和開關(guān)節(jié)點間的寄生電感也減小甚至消除。這樣，圖10中的結(jié)構(gòu)可以包括高側(cè)橫向N溝道擴(kuò)散MOS (LDMOS)器件和低側(cè)上的 平面垂直擴(kuò)散MOS(VDMOS)器件。所述器件包括連接至襯底(開關(guān)節(jié)點)的集成高側(cè)源極。 如圖10的截面圖所示，LDMOS器件的柵極和VDMOS器件的柵極共面，而且所在平面平行于 半導(dǎo)體晶圓截面的上表面。所述兩個器件共享一個體區(qū)。LDMOS器件通過與體區(qū)具有相同 導(dǎo)電類型的掩埋區(qū)，從與高側(cè)LDMOS和低側(cè)VDMOS的漏極具有相同導(dǎo)電率的重?fù)诫s襯底隔 離開。示例性實施例2圖11-15中描繪了本發(fā)明的第二實施例。該實施例中結(jié)構(gòu)的形成包括根據(jù)示例性 實施例1中所述的方法增加一道掩模工序，以加寬TSC內(nèi)部的金屬覆蓋量，進(jìn)而增大N+源 極與P+體區(qū)接觸面積。相比實施例1中的器件，根據(jù)增加的掩模工序所得到結(jié)構(gòu)的高側(cè)器 件源極和P體區(qū)之間的電阻更小。而且，該器件還包括肖特基二極管，其通過低側(cè)VDMOS的 金屬源極/體區(qū)和下述內(nèi)容中的硅襯底的N摻雜區(qū)域之間的接觸形成。為了得到該器件，首先提供類似于圖7中的結(jié)構(gòu)，例如通過使用實施例1中描述的 流程，當(dāng)例如需要不同的電壓值時，還可以改變掩模尺寸。圖7中的掩模被移除，根據(jù)已有 技術(shù)形成毯覆式共形介電層110，例如可以為氧化物，得到圖11中的介電層。形成圖案化掩 模112，保留介電層110的暴露部分114，其如圖所示覆蓋高側(cè)源極區(qū)76B、76C和高側(cè)P體區(qū)接觸區(qū)80A。對介電層110暴露的部分進(jìn)行刻蝕，然后移除掩模112。下一步，形成如圖12所示的另一掩模120，形成溝槽開口。然后進(jìn)行垂直、各向異 性的刻蝕以去除P+體區(qū)接觸80A、P型體擴(kuò)散區(qū)72A、外延層52中的掩埋P+區(qū)域62以及 一部分高度摻雜N+++襯底50所暴露的部分。此刻蝕確定了圖2中所示的中斷TSC結(jié)構(gòu)。 刻蝕的深度取決于各層的厚度，但是刻蝕應(yīng)暴露出半導(dǎo)體襯底的一部分以便對其進(jìn)行電連 接。示例性的深度可以大致等于外延層的厚度加上5000人?？涛g之后，可以任選地進(jìn)行N+溝 槽底部注入以改善與即將形成于溝槽內(nèi)的導(dǎo)電層之間的電接觸，在沉積導(dǎo)電層之前也可以 選擇對氧化物進(jìn)行濕法刻蝕以回撤介電層。如果對介電層實施了刻蝕，則刻蝕在移除整個 層的厚度前終止，保留約200A到約1000人之間的厚度。在完成了溝槽開口和可任選的或其他加工工藝后，在溝槽開口內(nèi)及暴露的表面 上可以形成一個或多個導(dǎo)電層。可以通過沉積或者其他方式形成鎢(W)和/或鎢硅化物 (WSix)層。也可以使用其他材料，如氮化鈦(TiN)，尤其是當(dāng)后續(xù)加工步驟在溫度低于約 900°C進(jìn)行時。硅化鈷也能非常好地滿足條件。為保障溝槽開口完全填充，導(dǎo)電層的厚度至 少為溝槽開口寬度的一半。下一步，使導(dǎo)電層圖案化，例如使用圖案化的光刻膠柵極罩掩模，然后使用適于導(dǎo)電層材料的刻蝕工藝進(jìn)行刻蝕，并止于位于其下的介電層。將掩模移除，得到類似于圖14 的結(jié)構(gòu)。然后進(jìn)行退火，根據(jù)所使用的導(dǎo)電材料，退火溫度在約800°C至約1000°C范圍內(nèi)， 在氮環(huán)境中持續(xù)約30秒至約60秒之間。加工以類似于前面實施例中的方法繼續(xù)，得到類 似于圖15中描繪的結(jié)構(gòu)。比較圖10和15可以看出，圖15中高側(cè)源極區(qū)域76B、76C和P體區(qū)接觸80A之間 到上面覆蓋的金屬90之間的接觸面積大于圖10中的接觸面積，這是由于使用了圖11中所 描繪的增加的掩模，也相應(yīng)增加了一道掩模的成本。在某些例子中，功能器件中減小的電阻 所帶來的益處能抵消增加掩模所帶來的不利。而且，根據(jù)所要制造的器件，可以將圖11中 的掩模納入器件其他地方的加工中。圖15中的器件進(jìn)一步包括集成的肖特基二極管，其由接觸N型硅區(qū)域152的最終 金屬結(jié)構(gòu)所形成的對低側(cè)VDMOS源極/體區(qū)150的接觸產(chǎn)生。更進(jìn)一步地，TSC提供了集成高側(cè)源極與襯底(開關(guān)節(jié)點)的連接。示例性實施 例3圖16-25中描繪了第三實施例。此實施例中形成橫向N溝道DMOS高側(cè)器件和垂 直N溝道垂直DMOS低側(cè)器件，其中包括器件間的場隔離。圖16中描繪了第一加工步驟，包括半導(dǎo)體襯底160，例如為硅、砷化鎵、碳化硅、氮 化鎵等，經(jīng)大量摻雜的N+++以獲得較低的接觸電阻，其中N型摻雜劑可以為砷或者磷，以形 成高度摻雜襯底。在半導(dǎo)體襯底160上形成外延層162，然后在外延層上形成厚度在約150人 至約400人之間的諸如墊電介質(zhì)164等墊氧化物。透過墊氧化物對外延層的上表面用N型 摻雜劑進(jìn)行摻雜，以獲得作為高側(cè)器件的漏區(qū)NDRIFT注入166，以及如圖16所示的結(jié)構(gòu)。下一步，形成毯覆式墊氧化物后，沉積毯覆式的氮化物(優(yōu)選使用LPCVD法，厚度 在500人至2000人之間)，并使用形成于氮化物之上的有源區(qū)域掩模進(jìn)行圖案化。使用有源 區(qū)域掩模作為圖案對氮化物進(jìn)行刻蝕，然后移除該有源區(qū)域掩模，得到圖17中的包括圖案 化氮化物170的結(jié)構(gòu)?？梢詧?zhí)行任選地NDRIFT或NJFET注入，其可以與下面即將描述的要形成的場氧化物自對準(zhǔn)。這些增加的N型注入可以用于減小低側(cè)和高側(cè)晶體管的電阻。在對氮化物進(jìn)行圖案化后，在低側(cè)器件之上使用深體區(qū)掩模進(jìn)行厚抗蝕層圖案化，以保護(hù)它不受后續(xù)用于形成低側(cè)器件掩埋體區(qū)的高能注入的影響。透過氮化物掩模進(jìn) 行P型注入，例如以500KeV到2000KeV之間的能量使用硼。與此同時，可以執(zhí)行任選的N 型注入以調(diào)節(jié)LDMOS器件的N型漂移(漏極)。如圖18所示，移除抗蝕層后，通過退火使 HS-LDMOS深體區(qū)注入180擴(kuò)散。使用已有技術(shù)進(jìn)行場氧化工藝，然后移除氮化物掩模，得到 圖18中包括場氧化物182的結(jié)構(gòu)。生長犧牲氧化層然后對之進(jìn)行剝離，這同時移除殘留的墊氧化物，并暴露出場氧 化物之間的N型外延層。隨之進(jìn)行柵氧化，然后形成毯覆式柵極層。柵極層可以包括在約 1500人至約5000人之間的多晶硅柵極層。如果多晶硅并非在沉積時原位摻雜，則可以通過 N型離子注入(大劑量的砷或者磷注入)或者N型擴(kuò)散(POCl3)進(jìn)行。毯覆式多晶硅柵極 層的形成包括可任選地后續(xù)形成硅化物，例如WSix，厚度在約500人至約2500之間，以降低 柵極電阻?？梢匀芜x地在毯覆式柵極層之上形成蓋層，例如為厚度在約200人至約2000A之 間的氧化物蓋層，以在后續(xù)高溫加工步驟中保護(hù)硅化物金屬。在柵電極材料之上對柵極掩 模進(jìn)行圖案化，以便刻蝕柵極材料(停止于位于其下的柵氧化物)，得到高側(cè)晶體管的柵極 190Α、190Β、和低側(cè)晶體管的柵極190C、以及互連，形成如圖19所示的結(jié)構(gòu)。在圖19所示的結(jié)構(gòu)之上形成圖案化的淺體區(qū)掩模，例如圖案化的抗蝕劑掩模，然 后進(jìn)行淺的硼注入形成高側(cè)和低側(cè)器件的P型體區(qū)200A-200D。剝離抗蝕劑，進(jìn)行淺體區(qū)退 火得到如圖20所示的結(jié)構(gòu)。如圖21所示，在圖20的結(jié)構(gòu)之上形成N+源極掩模并進(jìn)行淺N+源極注入。N+源 極注入可以包括使用劑量在約1E15原子/cm2至約1E16原子/cm2之間、能量在約30KeV 至約SOKeV之間的砷。接下來，在氧氣流下進(jìn)行源極退火，得到如圖21所示的包括注入?yún)^(qū) 210A-210G 的結(jié)構(gòu)。為了得到如圖22所示的結(jié)構(gòu)，在圖21的結(jié)構(gòu)之上形成圖案化的體接觸掩模，并進(jìn) 行P+體接觸注入。體接觸注入可以包括注入劑量在1E15原子/cm2至約5E15原子/cm2之 間、能量在約20KeV至約IOOKeV之間的二氟化硼(BF2)。在初始的體接觸注入后可以是任 選地進(jìn)行劑量在約5E14原子/cm2至約5E15原子/cm2、能量在約30KeV至約180KeV之間 的深度硼Il(Bll)注入。移除掩模，然后進(jìn)行P+體接觸退火以使圖22中所示的包括區(qū)域 220A-220D的注入擴(kuò)散。形成圖22所示的結(jié)構(gòu)后，進(jìn)行毯覆式共形氧化物的沉積230，形成在圖23中所示 高側(cè)器件內(nèi)的一個位置確定溝槽-襯底-接觸(TSC)的圖案化襯底接觸掩模。進(jìn)行一個或 多個各向異性刻蝕以移除毯覆式共形氧化物、柵氧化物、一部分外延層中的P型體區(qū)接觸 區(qū)、外延層中的深注入?yún)^(qū)以及一部分半導(dǎo)體襯底所暴露出的部分?？涛g后，移除圖案化的襯 底接觸掩模，進(jìn)行晶片的清潔，可以使用輕微的氧化物濕法刻蝕清除任何本身的或者其他 的氧化物，以在N型外延層中暴露出N+源極區(qū)的頂部。形成一個或多個毯覆式導(dǎo)電層232， 得到如圖23所示的結(jié)構(gòu)。毯覆式導(dǎo)電層232可以包括多種金屬，例如W、WSix、TiN、TiN+W、 CoSix中的一種或多種。在圖23中結(jié)構(gòu)之上形成圖案化的襯底接觸和柵極防護(hù)罩掩模，然后如圖24所示， 向下刻蝕該一個或多個導(dǎo)電層至氧化物。如圖所示，該刻蝕形成了掩埋柵極防護(hù)罩以及開關(guān)節(jié)點接觸結(jié)構(gòu)240。加工可以根據(jù)前述實施例的技術(shù)繼續(xù)，以得到如圖25中所示的包括 BPSG 250和金屬252A、252B的結(jié)構(gòu)。這樣，圖25中的器件包括集成高側(cè)源極與襯底的連接(開關(guān)節(jié)點)，其中漏極區(qū)域 中存在場氧化物，能夠改善器件之間的隔離并減小CeD。與前述各實施例相比，本實施例中 高側(cè)器件柵極的漏極一側(cè)的電場變?nèi)?，因為在該區(qū)域中柵氧化物下的氧化物較厚。同時，使 用場氧化物可以不再使用體掩模，因為厚氧化物可以形成在希望阻止來自暴露的硅區(qū)域中 的這種注入的地方。高側(cè)LDMOS器件和低側(cè)VDMOS器件共享柵氧化物和體區(qū)。示例性實施 例4
在本實施例中，可以使用掩埋層形成高側(cè)LDMOS器件的掩埋體區(qū)，這可以取代前 面實施例中使用的高能注入。通過使用掩埋層形成高側(cè)LDMOS器件的深體區(qū)，可以例如提 高擊穿電壓，因為用于將高側(cè)LDMOS的漏極從N+襯底隔離開的掩埋P型區(qū)域的深度可以比 使用透過硅的離子注入技術(shù)所可能到達(dá)的深度更深。對于LDM0S，擊穿電壓BVdss會受到N+ 漏極接觸和深P型體區(qū)的峰值摻雜之間的擊穿的限制。因此，深P型體區(qū)越深，高側(cè)擊穿電 壓越高。隨著P+埋層和N+漏極之間的外延層的厚度增加，BVdss也會增加。圖26-30中描繪了實施例4的示例性方法。圖26中，可以例如通過砷摻雜在高度 摻雜N+++半導(dǎo)體襯底262之上形成N型外延層260，其輸出電連接至(或隨后電連接至) 前面實施例中所描述的轉(zhuǎn)換器器件電感。在N型外延層上形成墊介電層264，比如墊氧化 物，厚度在約150人至約400人之間，得到如圖26所示的結(jié)構(gòu)。形成深體區(qū)掩模，以保護(hù)低側(cè) 器件、暴露出高側(cè)器件的N型外延層。本實施例中的加工步驟與前面實施例中的類似，除了 深P體區(qū)可以形成于外延層生長前之外。下一步，進(jìn)行深體區(qū)P型注入270得到如圖27所示的結(jié)構(gòu)。深體區(qū)P型注入可以 包括能量在約20KeV至約200KeV之間、劑量在1E13原子/cm2至約1E15原子/cm2之間的 硼注入。接下來進(jìn)行深體區(qū)退火，例如可以使用快速熱處理(RTP)，在溫度為約1100°C、持 續(xù)時間在約30秒至60秒、N2氣氛中進(jìn)行，即可使深體區(qū)注入充分?jǐn)U散。也可以使用爐內(nèi)退 火。接下來，參見圖28，剝離墊氧化物，根據(jù)已知技術(shù)生長第二 N型外延層280。第二 N型外延層的厚度應(yīng)滿足使外延層的總厚度足以承受垂直低側(cè)器件所需的漏電壓。在第二 N型外延層上形成墊氧化層282，進(jìn)行毯覆式N型漂移注入284，得到圖28中的結(jié)構(gòu)。下一步，在墊氧化物之上形成毯覆式氮化物層，形成圖案化的有源區(qū)域掩模以確 定有源器件區(qū)域?？涛g氮化物，移除掩模得到圖29中包括圖案化氮化物290的結(jié)構(gòu)。在加工進(jìn)行到這里時，可以使用類似于圖17-24的流程(省略圖17和18之間的 深體區(qū)注入)形成場氧化物和其他器件結(jié)構(gòu)，得到如圖30所描繪的結(jié)構(gòu)。圖中所示的結(jié)構(gòu) 包括橫向DMOS高側(cè)器件和平面VDMOS低側(cè)器件。集成的肖特基二極管從最終金屬結(jié)構(gòu)與 N摻雜硅的接觸得到平面器件。溝槽-襯底-接觸結(jié)構(gòu)形成與襯底(開關(guān)節(jié)點)的集成高 側(cè)源極連接。漏極中的場氧化物可以降低CeD。示例性實施例5在另一實施例中，使用埋層形成高側(cè)LDMOS器件的埋層?？梢允褂米詫?zhǔn)注入形 成低側(cè)垂直M0SFET，得到能改善器件工作期間的電學(xué)堅韌性的具有兩個物理臺階的橫斷 面，并有利于瞄定擊穿電壓，而且，該結(jié)構(gòu)的RDSw可減到最小。圖31-37中描繪了實施例5的各種示例性的加工步驟和結(jié)構(gòu)。如圖31所示，根據(jù)前述技術(shù)形成高度摻雜的半導(dǎo)體襯底。然后形成N摻雜外延層312，例如使用砷作為N型 摻雜劑，形成的厚度在約5000人至約20000人之間。接下來，形成墊介電層314，例如為厚 度在約150A至約400人之間的墊氧化物，以及形成厚度在約300人至約1500人之間氮化物層 316，得到如圖31所示的結(jié)構(gòu)。下一步，可以執(zhí)行一個任選的步驟，包括在氮化物之上形成諸如光刻膠等材料的 圖案化埋層掩模，以暴露出低側(cè)器件和低側(cè)器件的外延層之上的氮化物，并保護(hù)高側(cè)器件。 對暴露出的氮化物進(jìn)行刻蝕，得到圖案化的氮化物320，移除圖案化的埋層掩模層，然后進(jìn) 行N型VDMOS漏極的磷注入，其中劑量在1E12原子/cm2至約5E14原子/cm2之間、能量在 約30KeV至約90KeV之間、傾斜角約為7°。如果執(zhí)行了該任選的注入322，則能降低兩個 器件的漏極電阻。然后移除掩模，得到如圖32的結(jié)構(gòu)，或者類似結(jié)構(gòu)。如圖33所示，進(jìn)行熱氧化以在低側(cè)器件之上得到熱生長的氧化物330，然后剝離氮化物，進(jìn)行毯覆式P型埋層注入332，可以例如使用淺硼注入，其能量要足以穿透墊氧化 物但不能穿透熱氧化物。硼注入的能量在約IOKeV至約60KeV之間、劑量在1E13原子/cm2 至約1E15原子/cm2之間、傾斜角為7°即可滿足要求。接下來進(jìn)行退火就能得到圖33中 的結(jié)構(gòu)。因為場氧化物在晶片上形成臺階，在后續(xù)光刻步驟中場氧化物可以作為對準(zhǔn)標(biāo)記， 以變精確地對準(zhǔn)掩模。在形成圖33的結(jié)構(gòu)后，剝離氧化物并清潔晶片，以移除墊氧化物和熱氧化物。 進(jìn)行另一外延生長340，根據(jù)形成最終器件的擊穿電壓的要求，使外延層的厚度增加在約 5000人到約6000人之間。形成墊氧化物342，然后進(jìn)行毯覆式N型漂移注入344，得到如圖 34中的結(jié)構(gòu)。接下來，形成氮化物層，然后使用圖案化有源區(qū)域掩模進(jìn)行刻蝕。移除有源區(qū)域掩 模，得到如圖35中包括圖案化氮化物350的結(jié)構(gòu)。場氧化后剝離氮化物得到如圖36中包 括場氧化物360的結(jié)構(gòu)。根據(jù)前述各實施例執(zhí)行各種加工操作就可得到類似于圖37的結(jié)構(gòu)。圖37中的結(jié) 構(gòu)包括橫向DMOS高側(cè)器件56和平面低側(cè)器件54。其中集成的肖特基二極管，由最終金屬 結(jié)構(gòu)370B和平面VDMOS器件的η型摻雜硅襯底372的接觸得到。在該結(jié)構(gòu)中，場氧化物僅 在高側(cè)LDMOS器件的漏極區(qū)域中保留。示例性實施例6類似于圖38-45中所描繪的方法可以在單外延層工藝的基礎(chǔ)上形成雙埋層結(jié)構(gòu)。 本實施例包括將快速擴(kuò)散劑(例如，硼或者磷)注入到高度摻雜N+++半導(dǎo)體襯底中，該襯 底系用諸如砷等慢速擴(kuò)散劑摻雜。高側(cè)LDMOS器件的體區(qū)可以直接連接至開關(guān)節(jié)點，因而 將其體區(qū)與高度摻雜N+++襯底直接接觸幾乎不會甚至根本不會存在瑕疵。如圖38所示，半導(dǎo)體襯底380用N型慢速擴(kuò)散劑如砷進(jìn)行摻雜，得到高度摻雜襯 底。根據(jù)前述的各實施例，襯底的輸出可以電連接(或后續(xù)將電連接)至電壓轉(zhuǎn)換器器件 的電感器。在半導(dǎo)體襯底上形成厚度在約150人至約400人之間的墊氧化物382，然后沉積厚 度在約300人至約1500人之間的氮化物層384，得到如圖38中的結(jié)構(gòu)。如圖39所示，形成圖案化的氮化物掩模390，以保護(hù)高側(cè)器件并暴露出低側(cè)器件， 然后執(zhí)行可任選的注入磷392形成N型低側(cè)VDMOS器件。注入時劑量在1Ε12原子/cm2至 約5E15原子/cm2之間、能量在約30KeV至約90KeV之間、傾斜角約為7°。然后剝離抗蝕 劑得到如圖39所示的結(jié)構(gòu)。
接下來，進(jìn)行熱氧化得到如圖40所示的熱氧化物400。然后剝離圖39中的氮化物，并進(jìn)行毯覆式淺硼P型體區(qū)埋層注入402，該注入穿透墊氧化物但并不穿透更厚的熱氧化 物。硼注入的劑量在1E13原子/cm2至約1E15原子/cm2之間、能量在約IOKeV至約60KeV 之間、傾斜角為7°即可滿足要求。然后進(jìn)行退火使P型體區(qū)埋層擴(kuò)散，得到圖40中的結(jié) 構(gòu)。因為場氧化物在晶片中形成臺階，在后續(xù)光刻步驟中場氧化物可以作為對準(zhǔn)標(biāo)記，以便 精確地對準(zhǔn)掩模。下一步，剝離氧化物以將熱氧化物從低側(cè)襯底移除，將墊氧化物從高側(cè)襯底移除。 如圖41所示，根據(jù)最終形成器件的擊穿電壓的要求，生長厚度在約2500人至約6000人之間 的N型外延層410。生長墊氧化物412，進(jìn)行毯覆式N型漂移注入414，透過墊氧化物進(jìn)入到 外延層中，得到如圖42中的結(jié)構(gòu)。執(zhí)行氮化物沉積、有源區(qū)域掩模形成、使用圖案化的有源 區(qū)域掩模的氮化物刻蝕以對氮化物進(jìn)行圖案化、以及抗蝕劑剝離，得到圖42中包括圖案化 氮化物420的結(jié)構(gòu)。在本實施例中，圖案化氮化物形成未來的器件有源區(qū)域。下一步，使用場氧化形成場氧化物430，然后進(jìn)行上擴(kuò)散(up-diffusion)退火，使 P型埋層402擴(kuò)散至外延層410中，得到擴(kuò)散區(qū)432。盡管上擴(kuò)散退火同時將來自高側(cè)P+埋 層的P型摻雜劑(即硼)402和來自經(jīng)注入的低側(cè)器件的N型摻雜劑(磷)392進(jìn)行擴(kuò)散， 但擴(kuò)散較快的P型摻雜劑比N型摻雜劑(磷)在N型外延層中達(dá)到更好的水平?？梢赃M(jìn)行后續(xù)加工得到類似于圖44中的結(jié)構(gòu)。圖44的結(jié)構(gòu)包括LDMOS高側(cè)器件， 其設(shè)計包括兩個溝槽_襯底_接觸結(jié)構(gòu)440A、440B。因而在本實施例中，LDMOS結(jié)構(gòu)被可以用于降低垂直低側(cè)器件的N+源極至N+漏 極連接的電阻、以及可以用于完全橫向隔離高側(cè)器件的N+溝道擴(kuò)散區(qū)的溝槽接觸結(jié)構(gòu)所 圍繞。圖44中進(jìn)一步描繪了平面VDMOS低側(cè)器件。示例性實施例7在本實施例中，如圖45-50所描繪的，使用圖案化的P+埋層控制硼向高側(cè)LDMOS 器件的N型漂移區(qū)的上擴(kuò)散。這對于高側(cè)LDMOS器件而言，無需增加N型外延硅層的厚度， 即可提高BVdss。如圖45所示，在經(jīng)砷高度摻雜的半導(dǎo)體襯底452上形成厚度在約150人至約400人 之間的墊氧化物450。如圖46所示，在半導(dǎo)體襯底452之上形成圖案化的光刻膠層，在高側(cè)器件56的襯 底452內(nèi)確定出注入P+注入?yún)^(qū)462A、462B，以形成P+埋層。進(jìn)行淺毯覆式P型(硼)埋層 注入，得到46所示的結(jié)構(gòu)。硼注入的劑量在1E13原子/cm2至約1E15原子/cm2之間、能量 在約IOKeV至約60KeV之間、傾斜角為7°即可滿足要求。下一步，剝離抗蝕劑，刻蝕氧化物以移除墊氧化物，隨之進(jìn)行晶片清潔。根據(jù)最終 要形成器件的擊穿電壓的要求，生長厚度在約2500人至約6000人之間的N型外延層470。形 成墊氧化物472，隨之進(jìn)行毯覆式N型漂移注入，得到圖47中的結(jié)構(gòu)。形成氮化物層480并對之圖案化，例如使用圖案化的有源區(qū)域抗蝕劑掩模，以形 成圖48中的結(jié)構(gòu)。進(jìn)行場氧化，形成場氧化物490，隨之進(jìn)行上擴(kuò)散退火，并剝離氮化物， 得到圖49中包括擴(kuò)散P型埋層492的結(jié)構(gòu)。經(jīng)上擴(kuò)散退火所得到的擴(kuò)散P+區(qū)域與圖49 中描繪的相似。注入埋層中的P+摻雜劑向上擴(kuò)散至N型外延層470中。由于圖46中的注 入為掩模所覆蓋，高側(cè)器件的漏極區(qū)域的擴(kuò)散中有一個間斷(break)，提高了最終要形成的LDMOS器件的擊穿電壓?？梢岳绺鶕?jù)前面的各實施例進(jìn)行后續(xù)加工，以得到如圖50中所描繪的結(jié)構(gòu)。在某些應(yīng)用中，由于P型埋層深度和分布的不同，在給定外延結(jié)構(gòu)的情況下，該結(jié)構(gòu)的P+埋層 能使擊穿電壓提高至最大值。P+埋層的圖案(分布)可以設(shè)計為使N型漂移區(qū)下的摻雜最 小化，以使擊穿電壓最大化。與示例性實施例6相似，本實施例包括形成N型外延層前直接注入于襯底內(nèi)的深 體區(qū)。在本實施例中，對深體區(qū)進(jìn)行圖案化，使其部分被掩模覆蓋，以從高側(cè)漏極區(qū)阻斷開， 便于調(diào)整上擴(kuò)散至LDMOS結(jié)構(gòu)的漏極和收集區(qū)域的硼的數(shù)量。圖50中描繪了埋層P+區(qū) 500和低摻雜P型區(qū)502，后者是埋層P+區(qū)被圖46中所示的掩模460所阻斷的區(qū)。這條路 徑的好處之一就是使擊穿電壓提高至最大，例如通過減小深P型體區(qū)擴(kuò)散至LDMOS的N+漏 極接觸的量。因此，本發(fā)明的各種實施例都能提供降低成本的電壓轉(zhuǎn)換器件，這是由于兩個功 率器件(高側(cè)器件和低側(cè)器件)都形成在單個半導(dǎo)體芯片上。這個芯片可以與控制電壓轉(zhuǎn) 換器操作的在一個獨立芯片上的控制器電路共裝在一起。包括高側(cè)平面橫向DMOS器件和 低側(cè)垂直DMOS器件功率器件，通過降低或者消除寄生電感而具備高效率(低功率損失)和 高頻率。上述方法得以使用高側(cè)和低側(cè)器件，比以往的電壓轉(zhuǎn)換器更具優(yōu)勢。使用單個控 制器，只要改變包含輸出器件的芯片(即“功率芯片”)就能得到多種產(chǎn)品。另外，所描述的 器件相比以往的器件設(shè)計，可以降低對控制器的噪聲反饋，也降低了對控制器的熱反饋。在工作時，高度摻雜襯底是開關(guān)節(jié)點。這樣，晶片的背側(cè)也是輸出級的開關(guān)節(jié)點 (輸出)，因而可以電連接于需要連接至輸出部的器件。假定高側(cè)和低側(cè)功率器件都使用 N溝道器件，在開關(guān)節(jié)點和高側(cè)器件的源極之間可能不會產(chǎn)生寄生電感，和低側(cè)器件的漏極 之間也如此。而且，需要使用單層金屬對高側(cè)器件的漏極、低側(cè)器件的源極、以及這兩個器件的 柵極中的每一個進(jìn)行互連。另外，連接至器件的半導(dǎo)體襯底的溝槽_襯底_接觸結(jié)構(gòu)可以充作高側(cè)器件柵極 的防護(hù)罩結(jié)構(gòu)，除了能消除寄生源極電感外，還能使寄生電容減至最低、使柵極免受其他器 件的電學(xué)影響，例如來自覆蓋其上的漏極互連的影響。在各實施例中，使用將TSC結(jié)構(gòu)與柵極防護(hù)罩結(jié)合的工藝形成所述器件結(jié)構(gòu)，這 樣去掉了多個加工步驟。已經(jīng)描述了多個形成掩埋P型體區(qū)的加工路線。例如，該區(qū)域可以使用穿過最終N 型外延層的上表面進(jìn)行注入，或者使用穿過在最后N型外延層之前形成的第一薄N型外延 層進(jìn)行注入，或者使用直接進(jìn)入襯底的注入，依靠的是與襯底摻雜(例如砷)相比，硼的擴(kuò) 散更快，在生長于襯底頂上的N型外延層內(nèi)形成深P型體區(qū)?？赡軐?dǎo)致不考慮在單個襯底上使用平面LDMOS器件和垂直DMOS器件的因素有很 多。例如，其形成方法不相容，這樣就導(dǎo)致不會考慮在同一個襯底上形成這兩個器件。所描 述的各實施例提供了以最少的步驟形成這兩個器件的方法。而且，通過使用形成在P型襯 底上的橫向結(jié)構(gòu)，可以提供高性能的單片功率器件，P型襯底常規(guī)上并不連接至高電流電路 電極。這樣，緊湊且低成本的垂直功率器件就未得到考慮。最后，以往的形成器件的方法成 本高昂，因而在單個芯片上形成這兩種器件類型的成本令人望而卻步。本發(fā)明的方法提供了 一種在單個襯底上形成這兩種器件類型同時又節(jié)約成本的途徑。雖然陳述本發(fā)明寬廣范圍的數(shù)值范圍和參數(shù)都是近似值，但是具體實施例中報告 的數(shù)值都盡可能地做到準(zhǔn)確。然而，任何數(shù)值都必然內(nèi)在地包含由于各自測試測量手段中 的標(biāo)準(zhǔn)偏差所帶來的某些誤差。而且，本發(fā)明所公開的所有范圍應(yīng)理解為包含任何以及所 有包含于其中的次范圍。例如，范圍“小于10”包括任何以及所有在最小值零與最大值10 之間(并包括端值)的次范圍，即，任何以及所有最小值大于等于零，以及最大值等于小于 10，例如，1至5。在某些情況下，所述參數(shù)的數(shù)值可以為負(fù)值。在此情況下，表述為范圍“小 于10”的示例值則還包括負(fù)值，例如，-1、-2、-3、-10、-20、-30等。雖然本發(fā)明是根據(jù)一個或多個具體實施方式
進(jìn)行說明的，但是可以對所說明的實施例進(jìn)行改變或者更改，而不脫離權(quán)利要求的精神實質(zhì)和范圍。另外，盡管本發(fā)明的某個特 定特征可能僅在若干實現(xiàn)方式的其中一個中公開，該特征可以與其他實現(xiàn)方式中的一個或 多個其他特征結(jié)合，以便實現(xiàn)任何給定或者特定的功能。而且，在具體描述和權(quán)利要求中使 用了術(shù)語“包括”、“包含”、“具有”、“具備”、“帶有”或者其變形，其含義應(yīng)類似于包括，是“包 括在內(nèi)”之義。術(shù)語“...中的至少之一”用于表示可以選擇所列項目的一個或多個。更進(jìn)
一步地，本發(fā)明中的說明書和權(quán)利要求中，術(shù)語“在......上”用于兩種材料時，一個在另
一個“上”，意味著材料之間有某種接觸，而“在......之上”意味著材料之間鄰近，但可能
還具有一個或多個居于其間的其他材料，因而接觸是可能的，但不是必須的。“在......上”
和“在......之上”在使用中都不表示方向性。術(shù)語“共形”描述的是其下面的材料的角
度在共形材料中得到保持的涂敷材料。術(shù)語“約”表明所列的數(shù)值可以有某種改變，只要 該改變不會導(dǎo)致不符合所述的實施例中的工藝或者結(jié)構(gòu)。最后，“示例性(的)”表明這種 描述只是一種舉例說明，并非意味著是理想情況。對本領(lǐng)域技術(shù)人員而言，在考慮了本發(fā) 明公開的具體描述和實踐情況后，其他實施方式是顯而易見的。本發(fā)明的具體描述和舉例 都僅僅意圖進(jìn)行示例性說明，其真正的范圍和實質(zhì)由權(quán)利要求進(jìn)行表述。圖1 ；圖2 ；圖3 ； 圖 4 ；BURIED P+ :P+埋層；N-Epi :N 外延層；N-DRIFT(N) :N 漂移(N) ；N++SUBSTRATE :N++襯 底；圖 5 圖 6 ；P-BODY :P體區(qū)；N+SOURCE :N+源極；圖 7 ；圖 8 ；P+BODY CONTACT IMPLANT :P+ 體接觸注入；N+++SUBSTRATE :N+++襯底；圖 9 ；圖 10 ；N+SUBSTRATE :N+襯底；圖 11 ；圖 12 ； N+++SUBSTRATE :N+++ 襯底；圖 13 ；圖 14 ；N+++SUBSTRATE :N+++ 襯底；N-Epi :N 外延層；圖 15 ；N+++SUBSTRATE :N+++ 襯底；N-Epi :N 外延層；P+BODYCONTACT :P+ 體接觸；圖 16 ；圖 17 N+++SUBSTRATE :N+++ 襯底；N-Epi :N 外延層；圖 18 ；圖 19 ；N-Epi :N 外延層；圖 20 ；圖 21 ； N-Epi :N外延層；圖22 ；圖23 ；N-Epi :N外延層；圖24 ；圖25 ；N-Epi :N外延層；圖26 ；圖27 ； 圖28 ；圖29 ；圖30 ；圖31 ；圖32 ；圖33 ；圖34 ；圖35 ；圖36 ；圖37 ；圖38 ；圖39 ；圖40 ；圖 41 ；圖 42 ；圖 43 ；圖 44 ；圖 45 ；圖 46 ；圖 47 ；圖 48 ；圖 49 ；圖 50。
權(quán)利要求
一種半導(dǎo)體器件電壓轉(zhuǎn)換器，包括具有上表面的的半導(dǎo)體晶片部件；位于單個半導(dǎo)體芯片上的輸出級，所述輸出級包括包括橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)器件的高側(cè)晶體管；以及包括垂直擴(kuò)散金屬氧化物半導(dǎo)體(VDMOS)器件的低側(cè)晶體管；其中，在垂直于所述半導(dǎo)體晶片上表面的橫截面上，所述LDMOS器件的柵極和所述VDMOS器件的柵極在一個與所述半導(dǎo)體晶片部分的所述上表面平行的平面中共面。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件電壓轉(zhuǎn)換器，進(jìn)一步包括 所述LDM0S器件的體區(qū)；以及所述VDM0S器件的體區(qū)，其中所述LDM0S器件的體區(qū)和所述VDM0S器件的體區(qū)由單個注入?yún)^(qū)提供。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件電壓轉(zhuǎn)換器，進(jìn)一步包括所述半導(dǎo)體晶片部件包括具有導(dǎo)電類型的區(qū)域，其摻雜濃度在約1E18至1E20原子/cm 3；所述LDM0S包括具有該導(dǎo)電類型的漏極；以及 所述VDM0S器件包括具有該導(dǎo)電類型的漏極。
4.根據(jù)權(quán)利要求3的半導(dǎo)體器件電壓轉(zhuǎn)換器，進(jìn)一步包括 所述LDM0S器件的體區(qū)；以及所述VDM0S器件的體區(qū)，其中所述LDM0S器件的體區(qū)和所述VDM0S器件的體區(qū)由具有所述導(dǎo)電類型的單個注入?yún)^(qū)提供。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件電壓轉(zhuǎn)換器，進(jìn)一步包括 導(dǎo)電溝槽接觸，其至少有一部分位于半導(dǎo)體襯底中的溝槽內(nèi)； 所述LDM0S器件的至少一個導(dǎo)電柵極部分；以及柵極防護(hù)罩，位于所述LDM0S器件的所述至少一個導(dǎo)電柵極部分和覆蓋所述柵極防護(hù) 罩的結(jié)構(gòu)之間，其中，所述柵極防護(hù)罩和所述導(dǎo)電溝槽接觸是單個導(dǎo)電結(jié)構(gòu)。
6.一種形成半導(dǎo)體電壓轉(zhuǎn)換器的方法，包括在半導(dǎo)體芯片上形成包括橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDM0S)器件的高側(cè)晶體管； 在所述半導(dǎo)體芯片上形成包括垂直擴(kuò)散金屬氧化半導(dǎo)體(VDM0S)器件的低側(cè)晶體管。
7.根據(jù)權(quán)利要求6所述的方法，其中所述半導(dǎo)體芯片為第一半導(dǎo)體芯片，所述方法進(jìn) 一步包括在與所述第一半導(dǎo)體芯片不同的第二半導(dǎo)體芯片上形成電壓轉(zhuǎn)換器控制器電路；以及 將包括所述LDM0S器件和所述VDM0S器件的所述第一晶體管芯片上的輸出電路電連接 至所述第二半導(dǎo)體芯片上的所述控制電路。
8.根據(jù)權(quán)利要求7所述的方法，進(jìn)一步包括將所述第一半導(dǎo)體芯片和所述第二半導(dǎo)體 芯片共裝成單個半導(dǎo)體器件。
9.根據(jù)權(quán)利要求6所述的方法，進(jìn)一步包括形成單個導(dǎo)電結(jié)構(gòu)，該單個導(dǎo)電結(jié)構(gòu)形成 柵極防護(hù)罩，位于所述LDM0S結(jié)構(gòu)的至少一個導(dǎo)電柵極部分和覆蓋所述柵極防護(hù)罩的導(dǎo)電結(jié)構(gòu)之間；以及溝槽導(dǎo)體，電連接至半導(dǎo)體襯底和所述LDMOS器件的源極區(qū)。
10.根據(jù)權(quán)利要求12所述的方法，進(jìn)一步包括形成單個導(dǎo)電結(jié)構(gòu)，該單個導(dǎo)電結(jié)構(gòu)形成漏極互連，將所述LDMOS的漏極連接至輸入電壓(VIN)；以及 源極互連，將所述VDMOS的源極電連接至地。
全文摘要
電壓轉(zhuǎn)換器，包括輸出電路，其中輸出電路具有可以形成在單個芯片(“PowerDie”)上的高側(cè)器件和低側(cè)器件。該高側(cè)器件包括橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)，低側(cè)器件包括平面垂直擴(kuò)散金屬氧化物半導(dǎo)體(VDMOS)。該電壓轉(zhuǎn)換器可以進(jìn)一步包括位于其他芯片上的控制電路，該控制電路可以通過功率芯片電連接至功率芯片、并可以與功率芯片共裝(co-packaged)。
文檔編號H02M3/155GK101807855SQ200911000270
公開日2010年8月18日 申請日期2009年12月23日 優(yōu)先權(quán)日2008年12月23日
發(fā)明者F·希伯特 申請人:英特賽爾美國股份有限公司