專利名稱：離子加速器高精度通用軟核數(shù)字電源調(diào)節(jié)器的制作方法
技術領域：
本發(fā)明涉及一種離子加速器高精度通用軟核數(shù)字電源調(diào)節(jié)器?？梢赃m用于 離子加速器多種拓撲類型的高精度數(shù)字電源脈沖和直流運行方式。
背景技術：
離子加速器依靠二極鐵、四極鐵等磁鐵透鏡實現(xiàn)對束流的控制，磁鐵對電 源的運行方式為脈沖和直流兩種， 一般的數(shù)字電源拓撲類型固定，而且無法 滿足離子加速器數(shù)字電源的高精度數(shù)據(jù)采集、高速高精度數(shù)字調(diào)節(jié)、高精度 P麗輸出等要求。

發(fā)明內(nèi)容
鑒于上述，本發(fā)明的目的在于為離子加速器不同拓撲類型電源提供能夠 運行于脈沖和直流兩種方式的通用高精度軟核數(shù)字電源調(diào)節(jié)器。通過大容量
FPGA外擴高速高精度ADC實現(xiàn)對高精度離子加速器電源輸出電流電壓信號采 集，經(jīng)高精度軟核數(shù)字電源處理器處理后轉(zhuǎn)換為高精度P麗信號輸出完成對 電源輸出的控制和調(diào)節(jié)。
本發(fā)明的目的通過以下技術方案來實現(xiàn)
一種離子加速器高精度通用軟核數(shù)字電源調(diào)節(jié)器，含大容量FPGA EP2C35 擴展高速高精度ADC模塊、高速高精度DAC模塊、非易失性高速大容量數(shù)據(jù) 存儲器模塊、大容量SRAM和DDR SDRAM，輸出高精度P麗調(diào)節(jié)信號通道，提 供同步脈沖光纖輸入通道、通用電源故障保護信號輸入通道、數(shù)字電源串行 通訊口和CAN總線通訊口；大容量FPGA EP2C35通過高速數(shù)字隔離器件連接 兩個高速高分辨率ADC模塊、 一個高速8通道ADC模塊、兩個高速高精度DAC 模塊，通過高速數(shù)字隔離器件連接RS232通訊設備和C認bus通訊設備,連接 非易失性高速大容量數(shù)據(jù)存儲器和大容量SRAM、 DDR SDRAM，基于軟核的通用高精度數(shù)字電源調(diào)節(jié)器輸出8路具有5ns高分辨率的PWM信號，輸入一路 通用電源故障保護信號和一路光纖同步脈沖運行信號。
上述的大容量FPGA為EP2C35,高精度軟核數(shù)字電源處理器為Verilog HDL語言描述的離子加速器通用數(shù)字電源IP核。
上述的第一路高速高精度ADC模塊通過FPGA EP2C35的一組工0管腳連接 至數(shù)字隔離器件ADUM1402，隔離后連接到高速高精度ADC AD7634的SPI通 訊接口(FPGA內(nèi)的SPI通訊IP核控制該組10工作時序)；+5V電壓基準源 ADR435B輸出基準信號送入AD7634的外部參考輸入管腳；外界輸入的士10V 單端電壓信號經(jīng)ADA4922構(gòu)成的單端轉(zhuǎn)差分電路轉(zhuǎn)化為差分電壓信號輸出到 AD7634的模擬信號輸入管腳。
本發(fā)明共有兩路高速高精度ADC模塊電路，第二路高速高精度ADC模塊電 路與第一路使用同樣的ADC設計，僅僅是數(shù)字接口通訊使用FPGA不同的10 接口。兩路高速高精度ADC模塊的核心是AD7634， 一路采集高精度電流，另 一路采集高精度電壓為數(shù)字電源調(diào)節(jié)器提供高精度反饋信號。
上述的第一路高速高精度DAC模塊通過EP2C35的一組工0管腳連接至數(shù)字 隔離器件ADUM1401，隔離后連接到高速高精度DAC AD5542的SPI通訊接口 (FPGA內(nèi)的SPI通訊IP核控制該組10工作時序)；+5V電壓基準源ADR435B 輸出基準信號送入AD5542的外部參考輸入管腳；AD5542的雙極性電壓輸出 信號輸出至精密運算放大器0PA2277，輸出范圍是士10V。
本發(fā)明共有兩路高速高精度DAC模塊電路，第二路DAC模塊電路與第一路 使用同樣的DAC設計，僅僅是數(shù)字接口通訊使用FPGA不同的IO接口。兩路 高速高精度DAC模塊的核心是AD5542，可以同步輸出高精度模擬信號。
上述的輸出8路高精度P麗調(diào)節(jié)信號可以用軟件定義各個管腳是否使用 P麗功能，其中P麗l、 P麗2 —組、P麗3、 P麗4 一組、P麗5、 P麗6 —組、P麗7、 P麗8 —組。因而離子加速器高精度通用數(shù)字電源調(diào)節(jié)器可以適應任何一種功 率開關管數(shù)量小于等于8路的離子加速器高精度電源。
P麗3、 P麗4， P麗5、 P麗6禾Q P麗7、 P麗8的連接方式跟P麗l、 P麗2這一 組完全相同，以P畫l、 P麵2為例說明。EP2C35 —組10中P麗l、 P麗2管腳送入驅(qū)動器PI5C3384的3. 3V信號側(cè)，經(jīng)PI5C3384驅(qū)動為5V信號輸出送入 高速門電路74F08的A0、 Al，從74F08的00、 01輸出送入高速光藕HCPL0630 輸入管腳，經(jīng)隔離后從HCPL063輸出0UT—HS1信號和0UT一HS2信號；數(shù)字電 源故障硬件連鎖保護信號PW_EN送入74F08的B0、 Bl在故障條件時硬件封 鎖PWM脈沖。
本發(fā)明的優(yōu)點是
本發(fā)明能夠滿足離子加速器數(shù)字電源高精度數(shù)據(jù)采集、高速高精度數(shù)字 調(diào)節(jié)、高精度PWM輸出的要求，適用于離子加速器二極鐵、四極鐵、六極鐵 等多種拓撲類型數(shù)字電源脈沖和直流兩種的運行狀態(tài)，應用于普通離子加速 器和專用離子治癌加速器，或其它類似用途；開發(fā)不同IP核的數(shù)字電源軟件 可以控制不同拓撲類型的離子加速器電源，利用數(shù)字通訊靈活的組網(wǎng)方式可 實現(xiàn)對不同類型數(shù)字電源的分布式網(wǎng)絡控制。


圖l本發(fā)明的各部分整體連接框圖。 圖2本發(fā)明的第一路高速高精度ADC模塊電路原理框圖。 圖3本發(fā)明的第一路高速高精度DAC模塊電路原理框圖。 圖4本發(fā)明的多路高精度P麗調(diào)節(jié)信號通道示意圖。
具體實施例方式
一種離子加速器高精度通用軟核數(shù)字電源調(diào)節(jié)器采用8層印制板結(jié)構(gòu)， EP2C35是核心器件，所有高精度ADC模塊、DAC模塊，P額輸出通道以及數(shù) 字通訊設備等均采用高速數(shù)字隔離器件或高速光藕隔離，具有良好的抗干擾 能力。
圖1是本發(fā)明的各部分整體連接框圖。大容量FPGA EP2C35通過高速數(shù) 字隔離器件連接兩個高速高分辨率ADC模塊、 一個高速8通道ADC模塊、兩 個高速高精度DAC模塊，通過高速數(shù)字隔離器件連接RS232通訊設備和CAN bus通訊設備，連接非易失性高速大容量數(shù)據(jù)存儲器和大容量SRAM、 DDRSDRAM，基于軟核的通用高精度數(shù)字電源調(diào)節(jié)器輸出8路具有5ns高分辨率的 P麵信號，輸入一路通用電源故障保護信號和一路光纖同步脈沖運行信號。
圖2是本發(fā)明的第一路高速高精度ADC模塊電路原理框圖。EP2C35的一 組10管腳連接至數(shù)字隔離器件ADUM1402，隔離后連接到高速高精度ADC AD7634的SPI通訊接口 (FPGA內(nèi)的SPI通訊IP核控制該組10工作時序)；+5V 電壓基準源ADR435B輸出基準信號送入AD7634的外部參考輸入管腳；外界輸 入的土10V單端電壓信號經(jīng)ADA4922構(gòu)成的單端轉(zhuǎn)差分電路轉(zhuǎn)化為差分電壓 信號輸出到AD7634的模擬信號輸入管腳。
圖3是本發(fā)明的第一路高速高精度DAC模塊電路原理框圖。EP2C35的一 組10管腳連接至數(shù)字隔離器件ADUM1401,隔離后連接到高速高精度DAC AD5542的SPI通訊接口 (FPGA內(nèi)的SPI通訊IP核控制該組10工作時序)；+5V 電壓基準源ADR435B輸出基準信號送入AD5542的外部參考輸入管腳；AD5542 的雙極性電壓輸出信號輸出至精密運算放大器OPA2277，輸出范圍是士10V。
見圖4是本發(fā)明的多路高精度P麗調(diào)節(jié)信號通道示意圖。離子加速器高精 度通用軟核數(shù)字電源調(diào)節(jié)器所述輸出8路高精度P而調(diào)節(jié)信號可以用軟件定 義各個管腳是否使用P麗功能，其中P麗l、 P觀2 —組、PWM3、 P麗4 一組、 P麗5、 P麗6—組、PWM7、 P麗8—組。因而離子加速器高精度通用數(shù)字電源調(diào) 節(jié)器可以適應任何一種功率開關管數(shù)量小于等于8路的離子加速器高精度電 源。
P麗3、 PWM4， P麗5、 PWM6和PWM7、 P麗8的連接方式跟PWM1、 PWM2這一 組完全相同，以PWM1、 P麗2為例說明。EP2C35 一組.10中P麗l、 PWM2管腳 送入驅(qū)動器PI5C3384的3. 3V信號側(cè)，經(jīng)PI5C3384驅(qū)動為5V信號輸出送入 高速門電路74F08的A0、 Al，從74F08的00、 01輸出送入高速光藕HCPL0630 輸入管腳，經(jīng)隔離后從HCPL063輸出0UT—HS1信號和0UT一HS2信號；數(shù)字電 源故障硬件連鎖保護信號P觀一EN送入74F08的B0、 Bl在故障條件時硬件封 鎖P麗脈沖。
權(quán)利要求
1、一種離子加速器高精度通用軟核數(shù)字電源調(diào)節(jié)器，其特征在于用大容量FPGA EP2C35擴展高速高精度ADC模塊、高速高精度DAC模塊、非易失性高速大容量數(shù)據(jù)存儲器模塊、大容量SRAM和DDR SDRAM，輸出高精度PWM調(diào)節(jié)信號通道，提供同步脈沖光纖輸入通道、通用電源故障保護信號輸入通道、數(shù)字電源串行通訊口和CAN總線通訊口；其連接方式是大容量FPFA通過高速數(shù)字隔離器件擴展兩路高速高精度ADC模塊、一路高速8通道ADC模塊、兩路高速高精度DAC模塊，通過高速數(shù)字隔離器件擴展RS232通訊設備和CAN bus通訊設備，擴展非易失性高速大容量數(shù)據(jù)存儲器和大容量SRAM、DDR SDRAM，基于軟核的通用高精度數(shù)字電源調(diào)節(jié)器輸出8路具有5ns高分辨率的PWM信號，輸入一路通用電源故障保護信號和一路光纖同步脈沖運行信號。
2、 如權(quán)利要求1所述的一種離子加速器高精度通用軟核數(shù)字電源調(diào)節(jié) 器，其特征在于上述大容量FPGA為EP2C35，所述高精度軟核數(shù)字電源處理 器是Verilog HDL語言描述的離子加速器通用數(shù)字電源IP核。
3、 如權(quán)利l所述的一種離子加速器高精度通用軟核數(shù)字電源調(diào)節(jié)器，其 特征在于上述第一路高速高精度ADC模塊通過EP2C35的一組10管腳連接至 數(shù)字隔離器件ADUM1402，隔離后連接到高速高精度ADC AD7634的SPI通訊 接口 ； +5V電壓基準源ADR435B輸出基準信號送入AD7634的外部參考輸入管 腳；外界輸入的士10V單端電壓信號經(jīng)ADA4922構(gòu)成的單端轉(zhuǎn)差分電路轉(zhuǎn)化 為差分電壓信號輸出到AD7634的模擬信號輸入管腳。共有兩路高速高精度 ADC模塊電路，第二路高速高精度ADC模塊電路與第一路使用同樣的ADC設 計，僅僅是數(shù)字接口通訊使用FPGA不同的10接口。兩路高速高精度ADC模 塊的核心是AD7634。
4、如權(quán)利1所述的一種離子加速器高精度通用軟核數(shù)字電源調(diào)節(jié)器，其 特征在于上述第一路高速高精度DAC模塊通過EP2C35的一組10管腳連接 至數(shù)字隔離器件ADUM1401，隔離后連接到高速高精度DAC AD5542的SP工通訊接口 ； +5V電壓基準源ADR435B輸出基準信號送入AD5542的外部參考輸入 管腳；AD5542的雙極性電壓輸出信號輸出至精密運算放大器0PA2277,輸出范 圍是士10V。共有兩路高速高精度DAC模塊電路，第二路DAC模塊電路與第一 路使用同樣的DAC設計，僅僅是數(shù)字接口通訊使用FPGA不同的10接口。兩 路高速高精度DAC模塊的核心是AD5542，可以同步輸出高精度模擬信號。
5、如權(quán)利l所述的一種離子加速器高精度通用軟核數(shù)字電源調(diào)節(jié)器，其 特征在于上述輸出高精度PWM調(diào)節(jié)信號可以用軟件定義各個管腳是否使用 PWM功能，其中P麗l、 P麗2 —組、PWM3、 P麗4 一組、P麗5、 P麗6 —組、P麗7、 P麗8 —組。因而離子加速器高精度通用數(shù)字電源調(diào)節(jié)器可以適應任何一種功 率開關管數(shù)量小于等于8路的離子加速器高精度電源。PWM3、 P麗4， P麗5、 P麗6和P麗7、 P麗8的連接方式跟P麗l、 P麗2這一組完全相同，以P麗l、 P麗2 為例說明。EP2C35 一組10中P麗l、 P麗2管腳送入驅(qū)動器PI5C3384的3. 3V 信號側(cè)，經(jīng)PI5C3384驅(qū)動為5V信號輸出送入高速門電路74F08的A0、 Al， 從74F08的00、01輸出送入高速光藕HCPL0630輸入管腳，經(jīng)隔離后從HCPL063 輸出OUT—HS1信號和OUT—HS2信號；數(shù)字電源故障硬件連鎖保護信號PWM_EN 送入74F08的B0、 Bl在故障條件時硬件封鎖PWM脈沖。
全文摘要
本發(fā)明涉及一種離子加速器高精度通用軟核數(shù)字電源調(diào)節(jié)器。一種離子加速器高精度通用軟核數(shù)字電源調(diào)節(jié)器包括高速大容量FPGA，高精度軟核數(shù)字電源處理器，高速高精度ADC，高速高精度DAC，8路5ns高精度PWM輸出通道，1路同步脈沖光纖輸入通道，1路通用電源故障保護信號輸入通道，非易失性高速大容量FLASH存儲器，大容量SRAM和DDR SDRAM，數(shù)字電源串行通訊口和CAN總線通訊口。本發(fā)明的優(yōu)點是滿足離子加速器數(shù)字電源高精度數(shù)據(jù)采集、高速高精度數(shù)字調(diào)節(jié)、高精度PWM輸出的要求，適用于離子加速器二極鐵、四極鐵、六極鐵等多種拓撲類型數(shù)字電源脈沖和直流兩種的運行狀態(tài)；開發(fā)不同IP核的數(shù)字電源軟件可以控制不同拓撲類型的離子加速器電源，利用數(shù)字通訊靈活的組網(wǎng)方式可實現(xiàn)對不同類型數(shù)字電源的分布式網(wǎng)絡控制。
文檔編號H02M1/08GK101581924SQ20091011731
公開日2009年11月18日 申請日期2009年6月6日 優(yōu)先權(quán)日2009年6月6日
發(fā)明者原有進, 周忠祖, 夏佳文, 燕宏斌, 王進軍, 閆懷海, 陳又新, 高大慶, 黃玉珍 申請人:中國科學院近代物理研究所