專利名稱：用于保護(hù)高速接口的阻抗補(bǔ)償esd電路及使用其的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于保護(hù)高速接口的阻抗補(bǔ)償ESD電路及使用其的方法。
背景技術(shù)：
許多公司目前都有配置有多個(gè)高速1/0界面的電子系統(tǒng)處于開發(fā)中。這些系統(tǒng)和 接口必須滿足多個(gè)工業(yè)標(biāo)準(zhǔn)信號(hào)完整規(guī)范，例如，以HDMI標(biāo)準(zhǔn)為例，有HDMI —致性規(guī)范。此 外，還有工業(yè)廣泛的ESD/E0S (電過載)耐久等級(jí)。許多這些系統(tǒng)的目標(biāo)信號(hào)完整需求確保 系統(tǒng)可通過BERT測試、眼圖波罩或被動(dòng)式TDR傳輸線分析的互操作性。圖1示出了執(zhí)行ESD/E0S保護(hù)的傳統(tǒng)系統(tǒng)的一個(gè)簡化的例子。注意，下面示出的 系統(tǒng)可使用典型的分路型ESD鉗位或串聯(lián)型ESD保護(hù)，其中信號(hào)從一側(cè)進(jìn)入并從另一側(cè)幾 何相同地出去。這些高速應(yīng)用的目的是包括ESD保護(hù)而不沿著從連接器(P1)至接收機(jī)或 發(fā)射機(jī)ASIC(DUP)的傳輸線插入明顯的阻抗不連續(xù)。傳統(tǒng)系統(tǒng)具有保護(hù)下的器件(DUP)和測試下的器件(DUT)，其中具有ESD產(chǎn)品使 DUT與DUP并聯(lián)的“分路機(jī)構(gòu)”。在具有二極管的傳統(tǒng)ESD結(jié)構(gòu)中，一端連接到信號(hào)線且另 一端接地。所以，在這樣的結(jié)構(gòu)中，該ESD 二極管總是與DUP并聯(lián)。在這些現(xiàn)有器件中，例 如來自CMD的CM1213，DUT的串聯(lián)寄生電阻和電感工作為排斥從DUP引走ESD電流，且并聯(lián) 寄生電容在感興趣的頻段中產(chǎn)生阻抗不連續(xù)。在傳統(tǒng)的DUT中，芯片鍵合線和其它寄生電感在高頻和快速脈沖邊緣率(fast pulse edge rates) ( S卩，在ESD事件中)時(shí)表現(xiàn)出高阻抗。從DUP中引走的電流量被鍵合 線和這些寄生元件所阻礙。結(jié)果，DUP仍在很大程度上直接暴露于ESD的威脅下，如下所示。在波段中，ESD鉗位電路的寄生電容性負(fù)載，此處示為C(PAR)可降低從連接器至 ASIC(DUP)的位于ESD DUT附近的傳輸線的阻抗。為抵消這個(gè)，標(biāo)準(zhǔn)做法是調(diào)整(典型地為 增加)在DUT附近的傳輸線的特征阻抗以抵消(典型地為降低)這個(gè)ESD DUT布置的阻抗 不連續(xù)。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種集成的ESD/E0S保護(hù)的解決方案，其簡化用于信號(hào) 的完整一致性的系統(tǒng)PCB設(shè)計(jì)。作為提供該解決方案的一部分，也期望實(shí)現(xiàn)改進(jìn)的ESD/E0S保護(hù)和改進(jìn)的PCB布 線。


本發(fā)明的這些和其它方面和特征，在下面結(jié)合附圖參考描述的本發(fā)明的具體實(shí)施 例的基礎(chǔ)上，將為本領(lǐng)域普通技術(shù)人員所知，其中圖1示出傳統(tǒng)的并聯(lián)ESD連接；圖2示出一種根據(jù)本發(fā)明的實(shí)施例的串聯(lián)ESD連接；圖3a_b分別示出一種傳統(tǒng)的ESD下方連接和一種根據(jù)本發(fā)明的穿通ESD連接；圖4示出一種本發(fā)明使用二極管的具體實(shí)施。圖5示出一種根據(jù)本發(fā)明的差分對(duì)實(shí)施。圖6示出了頻譜圖，其示出根據(jù)本發(fā)明的流通(flow-through)方式的優(yōu)勢。圖7示出一種根據(jù)本發(fā)明使用圖4的電路的具體實(shí)施。
具體實(shí)施例方式在根據(jù)本發(fā)明的系統(tǒng)中，如圖2所示，DUT與DUP串聯(lián)。結(jié)果，ESD事件在到達(dá)DUP 之前必須經(jīng)過DUT。進(jìn)一步，寄生串聯(lián)電感和電阻與DUT—起工作，以減小進(jìn)入DUP的電流。由此“流通”拓?fù)?，可在感興趣的頻段下在ESD DUT封裝中完全地執(zhí)行上述的預(yù)補(bǔ) 償，這樣減小系統(tǒng)PCB中的“調(diào)節(jié)”(timing)的需要。這有利于PCB設(shè)計(jì)的簡化和上市時(shí)間 的減少。盡管DUP和EMI濾波器件的串聯(lián)是公知的，但該EMI濾波器件用于在高頻區(qū)域過 濾掉不需要的信號(hào)。相反，采用本發(fā)明的DUT，高頻信號(hào)無衰變地通過。根據(jù)本發(fā)明的DUT，如圖2中所示的信號(hào)通道執(zhí)行，可更普通地描述為并入如下所 示的串聯(lián)“T-網(wǎng)絡(luò)”中的分路型ESD鉗位。為了術(shù)語的清楚，雙向I/O線朝向連接器被標(biāo)識(shí) 為“OUT” (出)，并且朝向ASIC (DUP)被標(biāo)識(shí)為“IN”(入)。這種“單端”鉗位的物理實(shí)現(xiàn) 如圖3b所示，其中，如所示，不允許信號(hào)從ESD器件下通過(如圖3a所示)而是信號(hào)穿過 ESD器件，如所示，信號(hào)PCB跡線不是單線。如所示，結(jié)果，在ESD器件的任一側(cè)上的鍵合線 自身為“ L (PAR) ”，如上面的圖所示。此外，通過集成這些級(jí)到單個(gè)封裝中，相比于由離散的元件實(shí)現(xiàn)的相似的解決方 案，可獲得許多改進(jìn)。第一個(gè)優(yōu)點(diǎn)是由于處理和其它變化，一個(gè)通道和另一個(gè)通道之間的差 異可緊密地匹配。這最小化了不匹配表現(xiàn)到解決方案中導(dǎo)致的負(fù)面影響，其中信號(hào)的完整 性是重要的。例如，具有最小化的不匹配的兩個(gè)通道可形成差分對(duì)，如圖5所示。更低的不 匹配將減小由DUT表現(xiàn)的信號(hào)偏斜和反射。另一個(gè)優(yōu)點(diǎn)是相比于離散的解決方案，可減少 板空間和由此的成本。在如圖2所示的單通道實(shí)現(xiàn)中，半導(dǎo)體封裝的寄生電感可用于該串聯(lián)元件，與設(shè) 計(jì)到半導(dǎo)體晶片電路中的其他元件結(jié)合。在一個(gè)實(shí)施例中，根據(jù)本發(fā)明的“ESD鉗位結(jié)構(gòu)” 是ESD 二極管，如圖4所示，在一個(gè)構(gòu)造中有8條不同的線允許用于ESD保護(hù)。采用如上所示的該專用集成電路ESD器件，結(jié)合用作如前所述的寄生電感器的鍵 合線，本發(fā)明工作為一個(gè)鉗位結(jié)構(gòu)，但是其具有如前所述的構(gòu)造的PCB跡線、鍵合線和這里 所示的ESD 二極管。串聯(lián)元件也可為電感器、變壓器、共模濾波器或甚至為用于AC耦合帶 通濾波器的電容器+電感器組合。這里注意，對(duì)于這里描述的實(shí)施例，封裝的串聯(lián)電感寄生 占主導(dǎo)，雖然這樣占主導(dǎo)的電感寄生一般是不期望的(因?yàn)檫@些成為不需要的封裝毀損)， 但是這些占主導(dǎo)的電感寄生這里可有利地使用。這樣，如果一個(gè)大電感器集成到芯片上，那么，占主導(dǎo)的電感寄生將變得可忽略，并實(shí)際將減少封裝尺寸和成本。下述實(shí)現(xiàn)可提供改進(jìn) 的阻抗匹配，并在同一封裝中達(dá)到增強(qiáng)共模EMI抑制和濾波。本發(fā)明的多個(gè)方面包括串聯(lián)元件、流通布線和分布式的ESD級(jí)的使用。對(duì)于串聯(lián)元件，電感在高頻和快速脈沖邊緣率(ESD事件)時(shí)表現(xiàn)高阻抗，限制到 DUP的電流和電壓，以及電阻在高電流時(shí)降低或削弱高電壓，減小在DUP處觀察到的電壓。 在正常操作中的低信號(hào)電流，電阻在通帶中造成一些信號(hào)削弱，減小可獲得的信號(hào)，但是在 接口器件恢復(fù)敏感度或傳輸?shù)燃?jí)要求的可接受等級(jí)內(nèi)，這樣整個(gè)系統(tǒng)仍然滿足信號(hào)完整的 要求。對(duì)于流通布線，封裝鍵合線不阻礙ESD保護(hù)，而是有助于ESD保護(hù)。具體來說，封 裝鍵合線可用于(如圖3B所示)調(diào)節(jié)傳輸線的阻抗(即消除ESD級(jí)電容的影響)，這通過 使DUT對(duì)分布式的ESD級(jí)(多級(jí))更透明，而改進(jìn)了信號(hào)完整性。具體來說，基于上述的流 通方式，對(duì)于PCB跡線，本發(fā)明使用一種相比于傳統(tǒng)不同的方式。具體來說，不像傳統(tǒng)做法 那樣具有物理地經(jīng)過ESD器件的下方(且與ESD器件電并聯(lián))的PCB跡線，在本發(fā)明中PCB 跡線不經(jīng)過ESD器件的下方，而是因此在PCB跡線上的信號(hào)需經(jīng)過ESD器件。這個(gè)方法這樣 布置鍵合線電感與跡線串聯(lián)，且串聯(lián)電感用于取消不期望的電容并由此拓寬信號(hào)通帶的頻 譜。這可從圖6所示的頻譜圖看出。在此例中，帶寬從2. 7Ghz(傳統(tǒng)的分路型結(jié)構(gòu))拓寬 到4.2Ghz(新的流通結(jié)構(gòu))。進(jìn)一步，通道到通道的信號(hào)的變化被最小化。如圖7所示，其 為示出用于在圖4的視圖中所示的8條不同線的鍵合線連接的物理級(jí)別上的具體實(shí)施例， 雖然具有通道到通道的阻抗變化，但這些是對(duì)稱的，因此，雖然中間的對(duì)比外部的對(duì)將具有 稍微不同的阻抗，但該差異可被預(yù)先確定、最小化且容易特征化。更進(jìn)一步，當(dāng)各種連接被用于驅(qū)動(dòng)差分信號(hào)，鍵合線的長度(即電感)相互匹配是 重要的，以便于最小化任何對(duì)內(nèi)偏斜。此外，最小化不同對(duì)之間的偏斜是重要的。因此，如 果出現(xiàn)若干信號(hào)對(duì)，可以期望在一個(gè)封裝中具有若干小片，如圖7所示。進(jìn)一步，注意，從通 道到通道，鍵合線的串聯(lián)電感以及因此的在寄生電感之間的差異與鍵合線的長度的差異成 比例。采用此構(gòu)造，各通道的差分阻抗是相同的。雖然參考本發(fā)明的實(shí)施例具體地描述了本發(fā)明，但本領(lǐng)域技術(shù)人員將容易地知曉 本發(fā)明的形式和細(xì)節(jié)中的各種改變、修正和替代，并不背離發(fā)明的精神和范圍。因此，可理 解，在許多情況下將使用本發(fā)明的一些特征，而不相應(yīng)地使用其它特征。進(jìn)一步，本領(lǐng)域技 術(shù)人員將明白，可對(duì)上面所述的圖中的元件的數(shù)量和布置做改變。所附的權(quán)利要求的范圍 意在包括這樣的改變和修正。
權(quán)利要求
一種用于傳輸信號(hào)和放電與ESD事件相關(guān)聯(lián)的ESD事件脈沖至地以保護(hù)處于保護(hù)下的器件的系統(tǒng)，所述系統(tǒng)包括印刷電路板，其具有傳輸信號(hào)的PCB跡線，所述PCB跡線由相互電隔離的第一線部分和第二線部分形成；以及靜電放電保護(hù)器件，其安裝在所述印刷電路板上以保護(hù)該處于保護(hù)下的器件不受ESD事件損害，并用于從所述第一線部分傳輸信號(hào)至所述第二線部分，所述靜電放電保護(hù)器件包括器件寄生，該器件寄生具有與PCB跡線電感/電容比匹配的電感/電容比，所述靜電放電保護(hù)器件進(jìn)一步包括集成半導(dǎo)體，所述集成半導(dǎo)體包括輸入臺(tái)，其適于電耦合至所述印刷電路板的第一線部分，接收所述信號(hào)和與所述ESD事件相關(guān)聯(lián)的ESD事件脈沖；輸出臺(tái)，其適于電耦合至所述印刷電路板的第二線部分；以及連接在所述輸入臺(tái)和所述輸出臺(tái)之間的靜電放電電路，所述靜電放電電路為從所述輸入臺(tái)至所述輸出臺(tái)的信號(hào)提供電路徑，并通過提供至地的路徑來消散所述ESD事件脈沖。
2.根據(jù)權(quán)利要求1的設(shè)備，其中使用分別電連接所述輸入臺(tái)至所述第一線部分和所述 輸出臺(tái)至所述第二線部分的第一鍵合線和第二鍵合線，來調(diào)整所述器件寄生的電感/電容 比。
3.根據(jù)權(quán)利要求2的設(shè)備，其中所述第一鍵合線和第二鍵合線被構(gòu)造為具有寄生電 感，所述寄生電感消除存在于所述PCB跡線的不期望的電容。
4.根據(jù)權(quán)利要求2的設(shè)備，其中提供多個(gè)PCB跡線，其提供多個(gè)通道，且其中多個(gè)鍵合 線彼此匹配以幫助維持所述器件寄生，所述器件寄生具有與所述PCB跡線的電感/電容比 匹配的電感/電容。
5.根據(jù)權(quán)利要求1的設(shè)備，其中使用所述靜電放電電路調(diào)整所述器件寄生的電感/電 容比。
6.一種為保護(hù)高速接口提供阻抗補(bǔ)償ESD電路的方法，所述方法包括步驟確定PCB跡線的Lo/Co特征阻抗比，所述ESD電路將安裝在所述PCB跡線上；和提供具有確定的寄生的所述阻抗補(bǔ)償ESD電路以使所述阻抗補(bǔ)償ESD電路器件的L/C 特征阻抗比被補(bǔ)償以匹配所述PCB跡線的Lo/Co特征阻抗比。
7.根據(jù)權(quán)利要求1的方法，其中所述提供步驟使用分別電連接輸入臺(tái)至第一線部分和 輸出臺(tái)至第二線部分的第一鍵合線和第二鍵合線，來提供所述補(bǔ)償ESD電路器件。
8.根據(jù)權(quán)利要求7的方法，其中所述第一鍵合線和第二鍵合線被構(gòu)造為具有寄生電 感，所述寄生電感消除存在于所述PCB跡線的不期望的電容。
9.根據(jù)權(quán)利要求7的方法，其中所述提供步驟提供具有多個(gè)通道的多個(gè)PCB跡線，且 其中多個(gè)鍵合線彼此匹配以幫助維持所述器件寄生，所述器件寄生具有與所述PCB跡線的 Lo/Co特征阻抗比匹配的L/C特征阻抗比。
10.根據(jù)權(quán)利要求9的方法，其中使用所述靜電放電電路調(diào)整所述器件寄生的L/C特征 阻抗比。
全文摘要
本文描述的設(shè)備和方法的實(shí)施例提供一種集成的ESD/EOS保護(hù)方案，其簡化用于信號(hào)完整一致性的系統(tǒng)PCB設(shè)計(jì)。作為提供該方案的一部分，其也期望實(shí)現(xiàn)改進(jìn)的ESD/EOS保護(hù)以及改進(jìn)的PCB布線。
文檔編號(hào)H02H9/00GK101897095SQ200880120460
公開日2010年11月24日 申請日期2008年12月10日 優(yōu)先權(quán)日2007年12月11日
發(fā)明者J·C·鄧尼胡, R·基蒙托 申請人:加利福尼亞微型裝置公司